CN115097898A - 基于jesd204b协议的多板同步波形输出装置及通信设备 - Google Patents

Abstract

本申请公开了一种基于JESD204B协议的多板同步波形输出装置及通信设备。其中，装置包括：时钟分发板和多块信号输出板，每块信号输出板包括第一PLL模块、FPGA模块和N个DAC模块；时钟分发板产生参考时钟和同步信号，并分发给第一PLL模块，以使第一PLL模块生成相应信号输出板中的系统时钟、采样时钟和对齐信号，使得FPGA模块建立与每个DAC模块之间的通信链路，向每个DAC模块发送通信数据，相应信号输出板中的每个DAC模块根据采样时钟和对齐信号对通信数据进行采样后输出，以实现多块信号输出板进行DAC同步波形输出。该装置可以实现多块信号输出板之间中DAC模块同步波形的输出。

Description

基于JESD204B协议的多板同步波形输出装置及通信设备

技术领域

本申请涉及电子设备技术领域，尤其涉及一种基于JESD204B协议的多板同步波形输出装置及通信设备。

背景技术

数模转换器（DAC）是现代数字电路中重要的接口电路之一，其广泛用于通信、音频及视频等应用领域。JESD204B作为JEDEC（固态技术协会）的第三代标准，其链路速率达到12.5Gb/s，并且具有数据接口所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小的优势，被广泛应用于采样电路中。在基于JESD204B的多板多片DAC同步电路中，如何实现多板多片DAC的通道具有确定性延迟依然面临困难，在实现多板间DAC同步输出的问题上，需要更为复杂的电路设计和特殊的时钟电路。

发明内容

本申请的目的在于提出一种基于JESD204B协议的多板同步波形输出装置及通信设备，以通过时钟分发板产生的参考时钟和同步信号同步各通道的输出频率，以及同步多块信号板之间的对齐信号，实现多板间DAC模块同步波形的输出。

为达到上述目的，本申请第一方面实施例提出的基于JESD204B协议的多板同步波形输出装置，其特征在于，包括：时钟分发板和多块信号输出板，每块信号输出板包括第一PLL模块、FPGA模块和N个DAC模块，所述第一PLL模块与每个DAC模块和所述FPGA模块分别相连，所述FPGA模块与每个DAC模块分别相连，所述时钟分发板与每块信号输出板相连，N为大于1的整数，其中，所述时钟分发板，用于产生参考时钟和同步信号，并将所述参考时钟和所述同步信号分发给每块信号输出板中的第一PLL模块；所述第一PLL模块，用于根据所述参考时钟和所述同步信号生成相应信号输出板中FPGA模块的系统时钟、N个DAC模块的采样时钟以及FPGA模块和N个DAC模块的对齐信号，相应信号输出板中的FPGA模块根据所述系统时钟和所述对齐信号采用JESD204B协议建立与相应信号输出板中的每个DAC模块之间的通信链路，以向相应信号输出板中的每个DAC模块发送通信数据，相应信号输出板中的每个DAC模块根据所述采样时钟和所述对齐信号对所述通信数据进行采样后输出，以实现多块信号输出板进行DAC同步波形输出。

根据本申请实施例的基于JESD204B协议的多板同步波形输出装置，通过时钟分发板产生参考时钟和同步信号，信号输出板中第一PLL模块根据参考时钟生成信号输出板中所需的采样时钟和系统时钟，根据同步信号同步所有通道的输出频率，以及根据同步信号同步所有信号输出板的对齐信号，信号输出板中的每个DAC模块根据采样时钟和对齐信号对FPGA模块发送的通信数据进行采样后输出，以实现多块信号输出板进行DAC同步波形输出。

为达到上述目的，本申请第二方面实施例提出的通信设备，包括本申请第一方面实施例所述的基于JESD204B协议的多板同步波形输出装置。

附图说明

图1是根据本申请一个实施例的基于JESD204B协议的多板同步波形输出装置的结构图；

图2是根据本申请一个实施例的第一PLL模块的结构图；

图3是根据本申请一个具体实施例的第一PLL模块的结构图；

图4是根据本申请一个具体实施例的基于JESD204B协议的多板同步波形输出装置的结构图。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。

下面参考附图1-图4描述本申请实施例的基于JESD204B协议的多板同步波形输出装置及通信装备。

图1是根据本申请一个实施例的基于JESD204B协议的多板同步波形输出装置的结构图。

如图1所示，该基于JESD204B协议的多板同步波形输出装置1000可以包括：时钟分发板100和多块信号输出板200，每块信号输出板200包括第一PLL模块210、FPGA模块220和N个DAC模块230，第一PLL模块210与每个DAC模块230和FPGA模块220分别相连，FPGA模块220与每个DAC模块230分别相连，时钟分发板100与每块信号输出板200相连，N为大于1的整数。

时钟分发板100，用于产生参考时钟（REF CLOCK）和同步信号（SYNC），并将参考时钟（REF CLOCK）和同步信号（SYNC）分发给每块信号输出板200中的第一PLL模块210；第一PLL模块210，用于根据参考时钟（REF CLOCK）和同步信号（SYNC）生成相应信号输出板中FPGA模块的系统时钟（DCLK_FPGA）、N个DAC模块230的采样时钟（DCLK_DAC）以及FPGA模块220和N个DAC模块230的对齐信号（SYSREF），相应信号输出板中的FPGA模块220根据系统时钟（DCLK_FPGA）和对齐信号（SYSREF）采用JESD204B协议建立与相应信号输出板中的每个DAC模块230之间的通信链路，以向相应信号输出板中的每个DAC模块230发送通信数据，相应信号输出板中的每个DAC模块230根据采样时钟（DCLK_DAC）和对齐信号（SYSREF）对通信数据进行采样后输出，以实现多块信号输出板进行DAC同步波形输出。

可以理解的是，JESD204B协议是一种连接数模转换器（DAC）和现场可编程门阵列芯片（FPGA）的高速串行接口，支持高达12.5 Gbps串行数据速率，是数模转换器与FPGA进行数据传输的首选接口协议。JESD204B协议是以时钟信号的沿来辨别同步的开始，以及通过一定的握手信号使得收发双方能够正确识别帧的长度和边界，因此时钟信号及其时序关系对于JESD204B就显得极其重要。

需要说明的是，在本实施例中，时钟分发板100用于产生信号输出板200所需的时钟信号，时钟分发板100与多块信号输出板200中的第一PLL模块210分别相连，多块信号输出板200的内部结构相同。

具体地，时钟分发板100产生参考时钟（REF CLOCK）传输至多块信号输出板200中的第一PLL模块210，每个信号输出板200中的第一PLL模块210根据参考时钟（REF CLOCK）生成N个DAC模块230的采样时钟（DCLK_DAC）和FPGA模块的系统时钟（DCLK_FPGA），以及根据同步信号（SYNC）生成FPGA模块220和N个DAC模块230的对齐信号（SYSREF）。

可以理解的是，单块信号输出板200中存在多个DAC模块，第一PLL模块210与多个DAC模块230之间具有多个输出通道，时钟分发板100首先产生一个同步信号（SYNC），通过该同步信号（SYNC）可以将单块信号输出板200中第一PLL模块210的输出频率对齐。进一步地，时钟分发板100再次产生一个同步信号（SYNC），传输至每块信号输出板200中的第一PLL模块210，第一PLL模块210根据该同步信号产生对齐信号（SYSREF），FPGA模块220在系统时钟（DCLK_FPGA）和对齐信号（SYSREF）产生后，与每个DAC模块230采用JESD204B协议建立通信链路，以向每个DAC模块230发送通信数据，DAC模块230在通信链路建立后，根据采样时钟（DCLK_DAC）对FPGA模块220发送的通信数据进行采样后输出，实现多块信号输出板进行DAC同步波形输出。

示例性地，时钟分发板100产生的参考时钟（REF CLOCK），可以通过扇出芯片，生成多路参考时钟（REF CLOCK），并通过差分线传输到各信号输出板200。

作为一种示例，每块信号输出板200可以由4片型号为DAC37J84的DAC、1片型号为XCKU040-FFVA1156的FPGA以及1片型号为HMC7044的PLL芯片构建而成。

根据本申请实施例的基于JESD204B协议的多板同步波形输出装置，通过时钟分发板产生参考时钟和同步信号，信号输出板中第一PLL模块根据参考时钟生成信号输出板中所需的采样时钟和系统时钟，根据同步信号同步所有通道的输出频率，以及根据同步信号同步所有信号输出板的对齐信号，信号输出板中的每个DAC模块根据采样时钟和对齐信号对FPGA模块发送的通信数据进行采样后输出，以实现多块信号输出板进行DAC同步波形输出。

作为一种可能的实现方式，第一PLL模块210在接收到时钟分发板100分发的第一个同步信号时，根据第一个同步信号同步复位内部所有通道的分频器，以对齐输出频率，并在接收到时钟分发板分发的第二个同步信号时，生成对齐信号，以将JESD204B协议中的时钟对齐。

可以理解的是，时钟分发板产生的同步信号（SYNC）包括第一同步信号和第二同步信号，其中，第一同步信号用于对齐第一PLL模块210的输出频率，第二同步信号作为多块信号输出板200的脉冲发生信号，使得第一PLL模块210同步产生对齐信号（SYSREF）。

具体地，在相应的信号输出板200中，第一PLL模块210与N个DAC模块230分别相连，第一PLL模块210中与DAC模块230之间存在N个传输通道，每个传输通道中有独立的分频器，第一同步信号作用于所有通道的分频器上，用于同步所有通道的输出频率的相位，实现单块信号输出板200中第一PLL模块210的输出频率对齐。多块信号输出板200中第一PLL模块210在接收到时钟分发板100分发的第二同步信号后，同时生成FPGA模块220和N个DAC模块230的对齐信号（SYSREF），实现对齐多块信号输出板200中JESD204B协议中的时钟。

示例性地，第一同步信号和第二同步信号可以为单脉冲信号，该脉冲信号的脉冲宽度大于参考时钟（REF CLOCK）的时钟周期。

作为一种可能的实现方式， JESD204B协议中的时钟包括帧时钟和本地多帧时钟。

具体地，第一PLL模块210根据参考时钟生成DAC模块的采样时钟（DCLK_DAC）和FPGA模块的系统时钟（DCLK_FPGA），根据第二同步信号生成FPGA模块220和N个DAC模块230的对齐信号（SYSREF），对齐信号（SYSREF）用于对齐建立JESD204B协议过程中的帧时钟（Frame Clock）和本地多帧时钟（LFMC），在所有时钟都准备好之后，FPGA模块220和N个DAC模块230的对齐信号（SYSREF）拉高，建立JESD204B协议。

作为一种可能的实现方式，第一个同步信号为单脉冲信号，且脉冲宽度大于参考时钟（REF CLOCK）的时钟周期。

作为一种可能的实现方式，图2是根据本申请一个实施例的第一PLL模块的结构图，第一PLL模块210包括第一分频器211、鉴相器212、第二分频器213、压控振荡器214、2N+2个第三分频器215。

其中，第一分频器211，用于对参考时钟（REF CLOCK）进行分频；第二分频器213，用于对压控振荡器214的输出时钟频率进行分频；鉴相器212，用于根据第一分频器211的分频结果和第二分频器213的分频结果进行鉴相；压控振荡器214，用于对鉴相器212的鉴相结果进行分频，以输出时钟频率；2N+2个第三分频器215中的一部分第三分频器215，用于根据输出时钟频率和同步信号向相应FPGA模块220提供系统时钟（DCLK_FPGA）和对齐信号（SYSREF）；2N+2个第三分频器215中的另一部分第三分频器215，用于根据输出时钟频率和同步信号向相应DAC模块230提供采样时钟和对齐信号。

可选地，第一分频器211的输入端与时钟分发板100连接，用于接收时钟分发板100输入的参考时钟（REF CLOCK），对参考时钟（REF CLOCK）进行分频，第一分频器211的输出端与鉴相器212相连接，将对参考时钟（REF CLOCK）进行分频后的结果输入至鉴相器212中。第二分频器213的输入端与压控振荡器214的输出端连接，第二分频器213输出端与鉴相器212的输入端相连，用于对压控振荡器214的输出的反馈信号进行分频，再将分频结果输入至鉴相器212中。鉴相器212对第一分频器211的分频结果和第二分频器213的分频结果进行频率的比较，输出一个代表两者相位差异的信号，作为压控振荡器214的输入信号。压控振荡器214的输入端与鉴相器212的输出端相连，用于根据鉴相器212输出的信号产生相应频率的周期信号，输出时钟频率，压控振荡器214的输出端与多个第三分频器215的输入端相连。第三分频器215的输入端与压控振荡器214的输出端相连，其中一部分第三分频器215，用于根据压控振荡器214的输出时钟频率和同步信号（SYNC）向相应FPGA模块提供系统时钟和对齐信号（SYSREF），另一部分第三分频器215，用于根据输出时钟频率和同步信号（SYNC）向相应DAC模块提供采样时钟和对齐信号（SYSREF）。

可以理解的是，相应信号输出板200中第一PLL模块210各通道的输出是由内部压控振荡器214分频而来，而每个通道都有个独立的第三分频器215，因此造成不同通道输出信号之间的相位不同步，在本实施例中，第一PLL模块210通过同步信号（SYNC）同步复位内部所有的通道的第三分频器，实现单块信号输出板200中第一PLL模块210输出频率对齐。

作为一种可能的实现方式，图3是根据本申请一个具体实施例的第一PLL模块的结构图。如图3所示，第一PLL模块210还包括环路滤波器216，环路滤波器216设置在鉴相器212与压控振荡器214之间，用于对鉴相结果进行滤波处理。

可以理解的是，环路滤波器216为线性的低通滤波器，用来滤除鉴相器212输出信号中的高频分量和噪声。

作为一种可能的实现方式，对齐信号（SYSREF）为单脉冲信号或周期方波信号。

可以理解的是，对齐信号（SYSREF）可以为一个单脉冲、一个周期方波、或者周期方波信号，在本实施例中，可以使用第一PLL模块210输出的单脉冲作为对齐信号（SYSREF）。

作为一种可能的实现方式，图4是根据本申请一个具体实施例的基于JESD204B协议的多板同步波形输出装置的结构图。如图4所示，时钟分发板100 包括第二PLL模块110，且通过第二PLL模块110产生参考时钟（REF CLOCK）。

具体地，时钟分发板100通过第二PLL模块110产生多路参考时钟，分别传输至多路信号输出板200中的第一PLL模块210中。

作为一种可能的实现方式，采样时钟（DCLK_DAC）为1.2GHz，系统时钟（DCLK_FPGA）为300MHz。

可以理解的是，DAC模块230的采样时钟（DCLK_DAC）由DAC芯片性能决定，在本实施例中，采样时钟（DCLK_DAC）为1.2GHz，对应的线速率为12Gbps，系统时钟（DCLK_FPGA）为线速率的1/40，为300MHz。

作为一种示例，参考时钟（REF CLOCK）可以为50Hz。

为了实现上述实施例，本申请还提出一种通信设备，包括根据本申请上述实施例所述的基于JESD204B协议的多板同步波形输出装置。

另外，本申请实施例的通信设备的其他构成及作用对本领域的技术人员来说是已知的，为减少冗余，此处不做赘述。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (9)

1.一种基于JESD204B协议的多板同步波形输出装置，其特征在于，包括：时钟分发板和多块信号输出板，每块信号输出板包括第一PLL模块、FPGA模块和N个DAC模块，所述第一PLL模块与每个DAC模块和所述FPGA模块分别相连，所述FPGA模块与每个DAC模块分别相连，所述时钟分发板与每块信号输出板相连，N为大于1的整数，其中，

所述时钟分发板，用于产生参考时钟和同步信号，并将所述参考时钟和所述同步信号分发给每块信号输出板中的第一PLL模块；

所述第一PLL模块，用于根据所述参考时钟和所述同步信号生成相应信号输出板中FPGA模块的系统时钟、N个DAC模块的采样时钟以及FPGA模块和N个DAC模块的对齐信号，相应信号输出板中的FPGA模块根据所述系统时钟和所述对齐信号采用JESD204B协议建立与相应信号输出板中的每个DAC模块之间的通信链路，以向相应信号输出板中的每个DAC模块发送通信数据，相应信号输出板中的每个DAC模块根据所述采样时钟和所述对齐信号对所述通信数据进行采样后输出，以实现多块信号输出板进行DAC同步波形输出；

所述第一PLL模块在接收到所述时钟分发板分发的第一个同步信号时，根据所述第一个同步信号同步复位内部所有通道的分频器，以对齐输出频率，并在接收到时钟分发板分发的第二个同步信号时，生成所述对齐信号，以将所述JESD204B协议中的时钟对齐。

2.根据权利要求1所述的基于JESD204B协议的多板同步波形输出装置，其特征在于，所述JESD204B协议中的时钟包括帧时钟和本地多帧时钟。

3.根据权利要求1所述的基于JESD204B协议的多板同步波形输出装置，其特征在于，所述第一个同步信号为单脉冲信号，且脉冲宽度大于所述参考时钟的时钟周期。

4.根据权利要求1-3中任一项所述的基于JESD204B协议的多板同步波形输出装置，其特征在于，所述第一PLL模块包括第一分频器、鉴相器、第二分频器、压控振荡器、2N+2个第三分频器，其中，

所述第一分频器，用于对所述参考时钟进行分频；

所述第二分频器，用于对所述压控振荡器的输出时钟频率进行分频；

所述鉴相器，用于根据所述第一分频器的分频结果和所述第二分频器的分频结果进行鉴相；

所述压控振荡器，用于对所述鉴相器的鉴相结果进行分频，以输出时钟频率；

所述2N+2个第三分频器中的一部分第三分频器，用于根据所述输出时钟频率和所述同步信号向相应FPGA模块提供系统时钟和对齐信号；

所述2N+2个第三分频器中的另一部分第三分频器，用于根据所述输出时钟频率和所述同步信号向相应DAC模块提供采样时钟和对齐信号。

5.根据权利要求4所述的基于JESD204B协议的多板同步波形输出装置，其特征在于，所述第一PLL模块还包括环路滤波器，所述环路滤波器设置在所述鉴相器与所述压控振荡器之间，用于对所述鉴相结果进行滤波处理。

6.根据权利要求1所述的基于JESD204B协议的多板同步波形输出装置，其特征在于，所述对齐信号为单脉冲信号或周期方波信号。

7.根据权利要求1所述的基于JESD204B协议的多板同步波形输出装置，其特征在于，所述时钟分发板包括第二PLL模块，且通过所述第二PLL模块产生参考时钟。

8.根据权利要求1所述的基于JESD204B协议的多板同步波形输出装置，其特征在于，所述采样时钟为1.2GHz，所述系统时钟为300MHz。

9.一种通信设备，其特征在于，包括根据权利要求1-8中任一项所述的基于JESD204B协议的多板同步波形输出装置。

Images