CN116455388A - 一种时钟同步电路、多adc同步采样系统以及同步采样方法 - Google Patents

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CN116455388A CN202310422943.2A CN202310422943A CN116455388A CN 116455388 A CN116455388 A CN 116455388A CN 202310422943 A CN202310422943 A CN 202310422943A CN 116455388 A CN116455388 A CN 116455388A
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赵贇
李旭
刘剑
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Abstract

本发明涉及一种时钟同步电路、多ADC同步采样系统以及同步采样方法，针对目前信号采样平台多采样板卡多ADC的同步需求，设计独立时钟分发板卡，保证多采样板卡多ADC的参考时钟SYSREF和采样时钟DevClk共享同一时钟同步电路，该独立时钟分发板卡的时钟同步电路基于两级PLL设计产生高精度低相噪的参考时钟SYSREF和采样时钟DevClk，实现SYSREF相对输入参考时钟Clkin相位对齐功能，并可通过级联方式扇出更多路同相时钟，满足更多采样板卡更多ADC的同步时钟需求，且各路时钟、各路高速通道之间无需严格的等长要求。

Description

一种时钟同步电路、多ADC同步采样系统以及同步采样方法
技术领域
本发明属于信号处理技术领域，涉及一种时钟同步电路、多ADC同步采样系统以及同步采样方法。
背景技术
JESD204B是一种高速串行传输协议，目前是ADC采样数据传输中重要的接口标准，多用于高速模数转换器与后端数字信号处理设备间的数据传输，相比传统采样数据采用多路数据线并行传输方式，JESD204B具有速度快、占用IO引脚少等优点。但是其链路中时钟问题极大的阻碍了多片ADC的同步，多ADC多通道间无法完全同步。
发明内容
要解决的技术问题
为了避免现有技术的不足之处，本发明提出一种时钟同步电路、多ADC同步采样系统以及同步采样方法
技术方案
一种时钟同步电路，其特征在于：参考时钟SYSREF和采样时钟DevClk相位固定，输入参考时钟SYSREF与输出参考时钟SYSREF相位一致；包括两级串联的锁相环路PLL1和PLL2；每级锁相环路包括鉴相器、环路滤波器和压控振荡器和低相噪线性电源；第一级锁相环路PLL1的第一鉴相器FD1输入端通过一个分频器连接Clkin信号，其输出端连接第一压控振荡器；第一压控振荡器的输出通过分频器连接第二级锁相环路PLL2的第二鉴相器FD2的输入端，第二鉴相器FD2的输出端连接第二压控振荡器，第二压控振荡器通过分频器输出参考时钟SYSREF和采样时钟DevClk，同时第二压控振荡器输出端反馈通过分频器连接第一鉴相器FD1的输入端。
所述第一鉴相器FD1与第一压控振荡器之间设有第一环路滤波器，设置环路滤波带宽可有效滤除鉴相器输出电压中的高频分量，起到降低相噪的作用。
所述第二鉴相器FD2与第二压控振荡器之间设有第二环路滤波器，设置环路滤波带宽有效滤除鉴相器输出电压中的低频分量，结合一级外部的高精度低相噪压控振荡器VCXO，两级PLL结构可产生高精度低相噪的输出时钟DevClk和SYSREF。
所述第一鉴相器FD1和第一鉴相器FD2输入端的两个分频器系数满足R/N＝K/1，K为整数，使时钟分发板卡的两级PLL同步电路输出SYSREF和Clkin的频率相同，相位一致。
所述第一压控振荡器，负责产生高精度低相噪时钟信号连接至第二级锁相环路PLL2；所述第二压控振荡器，负责产生多路高频采样时钟DevClk和参考时钟SYSREF供采样板卡使用。
一种采用所述时钟同步电路构成的多ADC同步采样系统，其特征在于：包括时钟分发板卡和采样板卡；所述采样板卡包括多片FPGA和多片AD的组合；所述时钟分发板卡包括相同的一个一级时钟同步电路和多个二级时钟同步电路，一级时钟同步电路输出的多路成对的高频和低频时钟信号，通过级联方式输入到多个成对二级时钟同步电路进行N*N路扇出；二级时钟同步电路输出更多路成对的高频和低频时钟信号，每对高频和低频时钟信号连接至采样板卡的ADC。
连接至单块采样板多片FPGA的SYSREF_FPGA布线无需严格控制PCB等长设计；连接至单块采样板多片ADC的SYSREF_ADC布线也无需严格控制PCB等长设计，各采样板之间，各高速通道之间也无需严格控制PCB等长设计。
所述每片AD的SYSREF_ADC和DevClk_ADC满足建立及保持时间，通过寄存器调节；每片FPGA的SYSREF_FPGA和DevClk_FPGA满足建立保持时间，通过D触发器对齐SYSREF_FPGA和DevClk_FPGA的上升沿，然后通过DevClk_FPGA下降沿采样来确保输入时序的正确性，实现多ADC多通道间完全同步。
所述单块采样板卡上的参考时钟SYSREF由时钟分发板卡供出，通过背板VPX架构，以LVPECL差分电平标准或射频线缆方式传输至各单块采样板，采样时钟DevClk以射频线缆方式传输至各单块采样板。
一种采用所述多ADC同步采样系统实现多ADC同步采样的方法，其特征在于步骤如下：
步骤1：ADC选取JMODE 3模式，即12位、双通道、16lane，采样时钟取2.56G，K取4，F取8，根据fSYSREF＝fBITRATE(10×F×K×n)，参考时钟SYSREF取8M；
步骤2：依据ADC的参数，整机系统时钟源Clkin设定为8M，经同步时钟同步电路输出4路ADC的采样时钟DevClk_ADC 2.56G，4路ADC的参考时钟SYSREF_ADC 8M，2路FPGA的工作时钟DevClk_FPGA 128M，2路FPGA的参考时钟SYSREF_FPGA 8M；
步骤3：如图2所示，输出8M时钟SYSREF反馈至PLL1的鉴相器完成和Clkin鉴相锁相功能，PLL1的分频系数R1＝1，N1＝1，满足R/N＝K/1，K＝1，保证输出的6路SYSREF和Clkin全部相位一致；再通锁相环的SYSREF沿触发同步所有的DevClk分频器，无需外部同步信号使输出的6路DevClk全部相位一致，同时保证了和SYSREF的相位固定；
步骤4：利用ADC的SYSREF自动校验功能来调整建立保持时间，SYSREF必须为连续的周期信号，先配置SRC_CFG寄存器值为0x05，再配置SRC_EN寄存器值为0x01，此时会自动调整采样时钟DevClk_ADC的下降沿去对齐SYSREF_ADC的上升沿，获得最大化的建立保持时间，通过回读SRC_STATUS寄存器中的SRC_DONE确认自动校验是否完成；
步骤5：FPGA端SYSREF_FPGA通过D触发器打一拍输入JESD204B RX core，并利用DevClk_FPGA的下降沿采样，确保满足建立保持时间；
通过以上步骤，实现多ADC同步采样。
有益效果
本发明提出的一种时钟同步电路、多ADC同步采样系统以及同步采样方法，针对目前信号采样平台多采样板卡多ADC的同步需求，设计独立时钟分发板卡，保证多采样板卡多ADC的参考时钟SYSREF和采样时钟DevClk共享同一时钟同步电路，该独立时钟分发板卡的时钟同步电路基于两级PLL设计产生高精度低相噪的参考时钟SYSREF和采样时钟DevClk，实现SYSREF相对输入参考时钟Clkin相位对齐功能，并可通过级联方式扇出更多路同相时钟，满足更多采样板卡更多ADC的同步时钟需求，且各路时钟、各路高速通道之间无需严格的等长要求。
所述时钟分发板卡包括相同的一个一级时钟同步电路和多个二级时钟同步电路，一级时钟同步电路输出的多路成对的高频和低频时钟信号，通过级联方式输入到多路成对二级时钟同步电路进行N*N路扇出；二级时钟同步电路输出更多路成对的高频和低频时钟信号，每对高频和低频时钟信号连接至采样板卡的ADC。
本发明与现有技术相比，其显著优点为：
1)采用独立的时钟分发板卡设计，可确保多板卡多ADC共享同一时钟同步电路，有别于单采样板卡分别采用时钟芯片的方式，经过不同的PLL电路实际可能存在相噪不一致问题。
2)独立的时钟分发板卡可通过级联扇出方式扇出更多路时钟，满足更多板卡更多ADC同步时钟需求。
3)采用两级PLL时钟同步电路，产生高精度低相噪的输出时钟，提升AD输出性噪比和无动态杂散性能。
4)实现单板和多板采样时钟的相位对齐功能以及参考时钟的相位对齐功能，获得最佳的同步性能。
附图说明
图1是本发明基于JESD204B协议的单块及多块采样板系统框图
图2是两级PLL时钟同步电路的原理框图
图3是本发明SYSREF沿触发同步功能框图
图4是本发明ADC同步性能的验证
具体实施方式
现结合实施例、附图对本发明作进一步描述：
本实例中，独立的时钟分发板卡两级同步时钟同步电路选用LMK04828锁相环芯片搭建，外部VCXO选取CRYSTEK的CVHD-950X-122.88，低相噪线性电源取TI的TPS7A4700；ADC选用4片TI的芯片ADC12DJ3200，FPGA选用2片Xilinx的芯片Virtex-7 XC7VX690T，每片FPGA作为数据接收端对应两片ADC12DJ3200。
其中图2时钟同步电路是LMK04828锁相环芯片结合外部压控振荡器和线性电源以及环路滤波器搭建的。
基于整机系统时钟源给出的Clkin，设计独立的时钟分发板卡，时钟分发板卡可通过时钟芯片级联方式扇出更多路时钟，满足更多板卡更多ADC同步时钟需求，并且可确保多板卡多ADC的参考时钟SYSREF和采样时钟DevClk共享同一时钟电路，有别于单采样板卡分别采用时钟芯片的方式，造成多块采样板卡经过不同的PLL电路实际可能存在相噪不一致问题。时钟同步电路由Clkin，两级锁相环路(PLL1、PLL2)，环路滤波器，压控振荡器VCXO，低相噪线性电源组成，一级PLL(PLL1)鉴相器输出经环路滤波器到压控振荡器VCXO，外部的高精度低相噪VCXO作为二级PLL(PLL2)的输入，经PLL2产生单块采样板或多块采样板所需的采样时钟DevClk和参考时钟SYSREF，再将SYSREF反馈至PLL1的鉴相器，实现输出时钟SYSREF和Clkin的相位一致，再利用SYSREF的沿触发同步，无需外部同步控制信号，即可使DevClk之间相位对齐，实现基于JESD204B的单块采样板或多块采样板同步采集功能。
时钟同步电路由输入参考时钟Clkin，两级锁相环路(PLL1、PLL2)，环路滤波器，压控振荡器VCXO，低相位噪声线性电源组成，输入参考时钟Clkin由整机系统时钟源输出。PLL1负责压低相噪，PLL2负责输出所需要的高精度低相噪的时钟DevClk和SYSREF，并通过反馈回路使SYSREF和Clkin相位一致，再通过SYSREF同步所有的DevClk分频器，使DevClk输出相位一致。
要使时钟分发板卡的两级PLL同步电路输出SYSREF和Clkin的频率相同，相位一致，鉴相器的输入分频需满足R/N＝K/1，K为整数，防止产生分频模糊。
一种采用所述时钟同步电路构成的多ADC同步采样系统，包括时钟分发板卡和采样板卡；所述采样板卡包括多片FPGA和多片AD的组合；所述时钟分发板卡包括相同的一个一级时钟同步电路和多个二级时钟同步电路，一级时钟同步电路输出的多路成对的高频和低频时钟信号，通过级联方式输入到多路成对二级时钟同步电路进行N*N路扇出；二级时钟同步电路输出更多路成对的高频和低频时钟信号，每对高频和低频时钟信号连接至采样板卡的ADC；所述时钟分发板卡供出的参考时钟SYSREF和DevClk以LVPECL差分电平标准通过背板或射频线缆方式传输至各单块采样板。
进一步的，单块采样板多片FPGA的DevClk_FPGA相位和频率一致，多片FPGA的SYSREF_FPGA相位和频率一致；多片AD的DevClk_ADC相位和频率一致，多片AD的SYSREF_ADC相位和频率一致，以获得最佳的单板多AD同步性能。
进一步的，同样结构的采样板卡可进行组合，通过背板VPX架构组成采样系统，增加采样通道，增强采样能力。时钟分发板卡供出的时钟以LVPECL差分电平标准通过背板或者射频线缆方式传输至各单块采样板，也可以射频线缆方式传输至各单块采样板，各路时钟和高速通道无需严格控制PCB等长设计，也可达到多板同步。
连接至单块采样板多片FPGA的SYSREF_FPGA布线无需PCB等长设计；连接至单块采样板多片ADC的SYSREF_ADC布线也无需PCB等长设计，各采样板之间，各高速通道之间也无需严格的等长要求，高速通道等长差异不能超过IP核内部buffer缓存大小和LMFC周期大小。
每片AD的SYSREF_ADC和DevClk_ADC需满足建立及保持时间，可通过寄存器调节；每片FPGA的SYSREF_FPGA和DevClk_FPGA需满足建立保持时间，可通过D触发器对齐SYSREF_FPGA和DevClk_FPGA的上升沿，然后通过DevClk_FPGA下降沿采样来确保输入时序的正确性，实现多ADC多通道间完全同步。
单块采样板卡上的参考时钟SYSREF由时钟分发板卡供出，通过背板VPX架构，以LVPECL差分电平标准或射频线缆方式传输至各单块采样板，采样时钟DevClk以射频线缆方式传输至各单块采样板。
进一步的，配置ADC寄存器，调整建立保持时间，使接收到SYSREF_ADC相对于DevClk_ADC的建立时间窗口大于时间阈值Tsu，保持时间窗口大于时间阈值Th。
进一步的，FPGA端SYSREF_FPGA通过D触发器打一拍DevClk_ADC时钟周期输入JESD204B RX core，配置IP核采用下降沿采样可确保满足建立保持时间。
本实施例中时钟同步电路和同步方法通过以下步骤实现：
步骤1：ADC选取JMODE 3模式，即12位、双通道、16lane，采样时钟取2.56G，K取4，F取8，根据fSYSREF＝fBITRATE(10×F×K×n)，参考时钟SYSREF取8M。
步骤2：整体结构如图1所示，依据ADC的参数，整机系统时钟源Clkin定为8M，输入单块采样板的LMK04828，经PLL2输出4路ADC的采样时钟DevClk_ADC 2.56G，4路ADC的参考时钟SYSREF_ADC 8M，2路FPGA的工作时钟DevClk_FPGA 128M，2路FPGA的参考时钟SYSREF_FPGA 8M。
步骤3：如图2所示，8M时钟SYSREF反馈至PLL1的鉴相器完成和Clkin鉴相锁相功能，R1/N1＝K/1，K为整数，防止分频模糊，保证输出的6路SYSREF全部相位一致；再通过图3中LMK04828的SYSREF沿触发同步所有的DevClk分频器，无需外部同步信号即可使输出的6路DevClk全部相位一致。
步骤4：调整PLL1和PLL2的环路滤波器参数，净化时钟源，压低相噪，获得最好的输出时钟同步性能，C1取100nF，C2取680nF，R2取39kΩ，PLL2的环路滤波器参数C1取0.047nF，C2取3.9nF，R2取0.62kΩ。
步骤5：单块采样板DevClk_ADC布线无需严格控制PCB等长设计，SYSREF_ADC布线无需严格控制PCB等长设计；DevClk_FPGA布线也无需严格控制PCB等长设计，SYSREF_FPGA布线也无需严格控制PCB等长设计。
步骤6：多块采样板卡进行组合，结合时钟分发板卡通过背板VPX架构和射频线缆组成采样系统，时钟分发板卡供出的参考时钟SYSREF以LVPECL差分电平标准通过背板传输至各单块采样板，采样时钟DevClk以射频线缆方式传输至各单块采样板，也能获得较好的多板同步性能。
步骤7：利用ADC12DJ3200的SYSREF自动校验功能来调整建立保持时间，这里的SYSREF必须为连续的周期信号，先配置SRC_CFG寄存器值为0x05，再配置SRC_EN寄存器值为0x01，此时会自动调整采样时钟DevClk_ADC的下降沿去对齐SYSREF_ADC的上升沿，获得最大化的建立保持时间，可通过回读SRC_STATUS寄存器中的SRC_DONE确认自动校验是否完成。
步骤8：FPGA端SYSREF_FPGA通过D触发器打一拍输入JESD204B RX core，并利用DevClk_FPGA的下降沿采样，确保满足建立保持时间。
验证
在使用本发明后，得到的结果为图4中的情况，两片ADC4通道分属于两块采样板卡，经过不断的重复上电，不断的重复测试，通道两两相减相位差固定，这证明了本发明实现了不同板间多ADC同步。
尽管以上所述实例表达了本申请的实施方式，但并不能理解为对发明专利范围的限制。应当指出，对于本领域的普通技术人员来说，只要各种变化在不脱离本申请构思的前提下，这些都属于本申请的保护范围，因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种时钟同步电路，其特征在于：参考时钟SYSREF和采样时钟DevClk相位固定，输入参考时钟SYSREF与输出参考时钟SYSREF相位一致；包括两级串联的锁相环路PLL1和PLL2；每级锁相环路包括鉴相器、环路滤波器和压控振荡器和低相噪线性电源；第一级锁相环路PLL1的第一鉴相器FD1输入端通过一个分频器连接Clkin信号，其输出端连接第一压控振荡器；第一压控振荡器的输出通过分频器连接第二级锁相环路PLL2的第二鉴相器FD2的输入端，第二鉴相器FD2的输出端连接第二压控振荡器，第二压控振荡器通过分频器输出参考时钟SYSREF和采样时钟DevClk，同时第二压控振荡器输出端反馈通过分频器连接第一鉴相器FD1的输入端。
2.根据权利要求1所述的时钟同步电路，其特征在于：所述第一鉴相器FD1与第一压控振荡器之间设有第一环路滤波器，设置环路滤波带宽可有效滤除鉴相器输出电压中的高频分量，起到降低相噪的作用。
3.根据权利要求1所述的时钟同步电路，其特征在于：所述第二鉴相器FD2与第二压控振荡器之间设有第二环路滤波器，设置环路滤波带宽有效滤除鉴相器输出电压中的低频分量，结合一级外部的高精度低相噪压控振荡器VCXO，两级PLL结构可产生高精度低相噪的输出时钟DevClk和SYSREF。
4.根据权利要求1所述的时钟同步电路，其特征在于：所述第一鉴相器FD1和第一鉴相器FD2输入端的两个分频器系数满足R/N＝K/1，K为整数，使时钟分发板卡的两级PLL同步电路输出SYSREF和Clkin的频率相同，相位一致。
5.根据权利要求1所述的时钟同步电路，其特征在于：所述第一压控振荡器，负责产生高精度低相噪时钟信号连接至第二级锁相环路PLL2；所述第二压控振荡器，负责产生多路高频采样时钟DevClk和参考时钟SYSREF供采样板卡使用。
6.一种采用权利要求1～5任一项所述时钟同步电路构成的多ADC同步采样系统，其特征在于：包括时钟分发板卡和采样板卡；所述采样板卡包括多片FPGA和多片AD的组合；所述时钟分发板卡包括相同的一个一级时钟同步电路和多个二级时钟同步电路，一级时钟同步电路输出的多路成对的高频和低频时钟信号，通过级联方式输入到多个成对二级时钟同步电路进行N*N路扇出；二级时钟同步电路输出更多路成对的高频和低频时钟信号，每对高频和低频时钟信号连接至采样板卡的ADC。
7.根据权利要求6所述的多ADC同步采样系统，其特征在于：连接至单块采样板多片FPGA的SYSREF_FPGA布线无需严格控制PCB等长设计；连接至单块采样板多片ADC的SYSREF_ADC布线也无需严格控制PCB等长设计，各采样板之间，各高速通道之间也无需严格控制PCB等长设计。
8.根据权利要求6所述的多ADC同步采样系统，其特征在于：所述每片AD的SYSREF_ADC和DevClk_ADC满足建立及保持时间，通过寄存器调节；每片FPGA的SYSREF_FPGA和DevClk_FPGA满足建立保持时间，通过D触发器对齐SYSREF_FPGA和DevClk_FPGA的上升沿，然后通过DevClk_FPGA下降沿采样来确保输入时序的正确性，实现多ADC多通道间完全同步。
9.根据权利要求6所述的多ADC同步采样系统，其特征在于：所述单块采样板卡上的参考时钟SYSREF由时钟分发板卡供出，通过背板VPX架构，以LVPECL差分电平标准或射频线缆方式传输至各单块采样板，采样时钟DevClk以射频线缆方式传输至各单块采样板。
10.一种采用权利要求6～9任一项所述多ADC同步采样系统实现多ADC同步采样的方法，其特征在于步骤如下：
步骤1：ADC选取JMODE 3模式，即12位、双通道、16lane，采样时钟取2.56G，K取4，F取8，根据fSYSREF＝fBITRATE/(10×F×K×n)，参考时钟SYSREF取8M；
步骤2：依据ADC的参数，整机系统时钟源Clkin设定为8M，经同步时钟同步电路输出4路ADC的采样时钟DevClk_ADC 2.56G，4路ADC的参考时钟SYSREF_ADC 8M，2路FPGA的工作时钟DevClk_FPGA 128M，2路FPGA的参考时钟SYSREF_FPGA 8M；
步骤3：如图2所示，输出8M时钟SYSREF反馈至PLL1的鉴相器完成和Clkin鉴相锁相功能，PLL1的分频系数R1＝1，N1＝1，满足R/N＝K/1，K＝1，保证输出的6路SYSREF和Clkin全部相位一致；再通锁相环的SYSREF沿触发同步所有的DevClk分频器，无需外部同步信号使输出的6路DevClk全部相位一致，同时保证了和SYSREF的相位固定；
步骤4：利用ADC的SYSREF自动校验功能来调整建立保持时间，SYSREF必须为连续的周期信号，先配置SRC_CFG寄存器值为0x05，再配置SRC_EN寄存器值为0x01，此时会自动调整采样时钟DevClk_ADC的下降沿去对齐SYSREF_ADC的上升沿，获得最大化的建立保持时间，通过回读SRC_STATUS寄存器中的SRC_DONE确认自动校验是否完成；
步骤5：FPGA端SYSREF_FPGA通过D触发器打一拍输入JESD204B RX core，并利用DevClk_FPGA的下降沿采样，确保满足建立保持时间；
通过以上步骤，实现多ADC同步采样。
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CN117970219A (zh) * 2024-03-12 2024-05-03 悦芯科技股份有限公司 一种ate测试机台板间同步校准系统
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