CN115133927A - 一种同步时钟产生电路模块、功能芯片和多片同步装置 - Google Patents

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CN115133927A CN202210841135.5A CN202210841135A CN115133927A CN 115133927 A CN115133927 A CN 115133927A CN 202210841135 A CN202210841135 A CN 202210841135A CN 115133927 A CN115133927 A CN 115133927A
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Abstract

本发明公开了一种同步时钟产生电路模块、功能芯片和多片同步装置。其中，该电路模块包括：锁相环电路和时钟产生电路；锁相环电路与时钟产生电路电连接，锁相环电路接收时钟源产生的主时钟输入信号和同步时钟输入信号，锁相环电路将主时钟输入信号倍频为高频主时钟信号以及基于高频主时钟信号将同步时钟输入信号触发为中途同步时钟信号；时钟产生电路接收高频主时钟信号和中途同步时钟信号，时钟产生电路将高频主时钟信号分频为分频时钟信号以及基于分频时钟信号将中途同步时钟信号触发为同步时钟信号，其中，同步时钟信号与分配时钟信号频率一致。本发明实施例，通过锁相环电路与时钟产生电路的结合，实现多芯片信号同步，提高时钟信号处理速度。

Description

一种同步时钟产生电路模块、功能芯片和多片同步装置
技术领域
本发明涉及计算机硬件技术领域，尤其涉及一种同步时钟产生电路模块、功能芯片和多片同步装置。
背景技术
随着芯片技术的发展，不同的芯片可能都有独立的时钟，各个时钟信号的频率、周期、相位等可能都不相同，多个芯片协调工作时，涉及到时钟同步问题，芯片时钟同步的方式也越来越多。
现有技术中，可以利用时钟管理模块对芯片时钟和现场可编程逻辑门阵列(FieldProgrammable Gate Array，FPGA)锁相环实现多通道数据的同步，但对时钟信号的处理速度会受限于FPGA的处理速度，且时钟管理模块和FPGA模块之间的传输需要电路板，传输距离长。
目前，时钟同步的方式存在时钟信号处理速度受限的问题，导致时钟同步需要考虑多种因素，目前亟需一种提高时钟同步速度的多芯片同步系统。
发明内容
本发明提供了一种同步时钟产生电路模块、功能芯片和多片同步装置，以提高芯片内数据传输效果，实现多芯片信号同步。
根据本发明的一方面，提供了一种同步时钟产生电路模块，其中，该电路模块包括：锁相环电路和时钟产生电路；
锁相环电路与时钟产生电路电连接，锁相环电路接收时钟源产生的主时钟输入信号和同步时钟输入信号，锁相环电路将主时钟输入信号倍频为高频主时钟信号以及基于高频主时钟信号将同步时钟输入信号触发为中途同步时钟信号；
时钟产生电路接收高频主时钟信号和中途同步时钟信号，时钟产生电路将高频主时钟信号分频为分频时钟信号，以及时钟产生电路基于分频时钟信号将中途同步时钟信号触发为同步时钟信号，其中，同步时钟信号与分频时钟信号频率一致。
根据本发明的另一方面，提供了一种功能芯片，其中，包括同步时钟产生电路模块。
根据本发明的另一方面，提供了一种多片同步装置，其中，该多片同步装置包括2个或以上数量的功能芯片，其中源自同一时钟源产生的主时钟输入信号和同步时钟输入信号同时输入到各个功能芯片中。本发明实施例的技术方案，通过锁相环电路与时钟产生电路结合，锁相环电路将主时钟输入信号倍频为高频主时钟信号，并基于高频主时钟信号将同步时钟输入信号触发为中途同步时钟信号，时钟产生电路将高频主时钟信号分频为分频时钟信号，并基于分频时钟信号将中途同步时钟信号触发为同步时钟信号，实现时钟信号的的同步。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例一提供的一种同步时钟产生电路模块的结构示意图；
图2是根据本发明实施例二提供的一种同步时钟产生电路模块的结构示意图；
图3是根据本发明实施例三提供的一种功能芯片结构示意图；
图4是根据本发明实施例三提供的多片同步装置的结构示意图；
图5是根据本发明实施例四提供的一种同步时钟产生电路模块的结构示意图；
图6是根据本发明实施例四提供的一种同步时钟产生电路模块的ADC方向的应用结构示意图；
图7是根据本发明实施例四提供的一种同步时钟产生电路模块的ADC应用扩展结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
实施例一
图1是根据本发明实施例一提供的一种同步时钟产生电路模块的结构示意图，本实施例可适用于在多芯片协同工作时对时钟信号同步的情况，如图1所示，该电路模块包括：锁相环电路10和时钟产生电路20；锁相环电路10与时钟产生电路20电连接，锁相环电路10接收时钟源产生的主时钟输入信号和同步时钟输入信号，锁相环电路10将主时钟输入信号倍频为高频主时钟信号以及基于高频主时钟信号将同步时钟输入信号触发为中途同步时钟信号；时钟产生电路20接收高频主时钟信号和中途同步时钟信号，时钟产生电路20将高频主时钟信号分频为分频时钟信号，以及时钟产生电路20基于分频时钟信号将中途同步时钟信号触发为同步时钟信号，其中，同步时钟信号与分频时钟信号频率一致。
具体的，锁相环电路10与时钟产生电路20可以通过电性连接，其中，电性连接可以包括导线连接或者通过电路连接等，电性连接可以实现锁相环电路10与时钟产生电路20之间的信号传输。锁相环电路10是一种反馈控制电路，可以利用外部输入的参考信号控制环路内部振荡信号的频率和相位，使得环路内部上的震荡信号和外部参考信号的相位同步；时钟产生电路20是可以产生像时钟一样准确运动的振荡电路。锁相环电路10可以接收时钟源产生的信号，时钟源是用来给电路模块提供时钟的时钟源，时钟源可以由石英晶体振荡器和与非门组成的正反馈振荡电路组成，或者也可以由其他振荡器产生时钟信号。时钟源可以产生主时钟输入信号和同步时钟输入信号，主时钟输入信号是用于同步电路中，有固定的时钟周期，保证相关电子组件可以同步运作的信号；同步时钟输入信号可以给需要同步处理信息的设备提供相同时间参考的信号。
锁相环电路10用于将时钟源产生的主时钟输入信号倍频为高频主时钟信号以及基于高频主时钟信号将同步时钟输入信号触发为中途同步时钟信号。锁相环电路可以包括锁相环、分频器、触发器等。锁相环电路10可以通过触发器基于倍频后的高频主时钟信号将同步时钟输入信号触发为中途同步时钟信号，触发器可以是一种存储电路状态的电子元件，可以由逻辑门组合而成，处理输入、输出信号和时钟频率之间的相互影响。触发器的种类可以不做限定，例如可以包括RS触发器，D触发器等，触发器的数量可以为一个或者多个。锁相环电路10中的触发器对同步时钟输入信号中途触发，并可以输出中途同步时钟信号。在一个示例性的实施方式中，主时钟输入信号倍频为高频主时钟信号的过程，可以是由锁相环电路10实现的。可选的，锁相环可以是由压控振荡器，鉴相器，低通滤波器，以及参考频率振荡器组成，压控振荡器可以实现电压与频率的变换；鉴相器可以实现把压控振荡器的频率与参考频率振荡器的频率进行比较；低通滤波器可以是滤除信号中的高频分量；参考频率振荡器提供参考频率。当锁相环处于锁定状态时，鉴相器的两个输出端可以输出两个频率完全一样但有一定相位差的信号。当鉴相器输出的两个信号频率不同，则在压控振荡器的输入端可以产生一个控制信号用于将压控振荡器的振荡频率发生变化，最终使鉴相器的两输入信号的频率完全一样则环路系统处于稳定状态。如果在压控振荡器之后，增加一个分频器，在反馈回锁相环输入端，改变分频次数就可实现任何倍数的倍频，锁相环电路10则可以将主时钟输入信号倍频为高频主时钟信号。
时钟产生电路20用于将通过锁相环电路10倍频主时钟输入信号得到的高频主时钟信号分频为分频时钟信号以及时钟产生电路20基于分频时钟信号将由锁相环电路10基于倍频后的高频主时钟信号将同步时钟输入信号触发的中途同步时钟信号触发为同步时钟信号。分频可以是指用同一个时钟信号通过一定的电路结构转变成不同频率的时钟信号，可以通过时钟产生电路20的分频器对高频主时钟信号分频为分频时钟信号，分频器可以包括偶数分频器、奇数分频器等，时钟产生电路20的分频器可以采用偶数分频器和奇数分频器，在采用偶数分频器进行分频时，计数器在上升沿或者下降沿计数，当计数器的值等于分频系数的一半或等于分频系数时，信号翻转；在采用奇数分频器进行分频时，当计数器的值等于分频系数(加1或者减1)的一半或等于分频系数时，时钟信号翻转。同步时钟信号是给需要同步处理信息的设备提供相同时间参考的信号，时钟产生电路20可以通过触发器基于分频时钟信号对中途同步时钟信号触发为同步时钟信号，其中，同步时钟信号与分频时钟信号频率一致。
在本发明实施例中，锁相环电路将主时钟输入信号倍频为高频主时钟信号，并基于高频主时钟信号将同步时钟输入信号触发为中途同步时钟信号，时钟产生电路将高频主时钟信号分频为分频时钟信号，并基于分频时钟信号将中途同步时钟信号触发为同步时钟信号，实现时钟信号的同步，提高时钟信号处理效率。
实施例二
图2是根据本发明实施例二提供的一种同步时钟产生电路模块的结构示意图；本实施例在上述实施例的基础上，对锁相环电路10和时钟产生电路20结构以及工作过程进行了具体说明。
如图2所示，锁相环电路10与时钟产生电路20可以通过电连接。可选的，锁相环电路10包括：倍频单元11、分频单元12和第一触发器13；时钟产生电路20包括：时钟产生单元21和第二触发器22。其中，倍频单元11的输入端与时钟源的输出端可以通过电连接以及倍频单元11的输出端分别与分频单元12和时钟产生电路20的输入端可以通过电连接，第一触发器13的输入端分别与分频单元12和时钟源的输出端可以通过电连接以及第一触发器13的输出端与时钟产生电路20的输入端可以通过电连接。时钟产生单元21的输入端与锁相环电路10的输出端可以通过电连接以及时钟产生单元21的输出端与第二触发器22的输入端和外部电路可以通过电连接，第二触发器22的输入端分别与锁相环电路10和时钟产生单元21的输出端可以通过电连接以及第二触发器22的输出端与外部电路可以通过电连接。
其中，倍频单元11用于将主时钟输入信号倍频为高频主时钟信号并将高频主时钟信号输出到时钟产生电路20以及分频单元12；分频单元12用于将高频主时钟信号降频为中频时钟信号，并输入到第一触发器13；第一触发器13用于按照中频时钟信号将时钟源输出的同步时钟输入信号触发为中途同步时钟信号，以及第一触发器13将中途同步时钟信号输出到时钟产生电路20。时钟产生单元21用于将高频主时钟信号分频为分频时钟信号，并且时钟产生单元21将分频时钟信号输出至外部电路以及第二触发器22；第二触发器22用于按照分频时钟信号将中途同步时钟信号触发为同步时钟信号，并且第二触发器22将同步时钟信号通过电输出至外部电路。
具体的，倍频单元11可以是倍频器，倍频器可以是指使高频主时钟信号频率等于主时钟输入信号频率整数倍的电路，倍频器的种类在此可以不做限定，例如锁相倍频器、三极管倍频器等，倍频单元11可以接收时钟源产生的主时钟输入信号，并将主时钟输入信号通过用计数器在上升沿或者下降沿计数，当计数器的值等于分频系数的一半或等于分频系数时，信号翻转，实现倍频，将主时钟输入信号倍频为高频主时钟信号通过电输入到时钟产生电路20和分频单元12。
分频单元12可以是分频器，分频可以是指用同一个时钟信号通过一定的电路结构转变成不同频率的时钟信号，分频器的种类在此可以不做限定，例如奇数分频器、偶数分频器等，分频单元12可以接收倍频单元11产生的高频主时钟信号，并将高频主时钟信号降频为中频时钟信号，并通过电输入到第一触发器13。
第一触发器13可以是指具有触发功能的存储单元，触发器可以是指是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态，第一触发器13的种类在此可以不做限定，第一触发器13可以接收分频单元12输出的中频时钟信号，按照中频时钟信号将时钟源输出的同步时钟输入信号触发为中途同步时钟信号，并将中途同步时钟信号输出到时钟产生电路20。
进一步的，锁相环电路10包括的第一触发器13的数量大于或等于1。时钟产生单元21可以是分频器，将高频主时钟信号分频为分频时钟信号，时钟产生单元21可以接收倍频单元11输出的高频主时钟信号，将高频主时钟信号分频为分频时钟信号，并将分频时钟信号通过导线或者电路连接输出至外部电路以及第二触发器22。
第二触发器22可以是指具有触发功能的存储单元，用于将中途同步时钟信号触发为同步时钟信号。第二触发器22可以接收第一触发器13输出的中途同步时钟信号，并可以按照时钟产生单元21生成的分频时钟信号将中途同步时钟信号触发为同步时钟信号，并将同步时钟信号通过电输出至外部电路。
进一步的，锁相环电路10与时钟源之间还连接有比较器30，比较器30用于将时钟源输出的初始同步时钟信号处理为阶跃信号形式的同步时钟输入信号。
具体的，阶跃信号可以形容用阶跃函数的描述的信号，比较器30用于比较两组信号源生成的初始同步时钟信号是否相同，相同时可以输出高电平，反之，则输出相反的电平。通过比较器30可以将时钟源输出的初始同步时钟信号处理为阶跃信号形式的同步时钟输入信号。
在本发明实施例中，锁相环电路内的第一触发器对初始同步时钟信号中途触发，并输出高频主时钟信号和中途同步时钟信号，时钟产生电路内第二触发器对中途同步时钟信号再次触发，生成同步时钟信号，并通过时钟产生单元对高频主时钟信号进行分频，输出与同步时钟信号频率相同的分频时钟信号，达到时钟信号同步。
实施例三
图3是根据本发明实施例三提供的一种功能芯片100结构示意图。如图3所示，该功能芯片100包括上述发明实施例的同步时钟产生电路模块，即同步时钟产生电路模块可以集成于一功能芯片100，功能芯片100还包括模数转换器(digital-to-analog converters，ADC)核模块40，ADC核模块40包括至少两个子ADC41，ADC核模块40与时钟产生电路20电连接，用于接收时钟产生电路20输出的分频时钟信号，其中，ADC核模块40包括的子ADC41的数量与分频时钟信号的数量一致。
该功能芯片100还包括数字信号处理模块42，数字信号处理模块42与ADC核模块40和时钟产生电路20电连接，数字信号处理模块42接收时钟产生电路20输出的同步时钟信号以及ADC核模块40的子ADC41输出的数据信息，数字信号处理模块42基于同步时钟信号对数据信息进行处理。
具体的，时钟产生电路20与ADC核模块40可以通过电连接，可选的，ADC核模块40可以包括：至少两个子ADC41。子ADC41的输入端与时钟产生单元21的输出端电连接以及子ADC41的输出端与数字信号处理模块42的输入端电连接；数字处理模块42的输入端分别与时钟产生电路20的第二触发器22和ADC核模块40的子ADC41的输出端电连接以及数字处理模块42的输出端与外部电路连接。
其中，子ADC41的数量可以是两个或者两个以上，子ADC41的数量可以与时钟产生单元21分频时钟信号的数量一致。子ADC41可以用于接收时钟产生单元21分频高频主时钟信号得到的分频时钟信号，并将处理后的数据输出到数字处理模块42；数字处理模块42用于将接收到的同步型号复位，并将子ADC41输出的数据处理发送至外部电路。
具体的，子ADC41可以是用于模数转换的电路，模拟信号由传感器转换为电信号，经放大送入子ADC41转换为数字量，由数字电路进行处理，是将一个输入电压信号转换为一个输出的数字信号；子ADC41可以与时钟产生单元21通过电连接，接收时钟产生单元21分频高频主时钟信号得到的分频时钟信号；数字处理模块42可以用于处理子ADC41输出的数据并向外部电路输出，根据数字处理模块42的种类，可以由不同的功能，数字处理模块42的种类在此可以不做限定。
进一步的，数字信号处理模块42包括以下至少之一：加扰/解扰模块、数字变频模块、通信协议模块。
具体的，数字信号处理模块42可以包括加扰/解扰模块、数字变频模块、通信协议模块等，当数字处理模块42为加扰/解扰模块时，可以够根据需要将其中任意一路选出来的电路等，例如，加扰/解扰模块可以包括数据选择器(multiplexer，MUX)模块、伪随机二进制序列(Pseudo-Random Binary Sequence，PRBS)模块等；当数字处理模块42为数字变频模块时，可以作为产生可控的正弦波或余弦波，例如数字变频模块可以包括数字振荡器(numerically controlled oscillator，NCO)等；当数字处理模块42为通信协议模块时，可以实现高速串行数据型号到并行数据的转换，例如，通信协议模块可以包括串行器和解串器(Serializer-Deserializer，SerDes)协议模块。
进一步的，功能芯片100包括以下至少之一：FPGA、微控制单元(MicrocontrollerUnit，MCU)、数字信号处理单元(Digital Signal Processing，DSP)、ADC、数模转换器(digital-to-analog converters，DAC)、SerDes接口芯片。
具体的，一种多芯片同步系统可以集成于一功能芯片100，例如FPGA、MCU、DSP、ADC、DAC、SerDes接口芯片，集成于一芯片中，数据传输的距离短，数据信号传输受到的限制更小。
图4是根据本发明实施例三提供的多片同步装置的结构示意图。如图4所示，该多片同步装置包括2个或以上数量的功能芯片100，其中源自同一时钟源产生的主时钟输入信号和同步时钟输入信号同时输入到各个功能芯片中。
实施例四
图5是根据本发明实施例四提供的一种同步时钟产生电路模块的结构示意图。本实施例是在上述实施例基础上对同步时钟产生电路模块的一个具体实施例。示例性的，以分频单元和第一触发器的数量分别为两个为例，对一种同步时钟产生电路模块进行说明。如图5所示，一种同步时钟产生电路模块电路的具体实施方案可以包括：锁相环(PhaseLocked Loop，PLL)10电路和时钟产生电路20；PLL电路10与时钟产生电路20电连接，PLL电路10包括：倍频单元11、分频单元121、分频单元122、第一触发器131、第一触发器132。其中，第一触发器的数量可以设置为一个或一个以上，可以按照实际需要设置第一触发器的数量。时钟产生电路20包括：时钟产生单元21和第二触发器22。其中，第一触发器和第二触发器分别位于不同的电路，功能上都是可以存储电路状态。倍频单元11的输入端与时钟源输出端电连接以及倍频单元输出端分别与分频单元122和时钟产生单元21的输入端电连接，分频单元121的输入端与分频单元122的输出端电连接以及分频单元121的输出端与第一触发器131电连接，第一触发器131的输入端分别与比较器30的输出端和分频单元121的输出端电连接，比较器30的输入端时钟源输出端电连接，第一触发器132的输入端与第一触发器131的输出端电连接以及第一触发器132的输出端与第二触发器22电连接，时钟产生单元21的输入端与倍频单元11连接以及输出端与外部电路电连接，第二触发器22的输入端分别与时钟产生电路21和第一触发器132电连接以及第二触发器22的输出端与外部电路电连接。
具体的，倍频单元11用于将主时钟输入信号CLK_IP和CLK_IN倍频为倍频的超高频主时钟信号D并将倍频的超高频主时钟信号D输出到时钟产生单元21和分频单元122；分频单元122用于将倍频的超高频主时钟信号D降频为中频时钟信号B并将中频时钟信号B输出到分频单元121和第一触发器132；分频单元121用于将中频时钟信号B降频为低频时钟信号A并将低频时钟信号A输出到第一触发器131；比较器30用于将初始同步时钟信号SYNC_P和SYNC_N同频为阶跃信号形式的单端初始同步时钟信号并将阶跃信号形式的单端初始同步时钟信号输出到第一触发器131；第一触发器131用于基于低频时钟信号A将单端初始同步时钟信号触发生成信号并将触发后的信号输出到第一触发器132；第一触发器132用于基于中频时钟信号B将第一触发器131生成的信号触发为中途同步时钟信号SYNC_DFF；时钟产生单元21用于将倍频的超高频主时钟信号D分频为分频时钟信号C并将分频时钟信号C输出到外部电路和第二触发器22；第二触发器22用于基于分频时钟信号C将中途同步时钟信号SYNC_DFF触发为同步时钟信号SYM并将同步时钟信号SYM传输到外部电路。其中，分频时钟信号C和同步时钟信号SYM频率一致。需要注意的是，主时钟输入信号CLK_IP和CLK_IN以及初始同步时钟信号SYNC_P和SYNC_N可以不选用差分信号。
图6是根据本发明实施例四提供的一种同步时钟产生电路模块的ADC方向的应用结构示意图。图6为同步时钟产生电路模块用于ADC方向应用的具体实施例。如图6所示，ADC核模块40可以包括多个子ADC 41和数字信号处理模块42。多个子ADC 41的输入端与时钟产生电路20的输出端电连接以及子ADC41的输出端与数字信号处理模块42的输入端电连接，数字信号处理模块42的输入端与多个子ADC41的输出端和时钟产生电路20电连接以及数字信号处理模块42的输出端与外部电路电连接。
具体的，子ADC41的数量与时钟产生单元21分频的分频时钟信号C的数量相同，子ADC41的数量至少为2个，子ADC41用于接收时钟产生单元21分频的分频时钟信号C并将分频时钟信号C采样、量化、编码等过程处理数据并将数据发送到数字信号处理模块42；数字信号处理模块42用于根据接收到的同步时钟信号SYM复位后将接收的子ADC41传输的数据的发送到外部电路。其中，数字信号处理模块42包括但不限于：加扰/解扰模块、数字变频模块、通信协议模块等。示例的，当数字处理模块42为加扰/解扰模块时，加扰/解扰模块可以包括但不限于MUX模块、PRBS模块；当数字处理模块42为数字变频模块时，数字变频模块可以包括但不限于数控振荡器；当数字处理模块42为通信协议模块时，通信协议模块可以包括但不限于Serdes协议模块。
图7是根据本发明实施例四提供的一种同步时钟产生电路模块的ADC应用扩展结构示意图。图7为同步时钟产生电路模块用于ADC应用扩展的具体实施例，该实施例可以具体应用于多功能芯片100间实现多的功能芯片100间的输出数据同步的场景。如图7所示，PLL电路10和时钟产生电路20可以集成于功能芯片100中，形成一个功能芯片100。当系统中包括多个功能芯片100时，每个功能芯片100可以都可以包含一套PLL电路10和时钟产生电路20，每个芯片可以同时接收相同的主时钟输入信号1和同步时钟信号1，在输入主时钟信号的同时通过输入同频源的同步时钟信号实现多个功能芯片100间的输出数据同步。
在一个实时例中，一种同步时钟产生电路模块可以应用于其他内置PLL的各种不同位数子通道且要求数据同步得场景，需要调整提速时钟的级数，理论上从最低速提至子ADC工作频率，时钟级数应大于>时钟倍数(子ADC时钟频率/输入SYNP/N时钟频率)/提速倍数(2、3、4倍都可行，视功耗及传输路径延时要求决定)。以保证驱动满足各级提速倍数要求。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (10)

1.一种同步时钟产生电路模块，其特征在于，所述电路模块包括：锁相环电路和时钟产生电路；
所述锁相环电路与所述时钟产生电路电连接，所述锁相环电路接收时钟源产生的主时钟输入信号和同步时钟输入信号，所述锁相环电路将所述主时钟输入信号倍频为高频主时钟信号以及基于所述高频主时钟信号将所述同步时钟输入信号触发为中途同步时钟信号；
所述时钟产生电路接收所述高频主时钟信号和所述中途同步时钟信号，所述时钟产生电路将所述高频主时钟信号分频为分频时钟信号，以及所述时钟产生电路基于所述分频时钟信号将所述中途同步时钟信号触发为同步时钟信号，其中，所述同步时钟信号与所述分频时钟信号频率一致。
2.根据权利要求1所述电路模块，其特征在于，所述锁相环电路包括倍频单元、分频单元和第一触发器，其中，所述倍频单元的输入端与所述时钟源的输出端电连接以及所述倍频单元的输出端分别与所述分频单元和所述时钟产生电路的输入端电连接，所述第一触发器的输入端分别与所述分频单元和所述时钟源的输出端电连接以及所述第一触发器的输出端与所述时钟产生电路的输入端电连接，相应的，所述锁相环电路将所述主时钟输入信号倍频为高频主时钟信号以及基于所述高频主时钟信号将所述同步时钟输入信号触发为中途同步时钟信号，包括：
所述主时钟输入信号由所述倍频单元倍频为所述高频主时钟信号，所述倍频单元将所述高频主时钟信号输出到所述时钟产生电路以及所述分频单元；
所述分频单元将所述高频主时钟信号降频为中频时钟信号，并输入到所述第一触发器；
所述第一触发器按照所述中频时钟信号将所述时钟源输出的同步时钟输入信号触发为所述中途同步时钟信号，以及所述第一触发器将所述中途同步时钟信号输出到所述时钟产生电路。
3.根据权利要求1所述电路模块，其特征在于，所述时钟产生电路包括时钟产生单元和第二触发器，所述时钟产生单元的输入端与所述锁相环电路的输出端电连接以及所述时钟产生单元的输出端与所述第二触发器的输入端和外部电路电连接，所述第二触发器的输入端分别与所述锁相环电路和所述时钟产生单元的输出端电连接以及所述第二触发器的输出端与所述外部电路电连接，相应的，所述时钟产生电路将所述高频主时钟信号分频为分频时钟信号以及所述时钟产生电路基于所述分频时钟信号将所述中途同步时钟信号触发为同步时钟信号，包括：
所述高频主时钟信号由所述时钟产生单元分频为所述分频时钟信号，所述时钟产生单元将所述分频时钟信号输出至所述外部电路以及所述第二触发器；
所述第二触发器按照所述分频时钟信号将所述中途同步时钟信号触发为所述同步时钟信号，所述第二触发器将所述同步时钟信号输出至所述外部电路。
4.根据权利要求1所述电路模块，其特征在于，所述锁相环电路与所述时钟源之间还连接有比较器，所述比较器用于将所述时钟源输出的初始同步时钟信号处理为阶跃信号形式的所述同步时钟输入信号。
5.一种功能芯片，其特征在于，其包括根据权利要求1所述的电路模块。
6.根据权利要求5所述功能芯片，其特征在于，所述功能芯片包括以下至少之一：现场可编程逻辑门阵列、微控制单元、数字信号处理单元、模数转换器、数模转换器、串行器和解串器接口芯片。
7.根据权利要求6所述功能芯片，其特征在于，其还包括ADC核模块，所述ADC核模块包括至少两个子ADC，所述ADC核模块与所述时钟产生电路电连接，用于接收所述时钟产生电路输出的所述分频时钟信号，其中，所述ADC核模块包括的子ADC的数量与所述分频时钟信号的数量一致。
8.根据权利要求7所述功能芯片，其特征在于，其还包括数字信号处理模块，所述数字信号处理模块与所述ADC核模块和所述时钟产生电路电连接，所述数字信号处理模块接收所述时钟产生电路输出的所述同步时钟信号以及所述ADC核模块的子ADC输出的数据信息，所述数字信号处理模块基于所述同步时钟信号对所述数据信息进行处理。
9.根据权利要求8所述功能芯片，其特征在于，所述数字信号处理模块包括以下至少之一：加扰/解扰模块、数字变频模块、通信协议模块。
10.一种多片同步装置，其特征在于，其包括2个或以上数量的根据权利要求5所述的功能芯片，其中源自同一时钟源产生的主时钟输入信号和同步时钟输入信号同时输入到各个所述功能芯片中。
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