CN210168032U - 用于对准高数据速率时钟和数据恢复解串器的采样实例的系统 - Google Patents

用于对准高数据速率时钟和数据恢复解串器的采样实例的系统 Download PDF

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Abstract

串行数据传输使用不断增加的传输速率。通过使用并行处理串行输入数据的多个独立采样器块，可以增加时间和数据恢复(CDR)解串器的数据传输速率。为此目的，来自各个独立块的时钟输出信号首先使用较低速度的时钟以适当的顺序相互对准，并且随后彼此偏移，使得各种采样器块的采样实例被交错。在对准时钟输出信号之后比较对应于公共输入数据并且由各种采样器件输出的数字化数据字，以校正多个采样器块之间的附加定时未对准。在时钟输出信号对准之后，数字化数据字仅需要一次或最多不对准，因为附加的定时未对准主要是由于随时间基本上不变的路径延迟引起的。

Description

用于对准高数据速率时钟和数据恢复解串器的采样实例的 系统
技术领域
本实用新型描述了一种通过使用多个独立的采样器块来提高串行链路接收器中的高速率时间和数据恢复解串器(CDR/解串器)的数据传输速率的方法。多组采样时钟以适当的顺序对准，以便以每个采样器的采样时钟频率的倍数生成采样。
背景技术
以数据速率FDATA接收的高速数据由一组采样器在串行链路接收器中采样，然后这些样本通常被发送到数字部分，该数字部分将这些样本解释为“数据”样本(D)，然后是“边缘”样本(E)。例如，如果数据速率 FDATA与采样时钟频率FSCLK匹配，则可以通过在FSCLK的上升沿采样一个采样而在FSCLK的下降沿采集另一个采样来获取每个数据单位间隔(UI)的两个采样(或者，可选择地，在
Figure DEST_PATH_GDA0002272314840000011
上升的边缘)。这些D 和E样本可以由延迟锁定环(DLL)使用，以选择适当的采样相位并跟踪随机移位输入数据的抖动。使用FSCLK＝FDATA的设置称为“全速率”模式，因为采样时钟(使用FSCLK和
Figure DEST_PATH_GDA0002272314840000012
两者的边缘)与数据速率“完全”匹配。
随着输入数据速率增加，由于难以设计可在这些较高频率下操作的采样器块，“全速率”模式操作变得更加困难。例如，通过将采样器的数量加倍并使每个采样器以数据速率FDATA的一半工作，可以减轻这种情况。这被称为“半速率”模式。如果数据速率FDATA对于采样器来说仍然太高而且给定采样器的速度不能进一步提高，则采样器的数量可能再次加倍，这样每个采样器将以更低的采样时钟频率FSCLK运行，例如在“四分之一速率”模式下。然而，确保从单个高速分配点开始的采样路径可以产生、缓冲和分配这些采样时钟同时保持初始相位关系变得越来越困难。
因此，希望提供一种有效地对准多个独立采样器的采样时钟的方法，以便扩展每个采样器可以处理的有效数据速率，而不改变每个采样器可以可靠地操作的采样速率。
实用新型内容
串行数据传输使用不断增加的传输速率。通过使用并行处理串行输入数据的多个独立采样器块，可以增加时间和数据恢复(CDR)解串器的数据传输速率。为此目的，来自各个独立块的时钟输出信号首先使用较低速度的时钟以适当的顺序相互对准，并且随后彼此偏移，使得各种采样器块的采样实例被交错。在对准时钟输出信号之后比较对应于公共输入数据并且由各种采样器件输出的数字化数据字，以校正来自多个采样器块的数据字之间的附加定时未对准。在时钟输出信号对准之后，数字化数据字仅需要一次或最多不对准，因为附加的定时未对准主要是由随时间基本上不变的路径延迟引起的。
根据本公开的第一方面，提供有一种用于对准高数据速率时钟和数据恢复解串器的采样实例的系统，包括：第一采样器块和第二采样器块，并行操作并接收公共串行输入数据，其中每个采样器块包括接收参考时钟信号并产生相应的采样时钟相位的相位插值器；以及延迟锁定环DLL块，产生同步时钟输出信号和对应于接收的公共串行输入数据的并行数据字；其中，所述第二采样器块的相位插值器改变第二采样时钟相位相对于第一采样时钟相位的延迟，以作为所述延迟的函数来确定相应的同步时钟输出信号相对于彼此对准的对准点。
优选地，其中，所述第二采样器块的相位插值器通过在所述第二采样器块的相位插值器中添加的固定数量的相位步长将对准的第一时钟输出信号和第二时钟输出信号彼此偏移，以在时间上交错所述第一采样器块和第二采样器块的采样实例。
优选地，其中：每个采样器块包括分频器，所述分频器抽取所述参考时钟信号以在DLL块中以抽取的频率产生相应的时钟输出信号；以及所述对准点基于抽取的第一时钟输出信号和抽取的第二时钟输出信号来确定。
优选地，其中：使用所述抽取的第二输出时钟信号对所述抽取的第一输出时钟信号进行采样，并且使用所述抽取的第一输出时钟信号对所述抽取的第二输出时钟信号进行采样；和所述对准点是从相位代码推断的，该相位代码使所述抽取的第一输出时钟信号相对于所述抽取的第二输出时钟信号改变状态，反之亦然。
优选地，其中所述对准点对应于在其中使用所述抽取的第二输出时钟信号采样的所述抽取的第一输出时钟信号从高到低的位置和其中使用所述抽取的第一输出时钟信号采样的所述抽取的第二输出时钟信号从低到高的位置之间的中点。
优选地，其中所述系统被配置为在确定所述对准点之后，使用DLL 块从由所述第一采样器块和第二采样器块接收的公共串行输入数据产生并行数据字，并且将产生的并行数据字彼此进行比较以校正所述第一采样器块和第二采样器块之间的附加定时偏移。
优选地，其中通过确定比较的并行数据字之间的未对准XOR位的最小误差计数来校正所述附加定时偏移。
优选地，其中所述附加定时偏移是时间不变的，并且通过应用所述附加定时偏移来校正所述第一采样器块和第二采样器块的第一时钟输出信号和第二时钟输出信号的对准点。
附图说明
通过参考附图阅读本实用新型的当前优选示例性实施例的以下描述，本实用新型的其他特征和优点将更加显而易见，其中：
图1示出了根据本公开的一些实施例的数据时钟和被复制到不同实例中的采样时钟的时序图，用于全速率(FR)、半速率(HR)和四分之一速率(QR)系统。
图2示出了根据本公开的一些实施例的用于通过使用具有相位内插的两个采样器块来对输入串行数据的采样速率加倍的示意性框图，以交织采样时钟
Figure DEST_PATH_GDA0002272314840000031
和
Figure DEST_PATH_GDA0002272314840000032
图3示出了根据本公开的一些实施例的图2的框图，其具有由时钟分频器引入的附加定时偏移和路径延迟的差异；
图4示出了允许两个采样时钟相互采样的示意电路图；
图5示出了根据本公开的一些实施例的根据图4的两个采样时钟的模拟，其作为增加一个时钟的延迟的函数彼此采样；
图6示出了根据本公开的一些实施例的在更宽的延迟范围上类似于图5的两个采样时钟的相互采样，并且指示了各种可能的初始对准；
图7a和7b示出了根据本公开的一些实施例的用于从不同起始点发现相位对准的同步算法的时序图；
图8示出了扫描采样时钟之一的相位以找到相位偏移，该相位偏移使相对于另一个采样时钟的XOR-d采样误差最小化。
具体实施方式
时钟和数据恢复解串器(CDR/解串器)中的采样电路以与例如可以确定数据速率的参考时钟的时钟频率相当的采样频率或采样速率对输入的串行数据进行采样。随着采样率的增加，芯片或电路上的时钟分配消耗了越来越多的功率，并且不同的路径长度可能导致时间延迟变得难以管理。这样就可以限制采样器可靠运行的高频范围。
通过以降低的时钟速率并行操作多个采样器，可以想象采样速率可以增加到超过单个采样器的安全工作范围，这可以对应于数据速率的一小部分，例如，一半、四分之一等。虽然不是必需的，但在一些实施例中，几个采样器中的每一个的采样率可以以相同的降低的时钟速率操作。例如，每个采样器然后可以“花费”两倍或四倍的时间来处理相对于与每个采样器被配置为以原始时钟速率操作的环境相关联的时间段的输入数据。当几个采样器使用降低的时钟速率时，为了恢复数字化的高速数据，采样数据需要以正确的顺序重新组合，这意味着采样器的时钟和最终的数据字应该正确对准。现在将描述通过使用以降低的采样率操作的采样器以高时钟速率有效处理串行数据的系统和方法。
图1示意性地示出了在上部迹线中标记为FR(全速率模式)、HR(半速率模式)和QR(四分之一速率模式)的三个图中的每一个中的数据时钟速率FDATA的眼图，该数据时钟速率FDATA对应于应当处理输入串行数据的时钟速率。在每个采样时钟FSCLK的每个边沿处采样，并在三个图中的每个图中的下部迹线中示出
Figure DEST_PATH_GDA0002272314840000051
仅出于说明的目的，在图1中，数据时钟速率被示为加倍，而采样时钟频率FSCLK保持相同。
在示例性实施例中，10Gb/s的输入数据可以由两个采样器采样，每个采样器具有5Gb/s的全速率限制。此时，FSCLK现在是FDATA的频率/ 波特率的一半，并且被称为半速率模式(HR)-参见图1中的中间图。图1 中的标记①和②表示相应的采样时钟源自复制的半电路。在FR中有一个采样时钟；在HR中，每个半电路都有自己的采样时钟，其中必须对准不同的采样时钟，以便现在能够以输入数据速率从两个半电路产生聚合采样，即两倍于半电路的采样时钟速率。
尽管可以通过抽取以数据速率频率工作的主时钟的时钟速率来产生半速率、四分之一速率等采样时钟速率，但是随着数据速率FDATA和采样器数量的增加，这变得越来越困难。例如，可以使用锁存器的组合来抽取高速时钟的时钟速率，例如两个锁存器连接作为用于除以2的触发器，或者三个锁存器用于除以三，等等。
例如，如果将5GHz(时钟周期＝200ps)的数据时钟源分配到两个不同的位置1和2，这两个位置具有对相同输入信号(例如在CDR中)采样的时钟采样电路，则到位置1的信号路径(传播时间或者时间延迟)可以与到位置2的信号路径不同。位置1和位置2的上升沿然后在与它们正在采样的输入信号相关的不同时间发生。在一些实施例中，可以有利地交替地对在时间上等间隔的数据进行采样，即，可以从位置1获取第一样本，然后从位置2获取第二样本，然后从位置1和第四样本位置2获取第三样本，等等。以这种方式，采样实例(即，上升沿)可以间隔100ps。例如，在时间0处在位置1处获得上升沿，然后在位置2处获得上升沿之后100ps，然后在位置1处获得下降沿之后100ps(时钟脉冲CLK的下降沿对应于该采样器的
Figure DEST_PATH_GDA0002272314840000052
的上升沿)，然后在位置2获得CLK的下降沿(上升沿
Figure DEST_PATH_GDA0002272314840000053
) 之后100ps，依此类推。这种方法允许使用5GHz时钟在10GHz下采样，前提是位置1和位置2的上升沿精确地相差100ps。
在一些实施例中，可以在每个位置处添加另外两个除以，因此位置1 处的时钟可以然后在2.5GHz处操作并且位置2处的时钟可以同样在 2.5GHz处操作，而不会影响输入数据速率。所有这些时钟同样应该对准，以便能够在位置1和位置2之间交替。
换句话说，时钟速率可以被分频或抽取以在较低频率(例如，数百 MHz而不是GHz)下运行，并且使用一种算法进行操作，该算法将导致位置1和2处的上升沿的正确对准/交错。如果需要进一步抽取，可以添加额外的分频器(未示出)。
根据本公开的一些实施例，图2示出了高速采样电路200的示意性电路图，该高速采样电路200具有两个基本相同的采样器块201、202，其具有相位插值能力以对采样时钟
Figure DEST_PATH_GDA0002272314840000061
和
Figure DEST_PATH_GDA0002272314840000062
进行交错，以便将输入数据的采样率加倍。每个虚线框201、202可以分别包含相应的采样时钟和数据恢复单元DLL203、204或CDR、CDR 2，以及相应的相位有限精度移位器或内插器(PI)205、206和由从参考时钟得到的采样时钟
Figure DEST_PATH_GDA0002272314840000063
计时的相应的采样器207、208，其可以将参考时钟脉冲提供给各个采样器块201、 202。来自采样时钟
Figure DEST_PATH_GDA0002272314840000064
的时钟脉冲在时间上被相应的移相器或相位插值器205、206延迟，其基本上使用例如提供5位或6位分辨率的数字码字将参考时钟延迟一些数字可编程量。由于路径延迟和芯片上的采样器块201、202的布局，到达采样器块201、202的参考时钟脉冲可以相对于彼此延迟(在图2中示为τDIST)。
假设来自采样器207、208的数字化输出位可用于检查。另外，假设在反序列化应用中，可以移动某些采样器的采样时刻(与DLL使用D和E 位以通过相位插值器使采样相位与输入数据眼对准的方式相同)。来自采样器207、208的数字化输出位行进到DLL块203、204，其产生相应的低速并行数据字M0、M1以及每个采样器块201、202中的同步输出信号 out_clk0和out_clk1。例如，如上面已经简要描述的那样，然后可以通过交换来自采样器块201、202的采样时钟
Figure DEST_PATH_GDA0002272314840000065
和
Figure DEST_PATH_GDA0002272314840000066
来使采样率加倍。可以理解，电路200可以具有两个以上的采样器块。
通常，参考时钟分布中的路径延迟τDIST是未知的，但是可以假设它随时间是恒定的，因为它基本上仅取决于芯片上的电路布局。另外，虽然电路尽可能紧密地匹配，但是在采样器块201、202的相位插值器路径延迟中可能存在一些制造不匹配(示为τ0和τ1)。现在的目的是首先将每个采样器块201、202中的输出信号out_clk0和out_clk1的相位相对于彼此对准，尽管τDIST、τ0和τ1是未知的并且τ0和τ1可以彼此不同，但是这可以完成。
根据本公开的一些实施例；通过使用例如来自采样器块201的输出信号out_clk0来检查并相互对准输出信号out_clk0和out_clk1，以例如通过保持采样器207的采样时钟
Figure DEST_PATH_GDA0002272314840000071
恒定来采样采样器块202的另一输出信号 out_clk1，同时扫描另一采样器208的采样时钟
Figure DEST_PATH_GDA0002272314840000072
(通过相位插值器 206)。一旦输出信号out_clk0和out_clk1相互对准，它们就可以偏移固定数量的相位(给定相位插值器205、206的分辨率)以及时均匀地对采样实例进行空间隔离，从而在所示实施例中产生两个以有效采样率两倍运行的采样器207、208。
由于输出信号out_clk0和out_clk1是参考或采样时钟的(抽取)分频，因此如果两个输出信号out_clk0和out_clk1对准，则采样时钟和数据打包将对准。由于out_clk0和out_clk1已经存在于各个采样器块201、202中并且以比参考或采样时钟更慢的频率(例如高达650MHz)操作，因此可以检查输出信号out_clk0和out_clk1以确定时钟排序而不会干扰采样时钟可能工作在3GHz以上。
根据图3所示的本公开的一些实施例，输出信号out_clk0和out_clk1 中的每一个可以被N抽取(同时确保分频器309、310同步)，使得可以以较低的时钟速率完成对准，意思是速度较慢，同时仍然是同步的。然而，如图3所示，除以N可以引入标记为τS0和τS1的附加路径延迟。在整个同步方案的第一步中，应该考虑所有这些上述路径延迟用于时钟同步。
由于缓冲和/或分割，在从采样器307、308中的采样时刻到输出信号 out_clk0和out_clk1彼此采样的点的路径中可能存在时间偏移。检查从采样时钟采样时钟
Figure DEST_PATH_GDA0002272314840000073
到采样器块301到out_clk0的路径(输出信号out_clk0 在本例中用于检查并假设为相位不变)和从采样器块302中的采样时钟
Figure DEST_PATH_GDA0002272314840000074
到输出信号out_clk1的类似路径。相应的路径延迟τDIST、τ0、τ1、τS0和τS1(后者路径延迟在分频器309、310中产生)不需要单独确定，但是在对准时钟out_clk0和out_clk1时必须一起考虑。如果采样器块301、302 中的两条路径(包括N除以将频率降低到伴随数据的并行字的频率)具有相同的路径和门延迟，然后相互测量输出信号out_clk0和out_clk1时钟相当于在实际采样实例中测量它们。这些路径延迟在图3中表示为τS0和τS1，如果它们不相等，则在采样器207、208的输入之间存在一些“时序偏移”τ歪斜。即使两个输出信号out_clk0和out_clk1完全对准，由于芯片制造中的不匹配而可能发生的时序偏移τ歪斜也直接导致交错字M0和M1的1∶1 时间测量误差。
如果将获得DATA的路径延迟τD0和τD1与图3所示的那些采样器块不同，则该时间差|τD0-τD1|可以卷入分频器的路径延迟，使得在这种情况下参数τ歪斜变为τ歪斜＝(τS0+τD0)-(τS1+τD1)。因此，即使当τS0＝τS1并且采样时钟完全对准时，输出信号out_clk0和out_clk1的对准也不能保证实际数据样本也是同步的。τ歪斜预计是一个随机但稳定的值，可能取决于工艺、温度和电压，并且可能因芯片而异。
采样时钟
Figure DEST_PATH_GDA0002272314840000081
和
Figure DEST_PATH_GDA0002272314840000082
的相位对准
根据本公开的一些实施例，采样时钟
Figure DEST_PATH_GDA0002272314840000083
和
Figure DEST_PATH_GDA0002272314840000084
可以通过比较输出信号out_clk0和out_clk1来对准，输出信号out_clk0和out_clk1是采样时钟速率的同步细分，并且将它们对准到产生反序列化字的边缘，使比特交错变得简单。在这种情况下，out_clk的上升沿(这也适用于对下降沿的修改)与反序列化的数据字同步。可能需要额外的校准来吸收采样器块301、 302内的路径中的定时偏移τ歪斜，其将相应的采样时钟
Figure DEST_PATH_GDA0002272314840000085
与out_clk0相关联，以及类似地将相应的采样时钟
Figure DEST_PATH_GDA0002272314840000086
与out_clk1相关联。
为了确定输出信号out_clk0和out_clk1对准的对准点，两个输出信号相互采样。在图4中示意性地示出了允许两个输出信号out_clk0和out_clk1 彼此采样的电路。用out_clk0对out_clk1进行采样的结果在下文中将被表示为“c0s1”，并且用out_clk1对out_clk0进行采样的结果在下文中将表示为′c1s0′。通过使用采样器块302中的相位插值器206来移动采样器块302 的采样边缘(并因此移动输出信号out_clk1的边缘)，同时保持采样器块301的相位固定，两个输出信号相对于彼此移动。因此，当两个输出信号 out_clk0和out_clk1在时间上通过有序地找到导致c0s1和c1s0改变状态的采样器块302的相位代码时，可以确定采样器块302的相位必须是什么。如果时序偏差τ歪斜＝0，那么这也表明采样阶段在时间上对准。
根据本公开的一些实施例，图5示出了c0s1和c1s0的行为的模拟，其中out_clk1的相位被扫描而out_clk0的相位被固定在700MHz的时钟频率。x轴是时间，并且在该模拟中随着时间的推移，相位代码增加到PI206，因此out_clk0和out_clk1之间的相位关系变化。如图5的顶部所示，c1s0 在从HIGH(H)到LOW(L)的大约122ns处的下降沿处转变，而c0s1 保持为LOW(L)＝。在此转换时，out_clk1具有上升沿而out_clk0为L。稍后，在278ns左右，out_clk0具有上升沿而out_clk1为H，因此c0s1转变为H，而c1s0保持为L。在中间，即在大约122ns和大约278ns的过渡区之间，c0s1和c1s0均为L。该过渡区的宽度很可能是由于采样触发器的建立时间。用于同步的一般算法是找到该空值，其中c0s1和c1s0都是L，以找到其边界，然后移动靠近中心，在本示例中该中心位于大约200ns处。该中心在约200ns处表示对准点，其中时钟输出信号out_clk0和out_clk1 对准，即clk0和out_clk1之间的相位差基本上等于零，如图5的下图所示。
根据本公开的一些实施例，可以通过在请求同步时在图5的横坐标上注意初始起始值来加速算法，虽然输出信号out_clk0和out_clk1的相位总是可以通过从任意起始点步进直到找到两个空边来确定和对准。图6示出了图4的触发器的输出′c0s1′和′c1s0′之间的关系，其中′c0s1′表示当由 out_clk0计时并且相应的′D′输入是out_clk1时图4的触发器的输出，并且当由out_clk1计时并且相应的′D′输入是out_clk0时，′c1s0′是图4的触发器的输出。x轴表示out_clk0和out_clk1之间的时间延迟，相位代码被扫描到PI206。
假设在第一种情况中，起点是图6中的点B，其中c0s1/c1s0＝1/0。然后，已知out_clk0的上升沿在out_clk1的上升沿之后发生。在这种情况下，通过减小采样器块302的时钟φ1[n]的相位值将延迟加到out_clk1，以使 out_clk1与out_clk0对准。这相当于将图6中的“观察点”B向右移动到点C，导致两个时钟在0/0处对准。这与图4中约200ns的中点相同。
现在假设在第二种情况中，起点是图6中的点D，其中c0s1/cls0＝0/1。在这种情况下，采样器块302的时钟
Figure DEST_PATH_GDA0002272314840000091
的相位减小，直到c1s0变为L (必要时包裹)，然后进一步减小直到c0s1变为H。然后，两个时钟在A 点对准，也得到0/0。
因此，存在对应于相位对准的两个点-“更有利”的点C和“不太有利的”点A。从下面的讨论中，“更有利”和“更不利”的含义将变得更清楚。但是，这两种方法都是相同的；采样器块302的时斜
Figure DEST_PATH_GDA0002272314840000101
的相位减小，直到c1s0变为H，此后采样器块302的时钟
Figure DEST_PATH_GDA0002272314840000102
的相位增加，直到 c0s1变为H。这些是C点周围的零边界。无论0/0起点是C点还是A点，这种方法都有效，如果首先确定c1s0进入H的点，此后c0s1进入H点。结果将始终是C点。
使用不同起点的上述场景在图7a和7b中示出。图7a示出了第一种情况的示例，其中采样器块302的时钟相位
Figure DEST_PATH_GDA0002272314840000103
的值在64步中减小(在图 6中向右移动)，从图6中的点B开始，对应于c0s1/c1s0＝1/0。在该示例中，相位关系以模64重复。图7b中示出了第二场景的示例，其中起点是图6 中的点D，对应于c0s1/c1s0＝0/1。在这种情况下，采样器块302的时钟
Figure DEST_PATH_GDA0002272314840000104
的相位递增直到c1s0变为L，然后进一步递增直到c0s1变为H，此时零边界是已知的，并且相位可以如上所述对准。
通过输出信号out_clk0和out_clk1的适当相对对准，如果在将需要考虑到的采样器块301、302中的采样器207、208分别获得数据时没有路径延迟或其他差异，则可以对准采样器块301、302生成的交错字M0和M1。为此，采样器输入需要完全相同，例如，物理连接/短接在一起。然而，在大多数情况下，将存在路径延迟和门延迟，其在图3中示为τD0和τD1。当τD0和τD1彼此不同时，可能发生接收数据之间的延迟或差异。
对准字M0和M1
如果从测量点(DATA)到各个采样器207、208的路径不匹配，那么即使当时钟out_clk0和out_clk1通过使用上述时钟对准过程预先对准时，采样时刻也会被路径差量|τD0-τD1|错位。
因此，不能仅通过检查输出信号out_clk0和out_clk1来计算非零τ歪斜。然而，返回参考图3，通过对准输出字M0和M1，可以通过一次校准来校正τ歪斜，在本示例中，输出字M0和M1将被假定为40b字。
在输出信号out_clk0和out_clk1已如前所述对准之后，开始输出字 M0和M1对准的第二校准过程。然后检查样本(即来自采样器DLL或CDR 203、204的每个采样器块的40b输出字)并相互比较采样器块302的时钟
Figure DEST_PATH_GDA0002272314840000111
的给定相位，同时保持采样器块301的时钟
Figure DEST_PATH_GDA0002272314840000112
的相位恒定。然后移动采样器块302的时钟
Figure DEST_PATH_GDA0002272314840000113
的相位并比较更多的采样。通过对采样器块302的时钟
Figure DEST_PATH_GDA0002272314840000114
的每个相位进行相等且统计上显着的比较次数，产生最大数量的匹配样本的时钟
Figure DEST_PATH_GDA0002272314840000115
的相位将等于采样器块302的时钟
Figure DEST_PATH_GDA0002272314840000116
的相位，其中采样时钟最佳对准并且考虑到τ歪斜。
图8示出了在输出信号out_clk0和out_clk1对准之后的数据扫描的示例。图(b)示出了采样器块302的时钟
Figure DEST_PATH_GDA0002272314840000117
的相位代码的快速上下移动，其发生在从大约17.2μs到大约17.7μs(当图(c)中的“请求同步”信号高时)。在该模拟中，代码有意地被16个代码偏移，其中两个输出信号 out_clk0和out_clk1应该对准。从这一点开始，收集来自CDR 0的数据字M0和来自CDR1的数据字M1的XOR数据，并将计数的比特误差的数量计算为错误计数(锯齿图案，图(a))。如果错误计数的值小于先前值，则搜索到的最小值可能在右侧，并且更新先前引入的偏移校正码。记录产生最小误差计数的代码，指示考虑τ歪斜的输出信号out_clk0和out_clk1的最接近可能的对准。
本公开的实施方式至少还包括以下：
在某些实施方案中，提供一种用于对准具有多个采样器块的高数据速率时钟和数据恢复解串器的采样实例的方法，具有下列步骤：相对于第一采样器块的第一采样时钟相位，延迟第二采样器块的第二采样时钟相位；测量由所述第一和第二采样器块产生的第一和第二时钟输出信号，并通过改变所述第一和第二采样时间相位之间的延迟来检查测量的第一和第二时钟输出信号的相对位置；从所述相对位置确定作为所述延迟的函数的对准点，其中所述第一和第二时钟输出信号是对准的；和基于确定的对准点，将测量的第一和第二时钟输出信号彼此偏移，使得所述第一和第二采样器块的采样实例在时间上交错。相应的时钟输出信号可以是抽取的时钟输出信号。
在某些实施方案中，一种用于对准高数据速率时钟和数据恢复解串器(CDR/解串器)的采样实例的系统具有：第一和第二基本相同的采样器块，并行操作并接收公共串行输入数据，其中每个采样器块具有接收参考时钟信号并产生相应采样时钟相位的相位插值器；以及延迟锁定环(DLL)块，产生同步时钟输出信号和对应于接收的串行输入数据的并行数据字。所述第二采样器块的相位插值器改变所述第二采样时钟相位相对于所述第一采样时钟相位的延迟，以作为所述延迟的函数来确定相应同步时钟输出信号相对于彼此对准处的对准点。
1.一种用于对准具有多个采样器块的高数据速率时钟和数据恢复解串器(CDR/解串器)的采样实例的方法，该方法包括：相对于第一采样器块的第一采样时钟相位，延迟第二采样器块的第二采样时钟相位；测量由所述第一和第二采样器块产生的第一和第二时钟输出信号，并通过改变所述第一和第二采样时间相位之间的延迟来检查测量的第一和第二时钟输出信号的相对位置；从所述相对位置确定作为所述延迟的函数的对准点，其中所述第一和第二时钟输出信号是对准的；和基于确定的对准点，将测量的第一和第二时钟输出信号彼此偏移，使得所述第一和第二采样器块的采样实例在时间上交错。
2.根据1所述的方法，还包括：通过公共抽取率在所述第一采样器块和所述第二采样器块中抽取参考时钟速率；和产生相应的第一和第二抽取的时钟输出信号；其中所述对准点基于所述第一和第二抽取的时钟输出信号确定。
3.根据2所述的方法，其中：使用第二抽取的输出时钟信号对所述第一抽取的输出时钟信号进行采样，并且使用所述第一抽取的输出时钟信号对所述第二抽取的输出时钟信号进行采样；和所述对准点是从相位代码推断的，该相位代码使所述第一抽取的输出时钟信号相对于所述第二抽取的输出时钟信号改变状态，反之亦然。
4.根据3所述的方法，其中所述对准点对应于在其中使用所述第二抽取的输出时钟信号采样的第一抽取的输出时钟信号从高到低的位置和其中使用所述第一抽取的输出时钟信号采样的第二抽取的输出时钟信号从低到高的位置之间的中点。
5.根据1所述的方法，还包括使用在时间上交错的采样实例处串行接收输入数据的多个采样器块进行采样，并在所述多个采样器块中产生并行数据字。
6.根据5所述的方法，还包括基于确定的对准点，将产生的并行数据字彼此进行比较，从而校正所述多个采样器块之间的附加定时偏移。
7.根据6所述的方法，其中通过确定比较的并行数据字之间的未对准 XOR位的最小误差计数来校正所述附加定时偏移。
8.根据6所述的方法，其中所述附加定时偏移基本上是时间不变的，并且通过应用所述附加定时偏移来校正第一和第二时钟输出信号的对准点。
9.根据8所述的方法，其中在CDR上电或复位后校正所述对准点。
10.一种用于对准高数据速率时钟和数据恢复解串器(CDR/解串器)的采样实例的系统，包括：第一和第二基本相同的采样器块，并行操作并接收公共串行输入数据，其中每个采样器块包括接收参考时钟信号并产生相应采样时钟相位的相位插值器；以及延迟锁定环(DLL)块，产生同步时钟输出信号和对应于接收的串行输入数据的并行数据字；其中所述第二采样器块的相位插值器改变所述第二采样时钟相位相对于所述第一采样时钟相位的延迟，以作为所述延迟的函数来确定相应同步时钟输出信号相对于彼此对准处的对准点。
11.根据10所述的系统，其中所述第二采样器块的相位插值器通过在所述第二相位插值器中添加的固定数量的相位步长将对准的第一和第二时钟输出信号彼此偏移，以便在时间上交错不同采样器块的采样实例。
12.根据10所述的系统，其中每个采样器块包括分频器，抽取所述参考时钟频率以在DLL块中以抽取的频率产生时钟输出信号，并且其中所述对准点基于第一和第二抽取的时钟输出信号来确定。
13.根据12所述的系统，其中：
使用所述第二抽取的输出时钟信号对所述第一抽取的输出时钟信号进行采样，并且使用所述第一抽取的输出时钟信号对所述第二抽取的输出时钟信号进行采样；和所述对准点是从相位代码推断的，该相位代码使所述第一抽取的输出时钟信号相对于所述第二抽取的输出时钟信号改变状态，反之亦然。
14.根据13所述的系统，其中所述对准点对应于在其中使用所述第二抽取的输出时钟信号采样的第一抽取的输出时钟信号从高到低的位置和其中使用所述第一抽取的输出时钟信号采样的第二抽取的输出时钟信号从低到高的位置之间的中点。
15.根据14所述的系统，其中所述系统被配置为在确定所述对准点之后，使用DLL块产生来自第一和第二采样器块接收的串行输入数据的并行数据字，并且将产生的并行数据字彼此进行比较以校正所述多个采样器块之间的附加定时偏移。
16.根据15所述的系统，其中通过确定比较的并行数据字之间的未对准XOR位的最小误差计数来校正所述附加定时偏移。
17.根据15所述的系统，其中所述附加定时偏移基本上是时间不变的，并且通过应用所述附加定时偏移来校正第一和第二时钟输出信号的对准点。
18.高数据速率时钟和数据恢复解串器(CDR/解串器)，包括：用于对串行输入数据进行采样的第一和第二采样构件，具有用于相对于所述第一采样构件的第一采样时钟相位延迟所述第二采样构件的第二采样时钟相位的构件；构件，用于测量由所述第一和第二采样构件产生的第一和第二时钟输出信号，并通过改变所述第一和第二采样时钟相位之间的延迟来检查所述第一和第二时钟输出信号的相对位置；构件，用于从所述相对位置确定作为所述延迟的函数的对准点，其中所述第一和第二时钟输出信号是对准的；和相移构件，用于基于确定的对准点将测量的第一和第二时钟输出信号彼此偏移，使得所述第一和第二采样构件的采样实例在时间上交错。
19.根据18所述的CDR，还包括：构件，用于通过公共抽取率在所述第一和第二采样构件中抽取时钟速率，并产生相应的第一和第二抽取的时钟输出信号，其中所述相移构件在其中使用所述第二抽取的输出时钟信号采样的第一抽取的输出时钟信号从高到低的位置和其中使用所述第一抽取的输出时钟信号采样的第二抽取的输出时钟信号从低到高的位置之间的中点处使所述第一和第二抽取的时钟输出信号彼此对准。
20.根据18所述的CDR，还包括：构件，用于从由所述第一和第二采样构件接收的串行输入数据产生并行数据字；构件，用于将产生的并行数据字彼此进行比较；和构件，用于通过确定比较的并行数据字之间的未对准XOR位的最小误差计数来确定所述第一和第二采样构件之间的附加定时偏移。
图示的电路可以实现为独立模块(例如，具有相关组件和配置成执行特定应用或功能的电路的设备)或实现为插件模块到电子设备的专用硬件中。注意，本公开的特定实施例可以部分地或整体地容易地包括在片上系统(SoC)封装中。SoC表示将计算机或其他电子系统的组件集成到单个芯片中的IC。它可以包含数字、模拟、混合信号以及通常的射频功能：所有这些功能都可以在单个芯片衬底上提供。其他实施例可以包括多芯片模块(MCM)，其中多个单独的IC位于单个电子封装内并且被配置为通过电子封装彼此紧密地交互。在各种其他实施例中，放大功能可以在专用集成电路(ASIC)、现场可编程门阵列(FPGA)和其他半导体芯片中的一个或多个硅芯中实现。
应当注意，本文概述的所有规范、维度和关系(例如，处理器的数量、逻辑操作等)仅出于示例和教导的目的而提供。在不脱离本公开的精神或所附权利要求的范围的情况下，可以显着改变这样的信息。该说明书仅适用于一个非限制性示例，因此，它们应被解释为如此。在前面的描述中，已经参考特定处理器和/或组件布置描述了示例性实施例。在不脱离所附权利要求的范围的情况下，可以对这些实施例进行各种修改和改变。因此，说明书和附图应被视为说明性的而非限制性的。
在某些情况下，本文讨论的特征可适用于医疗系统、科学仪器、无线和有线通信、雷达、工业过程控制、音频和视频设备、电流感测、仪器(可以是高度精确的)、以及其他需要高速数据处理的基于模拟和数字处理的系统。
在其他示例场景中，本公开的教导可适用于包括有助于提高生产率、能量效率和可靠性的高速数据处理过程控制系统的工业市场。
注意，利用本文提供的众多示例，可以根据两个、三个、四个或更多个电子组件来描述交互。然而，这仅出于清楚和示例的目的而进行。应该理解，系统可以以任何合适的方式合并。沿着类似的设计替代方案，附图中所示的任何组件、模块和元件可以以各种可能的配置组合，所有这些配置显然都在本说明书的广泛范围内。在某些情况下，仅通过参考有限数量的电气元件来描述给定流程集的一个或多个功能可能更容易。应当理解，附图及其教导的电路易于扩展，并且可以容纳大量部件，以及更复杂/复杂的布置和配置。因此，所提供的示例不应限制范围或抑制可能应用于无数其他架构的电路的广泛教导。
还应注意，在本说明书中，对“一个实施例”、“示例性实施例”、“实施例”、“另一实施例”、“一些实施例”、“各种实施例”、“其他实施例”、“替代实施例”等中包括的各种特征(例如，元件、结构、模块、组件、步骤、操作、特性等)的引用旨在表示任何这样的特征包括在本公开的一个或多个实施例中，但是可以或可以不必在相同的实施例中组合。
还应注意，与电路架构相关的功能仅示出了可由图中所示的系统执行或在其内执行的一些可能的电路架构功能。在适当的情况下可以删除或移除这些操作中的一些，或者可以在不脱离本公开的范围的情况下显着地修改或改变这些操作。此外，这些操作的时间可能会大大改变。出于示例和讨论的目的提供了前述操作流程。本文描述的实施例提供了实质的灵活性，因为可以提供任何合适的布置、时间顺序、配置和定时机制而不脱离本公开的教导。
本领域技术人员可以确定许多其他改变、替换、变化、替代和修改，并且本公开旨在涵盖落入所附权利要求的范围内的所有这样的改变、替换、变化、替代和修改。
注意，上面描述的设备和系统的所有可选特征也可以关于本文描述的方法或过程来实现，并且示例中的细节可以在一个或多个实施例中的任何地方使用。
在这些实例(上文)中的“装置”可包括(但不限于)使用本文所讨论的任何合适的组件，以及任何合适的软件、电路、集线器、计算机代码、逻辑、算法、硬件、控制器、接口、链接、总线、通讯路径等。

Claims (8)

1.一种用于对准高数据速率时钟和数据恢复解串器的采样实例的系统，其特征在于该系统包括：
第一采样器块和第二采样器块，并行操作并接收公共串行输入数据，其中每个采样器块包括接收参考时钟信号并产生相应的采样时钟相位的相位插值器；
以及延迟锁定环DLL块，产生同步时钟输出信号和对应于接收的公共串行输入数据的并行数据字；
其中，所述第二采样器块的相位插值器改变第二采样时钟相位相对于第一采样时钟相位的延迟，以作为所述延迟的函数来确定相应的同步时钟输出信号相对于彼此对准的对准点。
2.根据权利要求1所述的系统，其中，所述第二采样器块的相位插值器通过在所述第二采样器块的相位插值器中添加的固定数量的相位步长将对准的第一时钟输出信号和第二时钟输出信号彼此偏移，以在时间上交错所述第一采样器块和第二采样器块的采样实例。
3.根据权利要求1所述的系统，其中：
每个采样器块包括分频器，所述分频器抽取所述参考时钟信号以在DLL块中以抽取的频率产生相应的时钟输出信号；以及
所述对准点基于抽取的第一时钟输出信号和抽取的第二时钟输出信号来确定。
4.根据权利要求3所述的系统，其中：
使用所述抽取的第二输出时钟信号对所述抽取的第一输出时钟信号进行采样，并且使用所述抽取的第一输出时钟信号对所述抽取的第二输出时钟信号进行采样；和
所述对准点是从相位代码推断的，该相位代码使所述抽取的第一输出时钟信号相对于所述抽取的第二输出时钟信号改变状态，反之亦然。
5.根据权利要求4所述的系统，其中所述对准点对应于在其中使用所述抽取的第二输出时钟信号采样的所述抽取的第一输出时钟信号从高到低的位置和其中使用所述抽取的第一输出时钟信号采样的所述抽取的第二输出时钟信号从低到高的位置之间的中点。
6.根据权利要求5所述的系统，其中所述系统被配置为在确定所述对准点之后，使用DLL块从由所述第一采样器块和第二采样器块接收的公共串行输入数据产生并行数据字，并且将产生的并行数据字彼此进行比较以校正所述第一采样器块和第二采样器块之间的附加定时偏移。
7.根据权利要求6所述的系统，其中通过确定比较的并行数据字之间的未对准XOR位的最小误差计数来校正所述附加定时偏移。
8.根据权利要求6所述的系统，其中所述附加定时偏移是时间不变的，并且通过应用所述附加定时偏移来校正所述第一采样器块和第二采样器块的第一时钟输出信号和第二时钟输出信号的对准点。
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