TWI477130B - 用於將時脈對準平行資料之電路 - Google Patents

Description

用於將時脈對準平行資料之電路

當在數位系統中之若干位置之間發送平行資料時，通常在一單獨路徑上發送相關的時脈信號。當資料信號與時脈信號兩者到達接收位置時，該時脈信號之上升邊緣可與該等資料信號之上升邊緣重合。在該接收位置處理具有重合上升邊緣之該等資料信號可為困難。為克服此困難，可藉由相對於該資料之相位對該時脈移相而重新計時該資料。

延遲鎖定迴路可用於對時脈信號重新計時。然而，延遲鎖定迴路並非可用於全部開發庫中。另外，延遲鎖定迴路可具有高的電力消耗及緊縮的操作參數(諸如溫度範圍)。一延遲鎖定迴路重新計時電路亦可將抖動引入該時脈信號中。

在本發明之一實施例中，揭示一種用於對準時脈信號與資料信號之系統。該系統被劃分為一時脈移相電路及一資料計時電路。該時脈移相電路接收一傳入時脈信號且輸出一經移相時脈信號。該資料計時電路接收複數個傳入資料位元且自該時脈移相電路接收該經移相時脈信號，並且輸出經重新計時的資料位元。該時脈移相電路包括具有一參考輸入、一反饋輸入及一PLL輸出之一鎖相迴路(PLL)及n 個串聯連接之D正反器。該傳入時脈信號係連接至該PLL之該參考輸入。對於該n 個串聯連接之D正反器，各D正反器具有一D輸入、一時脈輸入、一Q輸出及一QB輸出。該PLL輸出係連接至每個D正反器之該時脈輸入，且一D正反器之該Q輸出係連接至處於串聯中之一隨後D正反器之該D輸入。處於串聯中之最後的D正反器之該QB輸出係連接至處於串聯中之第一D正反器的該D輸入。處於串聯中之該最後的D正反器之該QB輸出亦被緩衝且連接至該PLL之該反饋輸入。

在另一實施例中，揭示另一種用於對準時脈信號與資料信號之系統，該系統包括一時脈移相電路及一資料計時電路。該時脈移相電路接收一傳入時脈信號且產生一第一經移相時脈信號及一第二經移相時脈信號作為輸出。該資料計時電路接收該第一經移相時脈信號與該第二經移相時脈信號及複數個傳入資料位元，且其輸出複數個經重新計時的資料位元。該時脈移相電路包括一鎖相迴路(PLL)，其具有一參考輸入、一反饋輸入及一PLL輸出；一第一D正反器，其具有一第一D輸入、一第一時脈輸入、一第一Q輸出及一第一QB輸出；一除法組合邏輯區塊；及一第二D正反器，其具有一第二D輸入、一第二時脈輸入、一第二Q輸出及一第二QB輸出。該傳入時脈信號係連接至該參考輸入。

在此實施例中，該PLL輸出係連接至該第一D正反器之該第一時脈輸入，且該第一D正反器之該第一Q輸出係該第一經移相時脈信號。該除法組合邏輯區塊自該第一D正反器接收至少一輸入，且產生至少一輸出。該PLL輸出係亦連接至該第二D正反器之該第二時脈輸入，且該除法組合邏輯區塊之該輸出係連接至該第二D正反器之該第二D輸入。該第二QB輸出係連接至該第一D輸入。另外，該第二D正反器之該第二QB輸出被緩衝且連接至該PLL之該反饋輸入，且該第二QB輸出亦為該第二經移相時脈信號。

進一步實施例包含一資料計時電路之各種組態。例如，該資料計時電路可為複數個D正反器，各D正反器具有一D輸入、一時脈輸入及一Q輸出，使得各傳入資料位元被連接至一D正反器之該D輸入。該經移相時脈信號係連接至該複數個D正反器之全部的時脈輸入，且該複數個D正反器之該等Q輸出係該等經重新計時的資料位元。或者，該資料計時電路可包括複數個D正反器對，各對包括兩個D正反器，各D正反器具有一D輸入、一時脈輸入及一Q輸出。在此組態中，各傳入資料位元係連接至一D正反器對之兩個D輸入，且該對時脈輸入之一者係連接至該經移相時脈信號，同時該對時脈輸入之另一者係連接至一反相的經移相時脈信號。該對Q輸出一起構成一單一的經重新計時之資料位元。其他資料計時電路組態可涉及建立各種及多重相移時脈信號之真互補區塊。

在又另一實施例中，其揭示一種對準時脈信號與資料信號之方法。在一PLL處接收一第一頻率之一傳入時脈信號。使用該PLL產生一第二頻率之一經修改的時脈信號。該PLL亦在一反饋輸入處接收一反饋Q信號並乘以該傳入時脈信號，使得該第二頻率高於該第一頻率。然後在一第一D正反器之一第一時脈輸入處接收該經修改之時脈信號；該第一D正反器亦在一第一D輸入處接收一反饋Q信號。使用該第一D正反器產生一第三頻率之一經移相時脈信號。該第三頻率係小於該第二頻率，且該經移相時脈信號係相對於該傳入時脈信號而相移。該經移相時脈信號被傳輸至位於一第二D正反器之一第二D輸入。在一第二D正反器之一第二時脈輸入處接收該經修改之時脈信號。於該第二D正反器之一第二QB輸出處產生反饋Q信號係。該經移相時脈信號被施加至一傳入資料信號所施加至的邏輯電路。在此方法之替代實施例中，該經移相時脈信號可在到達該第二D正反器之前行進通過額外的電路(諸如串聯連接之額外的D正反器)。

一鎖相迴路(PLL)係接收作為輸入之一參考信號及一反饋信號之一電路組件。該PLL產生與輸入信號同相之一輸出信號，但是輸出頻率可與輸入頻率不同。例如，該鎖相迴路可使該輸入信號之頻率倍增以建立一較高頻率的輸出信號。該等輸入頻率與該輸出頻率之間的差異可為一固定乘數之一因數。該輸出信號最後經由反饋信號輸入被反饋回該鎖相迴路以建立確保該參考信號與該輸出信號之相位等效的一負反饋迴路。可使用類比電路組件或數位電路組件而實施PLL。相對於一延遲鎖定迴路，一PLL可具有較低的電力消耗、較健固的操作、較高的穩定性、較小的抖動及較高的可靠性。出於下文論述之目的，一PLL之較佳實施方案係一類比實施方案，但是在本發明之內文中可使用任意適當的PLL或等效電路。

一D正反器(DFF)係充當串聯的兩個鎖存器之一數位電路組件。一DFF在一D輸入處接收一資料信號且在一時脈輸入處接收一時脈信號。在該時脈信號之上升邊緣，該DFF將值自該D輸入傳遞至一Q輸出。該Q輸出將保持該所傳遞之值直到該時脈之下一上升邊緣，在該時刻，一新的值自該D輸入被傳遞至該Q輸出。通常，DFF亦具有在任意給定時刻攜帶該Q輸出值之反轉的一非Q輸出(亦稱為一「Q-bar」輸出或「QB」輸出)。DFF可與外部連接組態以操作為除法器。通過一正反器之延遲亦導致該輸出相對於該時脈而相移。

圖1描繪根據本發明之一實施例用於將時脈對準平行資料之一電路的系統100。系統100包括一時脈移相電路10及一資料計時電路20。時脈移相電路10接收一傳入時脈信號8並輸出一第一經移相時脈信號12及一第二經移相時脈信號14。資料計時電路20自時脈移相電路10接收第一經移相時脈信號12及第二經移相時脈信號14，且接收複數個傳入資料位元16。資料計時電路20輸出複數個經重新計時之資料位元18。

傳入時脈信號8及該複數個傳入資料位元16可攜帶來自一較大計算系統中之遠距離位置的信號。例如，可自一遠距離晶片在資料匯流排上傳輸傳入時脈信號8及該複數個傳入資料位元16至其中佈置系統100之晶片。傳入時脈信號8及該複數個傳入資料位元16可在到達系統100之後被同步化，使得其等之上升邊緣係重合。緩衝器可將傳入時脈8及該複數個傳入資料位元16驅動至系統100中。

時脈移相電路10包括一PLL 2、一第一DFF 4、一第二DFF 6及一緩衝器48。PLL 2具有兩個輸入：一參考輸入24及一反饋輸入26。PLL產生一輸出28。參考輸入24接收傳入時脈信號8。反饋輸入26接收自DFF 6反饋之一信號以建立一負反饋迴路。PLL 2藉由將傳入時脈信號8乘以一固定乘數而產生一經修改的時脈信號。例如，該固定乘數可為四，且因此該經修改的時脈信號可具有比傳入時脈信號8大四倍之頻率。PLL 2將該經修改的時脈信號施加至輸出28以傳輸至時脈移相電路10之其他部分。

DFF 4具有一時脈輸入30、一D輸入32、一Q輸出34及一QB輸出36。可使用任意合適的數位邏輯而實施DFF 4。時脈輸入30連接至輸出28而接收對DFF 4計時之該經修改的時脈信號。無元件連接至QB輸出36。DFF 6具有一時脈輸入40、一D輸入42、一Q輸出44及一QB輸出46。可使用任意合適的數位邏輯而實施DFF 6。時脈輸入40連接至輸出28而接收對DFF 6計時之該經修改的時脈信號。DFF 4之Q輸出34係連接至DFF 6之D輸入42。QB輸出46被反饋至DFF 4之D輸入32，且亦通過緩衝器48被反饋至PLL 2之反饋輸入26。無元件連接至Q輸出44。緩衝器48可匹配於通過DFF 4及DFF 6之信號延遲。

DFF 4在該經修改的時脈信號之上升邊緣時將D輸入32上之反饋信號傳遞至Q輸出34。因此，DFF 4將該經修改的時脈信號之頻率除以二並且移相以產生該第一經移相時脈信號12。該第一經移相時脈信號12可為相對於傳入時脈信號8相移90度。DFF 6之QB輸出構成一第二經移相時脈信號14，且第二經移相時脈信號14可為相對於傳入時脈信號8相移360度(與相移零度相同)。

資料計時電路20包括一第一真互補區塊50、一第二真互補區塊58及一個四象限混合器22。第一真互補區塊50具有一輸入52、一真輸出54及一互補輸出56。真輸出54可為不具有相對於輸入52之相移的一信號。互補輸出56可為具有相對於輸入52之一180度相移的一信號。可使用閘邏輯或任意其他合適的邏輯或電路組件而實施第一真互補區塊50。

第一經移相時脈信號12係連接至第一真互補區塊50之輸入52。在第一經移相時脈信號12之一90度相移的情況下，真輸出54攜帶相對於傳入時脈信號8相移90度之一輸出信號，且互補輸出56攜帶相對於傳入時脈信號8相移270度之另一信號。混合器22接收作為輸入之真輸出54及互補輸出56兩者。

第二真互補區塊58具有一輸入60、一真輸出62及一互補輸出64。真輸出62可為不具有相對於輸入60之相移的一信號。互補輸出64可為具有相對於輸入60之一180度相移的一信號。可使用閘邏輯或任意其他合適的邏輯或電路組件而實施第二真互補區塊58。

緩衝器48亦可被實施為一真互補區塊以便於匹配通過第一真互補區塊50及第二真互補區塊58之延遲。在此實施例中，緩衝器48之真輸出係連接至反饋輸入26，且未使用緩衝器48之互補輸出。

第二經移相時脈信號14係連接至第二真互補區塊58之輸入60。在第二經移相時脈信號14之一零度相移的情況下，真輸出62攜帶相對於傳入時脈信號8相移零度之一輸出信號，且互補輸出64攜帶相對於傳入時脈信號8相移180度之另一信號。混合器22接收作為輸入之真輸出62及互補輸出64兩者。

來自該第一真互補區塊及該第二真互補區塊之四個輸出可一起構成用於驅動四象限混合器22之一局部振盪器。混合器22亦接收該複數個傳入資料位元16，並輸出該複數個經重新計時之資料位元18。對於此實施例，該複數個傳入資料位元16可為一經調變信號，且該混合器22可使用該局部振盪器輸入來降頻轉換該經調變信號並輸出作為經重新計時資料之經降頻轉換的信號。在另一實施例中，用一相位內插器替換混合器22。

圖2係根據本發明之另一實施例用於將時脈對準平行資料之一例示性方法200的流程圖。出於說明性目的，方法200可使用系統100而執行，但是亦可在任意其他合適的系統中執行。方法200中之步驟可酌情或視需要而改變、組合、再細分、記錄或以其他方式置換，但是仍然落於本發明之範疇及精神內。

在步驟202處，一PLL之一參考時脈輸入接收一第一頻率之一傳入時脈信號。在步驟204處，該PLL用於產生一第二頻率之一經修改的時脈信號。該PLL亦在一反饋輸入處接收一反饋信號Q。為產生該經修改的時脈信號，該PLL使該傳入時脈信號倍增，使得該第二頻率高於該第一頻率。該PLL可將該傳入時脈信號乘以一固定乘數。

在步驟206處，一第一DFF之一第一時脈輸入接收該經修改的時脈信號。該第一DFF亦在一第一D輸入處接收一反饋Q信號。在步驟208處，該第一DFF產生一第三頻率之一經移相時脈信號。該第三頻率係低於該第二頻率，且該經移相時脈信號係相對於該傳入時脈信號而相移。該第三頻率與該第一頻率可相等，且該經移相時脈信號之相移可為90度。

在步驟210處，該經移相時脈信號被傳輸至位於一第二DFF之一第二D輸入。在步驟212處，該第二DFF之一第二時脈輸入接收該經修改的時脈信號。在步驟214處，該第二DFF在該第二DFF之第二QB輸出處產生該反饋Q信號。在步驟216處，該經移相時脈信號被施加至一傳入資料信號所施加至之邏輯電路。該邏輯電路可為任意合適的資料計時電路。

圖3描繪根據本發明之又另一實施例用於將時脈對準平行資料之一電路的系統300。系統300包括一時脈移相電路310及一資料計時電路320。時脈移相電路310接收一傳入時脈信號308並輸出一第一經移相時脈信號312及一第二經移相時脈信號314。資料計時電路320自時脈移相電路310接收第一經移相時脈信號312及第二經移相時脈信號314，並且接收傳入資料位元316、317及322。資料計時電路320輸出經重新計時之資料位元318、319及323。

傳入時脈信號308及傳入資料位元316可攜帶來自一較大計算系統中之遠距離位置的信號。例如，可自一遠距離晶片在資料匯流排上傳輸傳入時脈信號308及傳入資料位元316至其中佈置系統300之晶片。傳入時脈信號308及傳入資料位元316可在其等到達系統300之時被同步化，使得其等之上升邊緣係重合。緩衝器可將傳入時脈信號308及傳入資料位元316驅動至系統300中。

時脈移相電路310包括：一PLL 302；複數個DFF(展示其等之一第一DFF 304、一第二DFF 306及一最後DFF 350)；及一緩衝器348。PLL 302具有兩個輸入：一參考輸入324及一反饋輸入326。PLL 302產生一輸出328。參考輸入324接收傳入時脈信號308。反饋輸入326接收自最後DFF 350反饋之一信號以建立一負反饋迴路。PLL 302藉由將傳入時脈信號308乘以一固定乘數而產生一經修改的時脈信號。例如，該固定乘數可為四，且因此該經修改的時脈信號可具有比傳入時脈信號308大四倍之頻率。PLL 302將該經修改的時脈信號施加至輸出328以傳輸至時脈移相電路310之其他部分。

第一DFF 304具有一時脈輸入330、一D輸入332、一Q輸出334及一QB輸出336。可使用任意合適的數位邏輯而實施第一DFF 304。時脈輸入330連接至輸出328而接收對DFF 304計時之該經修改的時脈信號。無元件連接至QB輸出336。第二DFF 306具有一時脈輸入340、一D輸入342、一Q輸出344及一QB輸出346。可使用任意合適的數位邏輯而實施第二DFF 306。時脈輸入340連接至輸出328而接收對DFF 306計時之該經修改的時脈信號。DFF 304之Q輸出334係連接至DFF 306之D輸入342。於DFF 306之後可串聯連接更多的DFF。各DFF具有：使用該經修改的時脈信號計時之一時脈輸入；接收處於串聯中之前一DFF之Q輸出的一D輸入；及傳輸至處於串聯中之下一DFF之D輸入的一Q輸出。

最後DFF 350具有一時脈輸入352、一D輸入354、一Q輸出356及一QB輸出358。可使用任意合適的數位邏輯而實施最後DFF 350。時脈輸入352連接至輸出328而接收對DFF 350計時之該經修改的時脈信號。來自緊接處於串聯中之DFF 350之前的DFF之Q輸出係連接至DFF 350之D輸入354。QB輸出358被反饋至DFF 304之D輸入332，且亦通過緩衝器348被反饋至PLL 302之反饋輸入326。無元件連接至Q輸出356。緩衝器48可匹配於通過串聯之DFF之總信號延遲。

第一DFF 304在該經修改的時脈信號之上升邊緣時將D輸入332上之反饋信號傳遞至Q輸出334。因此，DFF 304對該經修改的時脈信號之頻率進行除法運算，並且移相以產生該第一經移相時脈信號312。該第一經移相時脈信號312可相對於傳入時脈信號308而相移。DFF 306之Q輸出344構成一第二經移相時脈信號314，且第二經移相時脈信號314可相對於傳入時脈信號308而相移。

時脈移相電路310可產生如資料計時電路320所需之或多或少的經移相時脈信號。一給定經移相時脈信號之相移可為相對於傳入時脈信號308之(360/2n )x 度，其中該給定經移相時脈信號係連接至DFF _x (處於該DFF串聯中之第x 個DFF)之Q輸出，且其中該DFF串聯總共具有n 個DFF。例如，若系統300中存在三個DFF(DFF 306之Q輸出344直接連接至DFF 350之D輸入354)，則該第一經移相時脈信號312將相對於傳入時脈信號308相移60度((360/(2*3))*1)，且該第二經移相時脈信號314將相對於傳入時脈信號308相移120度((360/(2*3))*2)。

資料計時電路320包括緩衝器360與362、一DFF 364、一DFF 366及一例示性資料處理區塊384。資料計時電路可含有其他DFF或其他資料處理區塊以容納更多或不同的傳入資料位元。

DFF 364及DFF 366表示逐位元資料DFF。DFF 364具有一時脈輸入368、一D輸入370、一Q輸出372及一QB輸出374。可使用任意合適的數位邏輯而實施DFF 364。第一經移相時脈信號312在緩衝器360處被緩衝並連接至對DFF 364計時之時脈輸入368。無元件連接至QB輸出374。傳入資料位元316係連接至D輸入370。DFF 364在該經緩衝之第一經移相時脈信號312的上升邊緣時自D輸入370傳遞傳入資料位元316至Q輸出372。因為該第一經移相時脈信號係相對於傳入時脈信號308而移相，且假設傳入時脈信號308及傳入資料位元316在其等到達系統300時被同步化，故DFF 364將無須處理D輸入370及時脈輸入368上之重合的上升邊緣。此等重合的上升邊緣可導致DFF 364之一邏輯破壞。DFF 364輸出經重新計時之資料位元318至Q輸出372。

類似地，DFF 366具有一時脈輸入376、一D輸入378、一Q輸出380及一QB輸出382。可使用任意合適的數位邏輯而實施DFF 366。經緩衝的第一經移相時脈信號312係連接至對DFF 366計時之時脈輸入376。無元件連接至QB輸出382。傳入資料位元317係連接至D輸入378。DFF 366在該經緩衝之第一經移相時脈信號312的上升邊緣時自D輸入378傳遞傳入資料位元317至Q輸出380。再次因為該第一經移相時脈信號係相對於傳入時脈信號308而移相，且假設傳入時脈信號308及傳入資料位元316在其等到達系統300時被同步化，故DFF 366將無須處理D輸入378及時脈輸入376上之重合的上升邊緣。此等重合的上升邊緣可導致DFF 366之一邏輯破壞。DFF 366輸出經重新計時之資料位元319至Q輸出380。可以與DFF 364及DFF 366對資料位元316及317重新計時之相同之方式在逐位元DFF中對複數個傳入資料位元重新計時。

第二經移相時脈信號314可在緩衝器362處被緩衝，且在資料計時電路320內與第一經移相時脈信號312不同地加以利用。緩衝器360與緩衝器362可相互匹配。

例如，資料處理區塊384可執行任意必需的資料處理，諸如資料儲存、算術運算、邏輯運算、移相或過濾。資料處理區塊384接收傳入資料位元322，並且在一時脈輸入386處接收經緩衝之第二經移相時脈信號314。在對傳入資料位元322執行資料運算之後，資料處理區塊384輸出經重新計時之資料位元323。

圖4係根據本發明之又另一實施例用於將時脈對準平行資料之一方法400的一流程圖。步驟400係方法200之步驟210「將該經移相時脈信號傳輸至位於一第二DFF之一第二輸入」的一替代實施例。可使用系統300(更特定為時脈移相電路310)或使用任意其他合適的系統而執行方法400。方法400中之步驟可酌情或視需要改變、組合、再細分、記錄或以其他方式置換，但是仍然落於本發明之範疇及精神內。

方法400詳述通過在一時脈移相電路中串聯連接之複數個DFF的信號傳輸。方法400中所提及之該複數個DFF將被設置在方法200中所述之該第一DFF與該第二DFF之間。在步驟402處，該複數個DFF中之各DFF的時脈輸入接收該經修改之時脈信號以對該DFF計時。在步驟404處，該複數個DFF中之一第一DFF在一D輸入處接收該經移相時脈信號(來自方法200之該第一DFF)。在步驟406處，該複數個DFF中之各DFF自其之Q輸出傳輸一信號至該複數個DFF中之下一DFF的D輸入。此下一DFF可被稱為一隨後的DFF。在步驟408處，該複數個DFF中之最後DFF自其之Q輸出傳輸一最後Q信號至方法200之該第二DFF的該第二D輸入。

圖5描繪根據本發明之又另一實施例用於將時脈對準平行資料之一電路的系統500。系統500包括一時脈移相電路510及一資料計時電路520。時脈移相電路510接收一傳入時脈信號508並輸出一第一經移相時脈信號512及一第二經移相時脈信號514。資料計時電路520自時脈移相電路510接收第一經移相時脈信號512及第二經移相時脈信號514，並且接收一例示性傳入資料位元516。資料計時電路520輸出一例示性經重新計時的資料位元518。

傳入時脈信號508及例示性傳入資料位元516可攜帶來自一較大計算系統中之遠距離位置的信號。例如，可自一遠距離晶片在資料匯流排上傳輸傳入時脈信號508及例示性傳入資料位元516至其中佈置系統500之晶片。傳入時脈信號508及例示性傳入資料位元516可在到達系統500之時被同步化，使得其等之上升邊緣係重合。緩衝器可將傳入時脈508及傳入資料位元516驅動至系統500中。

時脈移相電路510包括一PLL 502、一第一DFF 504、一除法組合邏輯區塊522、一第二DFF 506及一緩衝器548。PLL 502具有兩個輸入：一參考輸入524及一反饋輸入526。PLL 502產生一輸出528。參考輸入524接收傳入時脈信號508。反饋輸入526接收自第二DFF 506反饋之一信號以建立一負反饋迴路。PLL 502藉由將傳入時脈信號508乘以一固定乘數而產生一經修改的時脈信號。例如，該固定乘數可為四，且因此該經修改的時脈信號可具有比傳入時脈信號508大四倍之頻率。PLL 502將該經修改的時脈信號施加至輸出528以傳輸至時脈移相電路510之其他部分。

第一DFF 504具有一時脈輸入530、一D輸入532、一Q輸出534及一QB輸出536。可使用任意合適的數位邏輯而實施第一DFF 504。時脈輸入530連接至輸出528而接收對DFF 504計時之該經修改的時脈信號。

除法組合邏輯區塊522係設置在該時脈移相電路510中之DFF 504與DFF 506之間。除法組合邏輯區塊522自DFF 504及PLL 502接收輸入，並產生至少一輸出至DFF 506。

第二DFF 506具有一時脈輸入540、一D輸入542、一Q輸出544及一QB輸出546。可使用任意合適的數位邏輯而實施第二DFF 506。時脈輸入540連接至輸出528而接收對DFF 506計時之該經修改的時脈信號。QB輸出546被反饋至DFF 504之D輸入532，且亦通過緩衝器548被反饋至PLL 502之反饋輸入526。緩衝器548可匹配於通過DFF 504、除法組合邏輯區塊522及DFF 506之總信號延遲。

第一DFF 504在該經修改的時脈信號之上升邊緣時將D輸入532上之反饋信號傳遞至Q輸出534。因此，DFF 504對該經修改的時脈信號之頻率進行除法運算，並且移相以產生該第一經移相時脈信號512。該第一經移相時脈信號512可相對於傳入時脈信號508而相移。

除法組合邏輯區塊522可包括任意信號除法運算或其他合適的邏輯運算。較佳地，使用單一規模積體(SSI)邏輯閘而實施除法組合邏輯區塊522。如圖5中所示，除法組合邏輯區塊522可為由反相器550及NOR閘552所實施之一除以3運算電路。NOR閘552對兩個輸入554及556執行一非或邏輯運算以產生輸出558。反相器550將該經修改之時脈信號的一反轉施加至NOR閘552之輸入554。DFF 504之QB輸出536連接至NOR閘552之輸入556。NOR閘552之輸出558連接至DFF 506之D輸入542。在除法組合邏輯區塊522中之一個除以3運算電路情況下，該第一經移相時脈信號512係相對於傳入時脈信號508相移120度。

第二DFF 506在該經修改的時脈信號之上升邊緣時將D輸入542上之NOR閘輸出558傳遞至Q輸出544。因此，DFF 506對該經修改的時脈信號之頻率進行除法運算，並且移相以產生該第二經移相時脈信號514。該第二經移相時脈信號514可相對於傳入時脈信號508而相移。在除法組合邏輯區塊522中之一除以3運算電路情況下，該第二經移相時脈信號514係相對於傳入時脈信號508相移240度。

時脈移相電路510可產生如資料計時電路520所需之或多或少的經移相時脈信號。圖5中所示之資料計時電路520的部分包括一緩衝器560及一對DFF(DFF 564及DFF 566)及一緩衝器584來對例示性傳入資料位元516運算以產生經重新計時之資料位元518。第二經移相時脈信號514可在緩衝器562處被緩衝，並由圖5中未展示之該資料計時電路的部分所使用。

DFF 564具有一時脈輸入568、一D輸入570、一Q輸出572及一QB輸出574。可使用任意合適的數位邏輯而實施DFF 564。第一經移相時脈信號512在緩衝器560處被緩衝，並連接至對DFF 564計時之時脈輸入568。無元件連接至QB輸出574。例示性傳入資料位元516係連接至D輸入570。DFF 564在該經緩衝之第一經移相時脈信號512的上升邊緣時自D輸入570傳遞傳入資料位元516至Q輸出572。因為該第一經移相時脈信號係相對於傳入時脈信號508而移相，且假設傳入時脈信號508及傳入資料位元516在其等到達系統500時被同步化，故DFF 564將無須處理D輸入570及時脈輸入568上之重合的上升邊緣。此等重合的上升邊緣可導致DFF 564之一邏輯破壞。DFF 564輸出至連接至緩衝器584之一輸入的Q輸出572。

類似地，DFF 566具有一時脈輸入576、一D輸入578、一Q輸出580及一QB輸出582。可使用任意合適的數位邏輯而實施DFF 566。經緩衝的第一經移相時脈信號512係連接至經反相以對DFF 566計時之時脈輸入576。無元件連接至QB輸出582。例示性傳入資料位元516係連接至D輸入578。DFF 566歸因於時脈輸入576處之反相器而在該經緩衝之第一經移相時脈信號512的下降邊緣時自D輸入578傳遞例示性傳入資料位元516至Q輸出580。再次因為該第一經移相時脈信號係相對於傳入時脈信號508而移相，且假設傳入時脈信號508及例示性傳入資料位元516在其等到達系統500時被同步化，故DFF 566將無須處理D輸入578及時脈輸入576上之重合的上升邊緣。此等重合的上升邊緣可導致DFF 566之一邏輯破壞。DFF 566輸出至Q輸出580。Q輸出580係連接至緩衝器584之一第二輸入。緩衝器584將Q輸出572及Q輸出580作為輸入並匹配通過緩衝器560之延遲以產生例示性之經重新計時的資料位元518。可以與DFF 564及DFF 566對例示性傳入資料位元516重新計時相同之方式由DFF對逐位元地對複數個傳入資料位元重新計時。

應瞭解，僅出於實例目的提出本文中所述之此配置及其他配置，且可加入或替代地使用其他的配置及元件(例如機器、介面、功能及元件順序)，並且可一起省略某些元件。特定言之，因為可能需要一晶片或系統之其他功能，故可使不同的時脈移相電路與不同的資料計時電路配對。此外，如在大多數電路中，熟習此項技術者將瞭解，本文所述之該等元件之許多元件係可實施為離散組件或結合其他組件而實施，以任意適當的組合而實施及在任意適當的位置而實施之功能性實體。

2．．．鎖相迴路

4．．．第一D正反器

6．．．第二D正反器

8．．．傳入時脈信號

10．．．時脈移相電路

12．．．第一經移相時脈信號

14．．．第二經移相時脈信號

16．．．傳入資料位元

18．．．經重新計時之資料位元

20．．．資料計時電路

22．．．四象限混合器

24．．．參考輸入

26．．．反饋輸入

28．．．輸出

30．．．時脈輸入

32．．．D輸入

34．．．Q輸出

36．．．QB輸出

40．．．時脈輸入

42．．．D輸入

44．．．Q輸出

46．．．QB輸出

48．．．緩衝器

50．．．第一真互補區塊

52．．．輸入

54．．．真輸出

56．．．互補輸出

58．．．第二真互補區塊

60．．．輸入

62．．．真輸出

64．．．互補輸出

100．．．系統

300．．．系統

302．．．鎖相迴路

304．．．第一D正反器

306．．．第二D正反器

308．．．傳入時脈信號

316．．．傳入資料位元

317．．．傳入資料位元

318．．．經重新計時之資料位元

319．．．經重新計時之資料位元

320．．．資料計時電路

322．．．傳入資料位元

323．．．經重新計時之資料位元

324．．．參考輸入

326．．．反饋輸入

328．．．輸出

330．．．時脈輸入

332．．．D輸入

334．．．Q輸出

336．．．QB輸出

340．．．時脈輸入

342．．．D輸入

344．．．Q輸出

346．．．QB輸出

350．．．鎖相迴路

352．．．時脈輸入

354．．．D輸入

356．．．Q輸出

358．．．QB輸出

360．．．緩衝器

362．．．緩衝器

364．．．D正反器

366．．．D正反器

368．．．時脈輸入

370．．．D輸入

372．．．Q輸出

374．．．QB輸出

376．．．時脈輸入

378．．．D輸入

380．．．Q輸出

382．．．QB輸出

384．．．資料處理區塊

386．．．時脈輸入

500．．．系統

502．．．鎖相迴路

504．．．第一D正反器

506．．．第二D正反器

508．．．傳入時脈信號

510．．．時脈移相電路

512．．．第一經移相時脈信號

514．．．第二經移相時脈信號

516．．．例示性傳入資料位元

518．．．例示性經重新計時的資料位元

520．．．資料計時電路

522．．．除法組合邏輯區塊

524．．．參考輸入

526．．．反饋輸入

528．．．輸出

530．．．時脈輸入

532．．．D輸入

534．．．Q輸出

536．．．QB輸出

540．．．時脈輸入

542．．．D輸入

544．．．Q輸出

546．．．QB輸出

550．．．反相器

552．．．NOR閘

554．．．輸入

556．．．輸入

558．．．輸出

560．．．緩衝器

562．．．緩衝器

564．．．D正反器

566．．．D正反器

568．．．時脈輸入

570．．．D輸入

572．．．Q輸出

574．．．QB輸出

576．．．時脈輸入

578．．．D輸入

580．．．Q輸出

582．．．QB輸出

584．．．緩衝器

圖1係根據本發明之一實施例之用於產生一個四相位時脈的一電路之一方塊圖，該電路用作為用於一個四象限混合器之一局部振盪器；

圖2係根據本發明之另一實施例用於將時脈對準平行資料之一方法的一流程圖；

圖3係根據本發明之又另一實施例用於將時脈對準平行資料之一電路的一方塊圖；

圖4係根據本發明之又另一實施例用於將時脈對準平行資料之一方法的一流程圖；

圖5係根據本發明之又另一實施例用於將時脈對準平行資料之一電路的一方塊圖。

2．．．鎖相迴路

4．．．第一D正反器

6．．．第二D正反器

8．．．傳入時脈信號

10．．．時脈移相電路

12．．．第一經移相時脈信號

14．．．第二經移相時脈信號

16．．．傳入資料位元

18．．．經重新計時之資料位元

20．．．資料計時電路

22．．．四象限混合器

24．．．參考輸入

26．．．反饋輸入

28．．．輸出

30．．．時脈輸入

32．．．D輸入

34．．．Q輸出

40．．．時脈輸入

42．．．D輸入

44．．．Q輸出

46．．．QB輸出

48．．．緩衝器

50．．．第一真互補區塊

52．．．輸入

54．．．真輸出

56．．．互補輸出

58．．．第二真互補區塊

60．．．輸入

62．．．真輸出

64．．．互補輸出

100．．．系統

Claims (10)

1. 一種用於對準時脈信號與資料信號之系統，該系統包括：一時脈移相電路，其接收一傳入時脈信號並輸出一經移相的時脈信號，該時脈移相電路包括：一鎖相迴路(PLL)，其具有一參考輸入、一反饋輸入及一PLL輸出，其中該傳入時脈信號係連接至該參考輸入；n 個串聯連接之D正反器，各D正反器包括一D輸入、一時脈輸入、一Q輸出及一QB輸出，其中該PLL輸出係連接至每個D正反器之該時脈輸入，其中一D正反器之該Q輸出係連接至處於串聯中之一隨後D正反器之該D輸入，其中處於該串聯中之一最後D正反器之該QB輸出係連接至處於該串聯中之一第一D正反器的該D輸入，其中處於該串聯中之該最後D正反器之該QB輸出被緩衝且連接至該反饋輸入，其中n係一整數；及其中該經移相的時脈信號係來自該串聯之D正反器之至少一Q輸出；及一資料計時電路，其接收該經移相的時脈信號及複數個傳入資料位元，且輸出複數個經重新計時的資料位元。
2. 如請求項1之系統，其中該等n 個串聯連接之D正反器包含DFF _x ，其中DFF _x 係處於該串聯中之第x 個D正反器，其 中DFF _x 之該Q輸出傳輸該經移相的時脈信號，且其中該經移相的時脈信號具有相對於該傳入時脈信號之(360/2n )x 度的一相移。
3. 如請求項2之系統，其中該資料計時電路包括：一真互補區塊，其接收該經移相的時脈信號且輸出一真輸出及一互補輸出；其中該真輸出攜帶具有相對於該傳入時脈信號之(360/2n )x 度的一相移的一時脈信號，且該互補輸出攜帶具有相對於該傳入時脈信號之(360/2n )x +180度的一相移的一時脈信號。
4. 如請求項1之系統，其中該資料計時電路包括：複數個D正反器，各D正反器具有一D輸入、一時脈輸入及一Q輸出，其中各傳入資料位元係連接至一D正反器之該D輸入，其中該經移相時脈信號係連接至該複數個D正反器之全部的時脈輸入，且其中該複數個D正反器之Q輸出係經重新計時的資料位元。
5. 如請求項1之系統，其中該資料計時電路包括：複數個D正反器對，各對包括兩個D正反器，各D正反器具有一D輸入、一時脈輸入及一Q輸出，其中各傳入資料位元係連接至一D正反器對之兩個D輸入，其中時脈輸入對之一者係連接至該經移相的時脈信號且該時脈輸入對之一者係連接至一反相的經移相時脈信號，且其中Q輸出對一起構成一單一的經重新計時之資料位元。
6. 如請求項1之系統，其中對該PLL之該反饋輸入的緩衝係 匹配於通過該複數個D正反器之一總延遲。
7. 如請求項1之系統，其中n 等於2，且其中該經移相的時脈信號係該第一D正反器之該Q輸出，該系統進一步包括：一第一真互補區塊，其具有一第一輸入、一第一真輸出及一第一互補輸出，其中該經移相的時脈信號係連接至該第一輸入；及一第二真互補區塊，其具有一第二輸入、一第二真輸出及一第二互補輸出，其中該第二D正反器之該QB輸出係連接至該第二輸入，及其中該第一真輸出攜帶具有相對於該傳入時脈信號之90度的一相移的一時脈信號，該第一互補輸出攜帶具有相對於該傳入時脈信號之270度的一相移的一時脈信號，該第二真輸出攜帶未相對於該傳入時脈信號相移的一時脈信號，且該第二互補輸出攜帶具有相對於該傳入時脈信號相移180度的一時脈信號。
8. 一種用於對準時脈信號與資料信號之系統，該系統包括：一時脈移相電路，其接收一傳入時脈信號且產生一第一經移相的時脈信號及一第二經移相的時脈信號作為輸出，該時脈移相電路包括：一鎖相迴路(PLL)，其具有一參考輸入、一反饋輸入及一PLL輸出，其中該傳入時脈信號係連接至該參考輸入； 一第一D正反器，其具有一第一D輸入、一第一時脈輸入、一第一Q輸出及一第一QB輸出，其中該PLL輸出係連接至該第一時脈輸入，其中該第一Q輸出係該第一經移相的時脈信號；一除法組合邏輯區塊，其自該第一D正反器接收至少一輸入且產生至少一輸出；及一第二D正反器，其具有一第二D輸入、一第二時脈輸入、一第二Q輸出及一第二QB輸出，其中該PLL輸出係連接至該第二時脈輸入，其中該除法組合邏輯區塊之輸出係連接至該第二D輸入，其中該第二QB輸出係連接至該第一D輸入，其中該第二QB輸出被緩衝且連接至該反饋輸入，其中該第二QB輸出係該第二經移相的時脈信號；及一資料計時電路，其接收該第一經移相的時脈信號及該第二經移相的時脈信號及複數個傳入資料位元，且輸出複數個經重新計時的資料位元。
9. 一種用於對準時脈信號與資料信號之方法，該方法包括：在一鎖相迴路(PLL)之一參考時脈輸入處接收一第一頻率之一傳入時脈信號；使用該PLL產生一第二頻率之一經修改的時脈信號，其中該PLL亦在一反饋輸入處接收一反饋Q信號，其中該PLL使該傳入時脈信號倍增，使得該第二頻率高於該第一頻率；在一第一D正反器之一第一時脈輸入處接收該經修改 之時脈信號，其中該第一D正反器亦在一第一D輸入處接收該反饋Q信號；使用該第一D正反器產生一第三頻率之一經移相的時脈信號，其中該第三頻率係小於該第二頻率，且其中該經移相時脈信號係相對於該傳入時脈信號而相移；將該經移相時脈信號傳輸至位於一第二D正反器之一第二D輸入；在一第二D正反器之一第二時脈輸入處接收該經修改的時脈信號；在該第二D正反器之一第二QB輸出處產生該反饋Q信號；及將該經移相時脈信號施加至一傳入資料信號所施加至的邏輯電路。
10. 如請求項9之方法，其中將該經移相時脈信號傳輸至位於一第二D正反器之一第二D輸入包括：在串聯連接之複數個D正反器之各者的時脈輸入處接收該經修改的時脈信號；在該複數個D正反器中之一第一D正反器的一D輸入處接收該經移相時脈信號；自該複數個D正反器中之各D正反器的一Q輸出傳輸一信號至該複數個D正反器中之一隨後D正反器的一D輸入；及自該複數個D正反器中之一最後D正反器的一Q輸出傳輸一最後Q信號至該第二D正反器中之該第二D輸入。