JP4672194B2 - 受信回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための信号伝送技術に関し、特に、高速の信号伝送を行うためのタイミング信号発生システムおよび受信回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。このような高速の信号伝送を実現するためには、シンクロナイザを有するタイミング信号発生システム（受信回路）が必要とされるが、より少ない回路量で処理時間の短いタイミング信号発生システムの提供が要望されている。
【０００３】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった極めて高い値（高速の信号伝送）になることが予想されている。
【０００４】
このような高い信号周波数において、データやクロック信号を伝送するためのバッファや配線の遅延は、クロック信号周期に対して無視できない割合（場合によっては、クロック信号周期の何倍にもなりうる）を占める。ここで、伝送されるクロック信号の位相は、チップの内部回路の動作に用いているクロック信号位相とは全く無関係と考えることができる。従って、高速信号の受信に用いたクロック信号領域から内部回路で使用しているクロック信号領域に信号を移すためには、いわゆるクロック信号の乗り換えを行うシンクロナイザが必要になる。
【０００５】
図１は従来のタイミング信号発生システム（受信回路）の一例を示すブロック図である。図１において、参照符号１０１はレシーバ、１０２はシンクロナイザ、１０３はクロック信号リカバリ回路、１０４は位相比較器、そして、１０５は内部回路を示している。
図１に示されるように、入力信号（例えば、伝送路を介して供給される高速信号）は、レシーバ１０１に供給されると共に、クロック信号リカバリ回路１０３に供給される。クロック信号リカバリ回路１０３は、入力信号からクロック信号ＣＬＫ１を生成してレシーバ１０１（シンクロナイザ１０２）および位相比較器１０４に供給する。レシーバ１０１は、クロック信号リカバリ回路１０３からのクロック信号（外部クロック信号）ＣＬＫ１に従ってデータ（受信データＤＡｅ）を再生し、その外部クロック信号ＣＬＫ１に同期した受信データＤＡｅをシンクロナイザ１０２に供給する。
【０００６】
位相比較器１０４は、外部クロック信号ＣＬＫ１および内部回路１０５（シンクロナイザ１０２）に与えるクロック信号（内部クロック信号）ＣＬＫ２を受け取って位相比較を行い、制御信号ＣＮＴをシンクロナイザ１０２に供給する。シンクロナイザ１０２は、例えば、ＦＩＦＯ（First In First Out）バッファとして構成され、外部クロック信号ＣＬＫ１に同期した受信データＤＡｅを内部クロック信号ＣＬＫ２に同期した受信データＤＡｉに変換して内部回路１０５に供給する。
【０００７】
【発明が解決しようとする課題】
上述したように、シンクロナイザ１０２は、高速信号の受信に用いた外部クロック信号ＣＬＫ１に同期した受信データＤＡｅを内部回路１０５で使用している内部クロック信号ＣＬＫ２に同期した受信データＤＡｉに変換するためのものである。具体的に、シンクロナイザ１０２は、受信データＤＡｅを外部クロック信号ＣＬＫ１でメモリやレジスタ（例えば、Ｄ型フリップフロップ：Ｄ−ＦＦ）に書き込み、このメモリやレジスタから内部クロック信号ＣＬＫ２で読み出すことで受信データＤＡｉを得るようになっている。
【０００８】
このとき、書き込みと読み出しのタイミングが適切に選ばれないと、例えば、外部クロック信号ＣＬＫ１および内部クロック信号ＣＬＫ２の位相が一致すると、正しくデータを読み出すことができなかったり、Ｄ−ＦＦの出力が『０』と『１』の中間状態（メタステーブル状態：meta-stable）にあるときに読み出しが行われたりするといった問題が生じる。
【０００９】
このような問題を避けるためには、外部クロック信号ＣＬＫ１および内部クロック信号ＣＬＫ２の位相差を常にモニタする必要があるが、２つのクロック信号の位相差を検出する回路（位相比較器１０４）自体にもメタステーブル状態を避けるために十分な遅延を持たせる必要がある。その結果、クロック信号の乗り換えを行うためのシンクロナイザを備えた従来のタイミング信号発生システムは、回路量が嵩むと共に、処理時間が増大するといった解決すべき課題がある。
【００１０】
本発明は、上述した従来のタイミング信号発生システム（受信回路）が有する課題に鑑み、より少ない回路量で処理時間の短いタイミング信号発生システムの提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明の実施形態によれば、クロック信号発生手段、シンクロナイズ手段、位相コード認識手段、および、校正手段を備え、入力信号からクロック信号を再生し、この再生されたクロック信号を用いて該入力信号のデータを読み出す受信回路が提供される。
クロック信号発生手段は、基準クロック信号を受け取り、ディジタルコードで出力位相を制御して第１のクロック信号を発生し、また、シンクロナイズ手段は、第１のクロック信号で動作する回路群と第２のクロック信号で動作する内部回路との間で信号の受け渡しを行う。位相コード認識手段は、第１のクロック信号と第２のクロック信号の位相が特定の関係にあるときの、第１のクロック信号で動作する回路群で処理する信号から生成した位相コードを認識（測定）し、また、校正手段は、その認識された位相コードの値と第１および第２のクロック信号の位相差との関係を校正する。
【００１３】
本発明の実施形態では、上記校正手段により校正された位相コード情報を使って、第１のクロック信号に同期した信号を第２のクロック信号に同期した信号に変換するように、シンクロナイズ手段を制御するようになっている。
図２は本発明に係るタイミング信号発生システム（受信回路）の原理構成を示すブロック図である。図２において、参照符号１はデータ検出回路（Ｒｘ）、２はシンクロナイザ、３は制御回路、４はディレイエレメント（例えば、位相インターポレータ：ＰＩ）、５は内部回路（ユーザロジック）、６はＰＬＬ（Phase Locked Loop）回路、７はクロック検出回路、８は位相比較器（位相検出器：ＰＤ）、そして、９はフィルタ（ディジタルフィルタ）を示している。
【００１４】
図２に示されるように、本発明に係るタイミング信号発生システム（受信回路）は、高速信号を受信するために位相インターポレータ等のディジタル位相コードで位相を調整できるディレイエレメント４を用いる。位相インターポレータ（ディレイエレメント）の基準クロック信号ＣＬＫ０および内部回路５を駆動するクロック信号（第２のクロック）ＣＬＫ２は、例えば、同一の原クロック信号からＰＬＬ回路６等を使用して分周により生成され、その周期は、整数倍の関係にある。
【００１５】
位相インターポレータ４は、通常、高速の入力信号のデータ（データアイ）の中央をサンプルするように帰還ループで調整するが、この状態における位相コードＰＣを観察すれば高速信号の受信に使っているクロック信号の位相の変化を認識することができる。
しかしながら、位相コードＰＣの値と内部回路５を駆動しているクロック信号（内部回路駆動用クロック信号）ＣＬＫ２の位相関係は依然として不明であるため、位相コードＰＣの値を直接に使用してシンクロナイザ２を制御することはできない。
【００１６】
そこで、本発明では、位相コードＰＣの値と内部回路駆動用クロック信号ＣＬＫ２との関係を校正するための手段（校正手段）を設けるようになっている。これは、位相インターポレータ４の出力クロック信号（データ検出回路１に供給されるクロック信号）と内部回路駆動用クロック信号ＣＬＫ２の位相関係が特定の関係（例えば、立ち上がりエッジが一致するような関係）にある状態での位相コードＰＣの値を記録することに相当する。一度、位相コード値と位相差の関係が明確になれば、位相コード値を使ってシンクロナイザ２における書き込みタイミング（第１のクロック信号ＣＬＫ１）および読み出しタイミング（第２のクロック信号ＣＬＫ２）を制御することが可能になる。
【００１７】
なお、この校正の操作は、位相インターポレータと校正用の位相比較器（位相インターポレータの出力クロック信号と内部回路駆動用のクロック信号の位相を比較する回路）を含む位相比較ループを一時的に構成し、位相ロックした状態での位相コードを観察することによっても可能である。
以上のように、本発明のタイミング信号発生システム（受信回路）によれば、高速信号のレシーバから得られる位相コードを直接用いてシンクロナイザの読み出しタイミングを制御することができ、常に位相比較を行う回路に比べて遅延時間を削減して制御を行うことができる。また、本発明においては、一度校正の操作を行うと、それ以降は位相比較器を動作させる必要がなく、また、位相比較に伴うメタステーブルの問題は発生しない。さらに、位相インターポレータの位相コードを観察する方が位相比較器よりも高い分解能で位相を知ることができ、低レイテンシーのシンクロナイザを構成することができる。
【００１８】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生システム（受信回路）の各実施例を添付図面に従って詳述する。
図３は本発明のタイミング信号発生システムの第１実施例を示すブロック図である。図３において、参照符号１はデータ検出回路、２はシンクロナイザ、３は制御回路、４は位相インターポレータ（ディレイエレメント）、５は内部回路（ユーザロジック）、そして、７はクロック検出回路を示している。さらに、参照符号３１はコード認識回路、３２はアップダウンカウンタ、６０はディジタルループフィルタ、６１は位相比較器（位相検出器：ＰＤ）、そして、６２は分周器を示している。なお、以下の各実施例において、同様の構成に対しては同じ参照符号を付している。
【００１９】
図３に示されるように、本第１実施例のタイミング信号発生システムにおいて、入力信号は２．５Ｇｂｐｓの高速信号であり、この高速の入力信号を、例えば、それぞれが６２５ＭＨｚの四相クロック信号で４ウェイ（４−ｗａｙ）動作するＤ型フリップフロップ（Ｄ−ＦＦ）で構成されたデータ検出回路１およびクロック検出回路７に供給するようになっている。ここで、データ検出回路１は、６２５ＭＨｚの四相クロック信号（位相が９０度ずつ異なる４つのクロック信号）によりビットセルのデータをサンプリングして入力信号からデータの検出（判定）を行うために用いられ、また、クロック検出回路７は、同じく６２５ＭＨｚの四相クロック信号によりビットセルのバウンダリ（境界）を検出して入力信号からクロック信号を再生するために用いられる。なお、データ検出回路１に供給される四相クロック信号およびクロック検出回路７に供給される四相クロック信号は、それぞれ４５度の位相差が設けられていて、それぞれビットセルのデータおよびバウンダリを検出するようになっている。
【００２０】
データ検出回路１およびクロック検出回路７に供給される各６２５ＭＨｚの四相クロック信号は、例えば、１．２５ＧＨｚの四相クロック信号（ＣＬＫ０：位相が９０度異なる２組の１．２５ＧＨｚの相補信号）が供給された位相インターポレータ４により生成される。この位相インターポレータ４に供給される四相クロック信号ＣＬＫ０は、分周器６２により、例えば、３１２．５ＭＨｚのクロック信号ＣＬＫ２に分周されて内部回路５に供給される。なお、クロック信号ＣＬＫ２は、シンクロナイザ２および位相比較器６１にも供給される。
【００２１】
ディジタルループフィルタ６０は、データ検出回路１およびクロック検出回路７の出力を受け取って、その位相差に対応する位相コードＰＣを出力する。この位相コードＰＣは、制御回路３におけるコード認識回路３１を介して位相インターポレータ４にフィードバックされる。
ここで、データ検出回路１から出力されるデータは、第１のクロック信号ＣＬＫ１に同期しており、また、シンクロナイザ２から出力されるデータは、内部回路５を駆動するのと同じ第２のクロック信号ＣＬＫ２に同期している。
【００２２】
本第１実施例のタイミング信号発生システムにおいて、内部回路５を駆動するクロック信号ＣＬＫ２と位相インターポレータ４の出力（クロック信号ＣＬＫ１）の位相を比較するための位相比較器６１の出力を観察し、位相インターポレータ４にフィードバックする位相コードＰＣをコード認識回路３１でサーチ（認識）し、そして、２つのクロック信号ＣＬＫ１およびＣＬＫ２の位相差が零になる位相コード（ＰＣ０）を探し出す。そして、この位相コード値ＰＣ０を与えた状態で、制御回路３におけるアップダウンカウンタ３２を零にリセットする。
【００２３】
それ以降、このアップダウンカウンタ３２は位相インターポレータ４の制御コードＰＣの増減と全く同じ動作を行う。ここで、ロックした状態では、２つのクロック信号ＣＬＫ１およびＣＬＫ２の立ち上がりエッジは一致しているため、アップダウンカウンタ３２の値が直接的に２つのクロック信号ＣＬＫ１，ＣＬＫ２間の位相差を表す数値になっている。
【００２４】
本第１実施例のタイミング信号発生システムは、上記したアップダウンカウンタ３２の値を使って、例えば、シンクロナイザ２に用いるＲＡＭの読み出しアドレスを制御することで、毎回位相比較をすることなく高い位相精度でシンクロナイザ２を制御することが可能になる。
図４は本発明のタイミング信号発生システムの第２実施例を示すブロック図である。図４において、参照符号６３はフィルタ（アップダウンカウンタ）を示し、また、６４は信号ＰＯにより制御されるセレクタを示している。
【００２５】
図４に示されるように、本第２実施例のタイミング信号発生システムは、パワーオン時（スタートアップ時）に２つのクロック信号ＣＬＫ１，ＣＬＫ２の位相差を零とするような一時的な位相ロックループを形成する。すなわち、パワーオン時には、高レベル『Ｈ』の信号ＰＯによりセレクタ６４が位相比較器６１の出力が供給されたフィルタ（アップダウンカウンタ）６３の出力を選択し、このフィルタ６３の出力が位相インターポレータ４にフィードバックされる。ここで、位相比較器６１には、２つのクロック信号ＣＬＫ１およびＣＬＫ２が供給され、クロック信号ＣＬＫ１，ＣＬＫ２の位相差を零とするようなループが形成される。このループがロックした状態で、制御回路３におけるアップダウンカウンタ３２の値が零にリセットされる。
【００２６】
次に、パワーオン時が終了すると、低レベル『Ｌ』の信号ＰＯによりセレクタ６４がディジタルループフィルタ６０の出力を選択する。これにより、パワーオン時にリセットされたアップダウンカウンタ３２は、それ以降、位相インターポレータ４の位相コード（ＰＣ）と同じ変化をする。
このように、本第２実施例のタイミング信号発生システムでは、帰還ループにより自動的に位相差が零となる位相コード（ＰＣ０）が探し出され、最小限の付加回路で校正が可能になる
図５は本発明のタイミング信号発生システムの第３実施例を示すブロック図である。図５において、参照符号３３はレジスタを示している。
【００２７】
図２と図５との比較から明らかなように、本第３実施例のタイミング信号発生システムは、図２の第１実施例における制御回路３のアップダウンカウンタ３２の代わりにレジスタ３３を設けるようにしたものである。
すなわち、本第３実施例のタイミング信号発生システムは、制御回路３の内部にアップダウンカウンタ（３２）を設けることなく、コード認識回路３１により２つのクロック信号ＣＬＫ１およびＣＬＫ２の位相が揃ったのを認識した時点での位相コードの値（ＰＣ０）をレジスタ３３に記憶するようにしたものである。その後、制御回路３は、位相コードＰＣとレジスタ３３に記憶された値（ＰＣ０）の差を計算することで、２つのクロック信号ＣＬＫ１，ＣＬＫ２の位相関係を知ることができ、シンクロナイザ２を制御することが可能になる。
【００２８】
図６は本発明のタイミング信号発生システムの第４実施例を示すブロック図である。
図６に示されるように、本第４実施例のタイミング信号発生システムは、前述した図３に示す第１実施例のタイミング信号発生システムにおけるデータ検出回路１およびクロック検出回路７を、ポインタ信号ＰＳによる偶数（ＥＶＥＮ）および奇数（ＯＤＤ）の構成とし、クロック（第１のクロック）ＣＬＫ１の周波数を半分（例えば、３１２．５ＭＨｚ）とするようになっている。
【００２９】
すなわち、本第４実施例のタイミング信号発生システムにおいて、４−ｗａｙで動作するデータ検出回路１およびクロック検出回路７は、ポインタ信号ＰＳにより制御されるポインタとして動作する１ビットのＤ−ＦＦの出力に応じて偶数または奇数の信号パスに信号を書き込む。従って、書き込みを行うクロック信号（ＣＬＫ１）の周波数は３１２．５ＭＨｚとなり、出力用Ｄ−ＦＦは、３１２．５ＭＨｚの内部クロック信号（ＣＬＫ２）でこれら書き込まれたＤ−ＦＦの出力をサンプリングする。そして、偶数および奇数の信号の並べ替えに位相コードを使用することで、正しいタイミングで出力をサンプリングが可能になる。
【００３０】
図７は本発明のタイミング信号発生システムの第５実施例を示すブロック図である。
図６と図７との比較から明らかなように、本第５実施例のタイミング信号発生システムは、図６の第４実施例における位相比較器６１に対して第１のクロック信号（データ検出回路等を駆動するクロック信号）ＣＬＫ１を入力する代わりにデータクロック信号ＤＣＬＫを供給し、このデータクロック信号ＤＣＬＫと第２のクロック信号（内部回路を駆動するクロック信号）ＣＬＫ２とを位相比較するようになっている。ここで、データクロック信号ＤＣＬＫは、各レジスタの遅延を補償したクロック信号である。
【００３１】
すなわち、本第第５実施例のタイミング信号発生システムは、位相比較器６１において、高速信号受信クロック信号（第１のクロック信号）ＣＬＫ１と内部回路駆動クロック信号（第２のクロック信号）ＣＬＫ２を直接比較するのではなく、高速信号受信クロック信号ＣＬＫ１でデータ検出回路（判定回路）７と同じ回路を駆動して作った『０１０１…』の周期パターン信号（データクロック信号ＤＣＬＫ）と内部回路駆動クロック信号ＣＬＫ２を比較するようになっている。ここで、位相比較器６１における比較には、シンクロナイザ２で出力用Ｄ−ＦＦがデータをサンプリングするのに使用するのと同じＤ−ＦＦを用いる。すなわち、位相比較器６１では、出力用Ｄ−ＦＦと同じ回路構成のＤ−ＦＦを使用して、同じように内部回路駆動クロック信号ＣＬＫ２でデータクロック信号ＤＣＬＫをサンプリングし、この出力を位相比較結果として使用する。
【００３２】
本第５実施例では、シンクロナイザ２に用いる検出（判定）回路の遅延（clock-to-Ｑ遅延）、および、出力用Ｄ−ＦＦのセットアップ／ホールド時間が補償されるため、広いプロセス範囲、温度・電圧範囲で正しく動作する回路を実現することが可能になる。
図８は本発明が適用される受信回路のアーキテクチャの一例を示すブロック図であり、並列レシーバのアーキテクチャを示すものである。図８において、参照符号１０はデータ検出回路（データ検出ユニット）、１１は判定回路（検出回路）、１２は位相インターポレータ（Ｐ／Ｉ）、２０，２０’はシンクロナイザ（ＳＹＮＣ）、３０，３０’は位相インターポレータカウンタ（ＰＩ ＣＮＴＲ）、７０はクロック検出回路（クロック検出ユニット）、そして、９０は基本制御回路（Basic Control Unit：ＢＣＴＬ部）を示している。
【００３３】
受信回路は、第１のクロック（レシーバクロック：ＣＬＫ１）により駆動されるクロック検出回路７０および複数のデータ検出回路１０を有するレシーバクロック領域ＲＣＤと、ＢＣＴＬ部９０を有するコアクロック領域ＣＣＤ（内部回路５）とを備える。
各データ検出回路１０およびクロック検出回路７０は、４−ｗａｙ動作を行うようになっており、それぞれ判定回路１１（例えば、図７のデータ検出回路１に対応）および位相インターポレータ１２（例えば、図７の位相インターポレータ４に対応）を備えている。各位相インターポレータ１２には、位相インターポレータカウンタ（ＰＩカウンタ）３０，３０’の出力が供給され、また、各判定回路１１の出力はシンクロナイザ２０，２０’に供給され、コアロジック（内部回路）に送られる。なお、位相インターポレータ１２のコード（位相制御コード）は、コアロジック中のＢＣＴＬ部９０で生成される。
【００３４】
図９は図８の受信回路におけるＢＣＴＬ部９０の一例を示すブロック図である。
ＢＣＴＬ部９０は、コアロジック領域ＣＣＤに設けられ、各シンクロナイザ２０，２０’および各ＰＩカウンタ３０，３０’を制御する。すなわち、図９に示されるように、ＢＣＴＬ部９０は、第１のフィルタ９１、第２のフィルタ９２、第３のフィルタ部９３、遅延コード発生回路９４、加算器９５、セレクタ９６、レイテンシーカウンタ（ＬＴＣ ＣＮＴＲ）９７，および、制御信号発生部９８を備え、各シンクロナイザ２０，２０’で用いるリードポインタを制御するポインタ制御信号ＰＳ、遅延コードＤＣ、各ＰＩカウンタ３０，３０’に与える制御コード（ｂ０、ｂ１、ｂ２）、および、位相オフセットキャンセル信号ＰＯＣを生成する。
【００３５】
レイテンシーカウンタ９７は、出力する信号の符号が逆である点を除くと、ＰＩカウンタ３０に類似した構成とされ、位相コードを校正した後、レイテンシーカウンタ９７のカウント値からデータの遅延量が分かるようになっている。なお、位相コードの校正によるレイテンシーカウンタ９７のリセット動作は、制御信号発生部９８からの位相オフセットキャンセル信号ＰＯＣにより行われる。なお、制御信号発生部９８は、位相オフセットキャンセル信号ＰＯＣだけでなく、受信回路に必要とされる様々な制御信号を発生している。
【００３６】
位相オフセットキャンセル信号ＰＯＣは、図１７を参照して後述するように、セレクタ３０２を制御して、カウンタ３０１に対する位相コードの校正処理を行うようになっている。また、後述するように（或いは、図７に示されるように）、ポインタ制御信号ＰＳは、シンクロナイザ２０，２０’（２）が適切なデータパスを選択、すなわち、偶数番目の信号が送出されるＥＶＥＮパスと奇数番目の信号が送出されるＯＤＤパスかを選択するために使用される。
【００３７】
図８および図９に示されるように、ディジタルフィルタ（第１のフィルタ９１および第２のフィルタ９２）は、シンクロナイザ２０’を介して供給されるクロック検出回路７０からの出力により内部クロックの入カクロックに対する遅れ/進みを判定して処理し、ＰＩカウンタ３０’を介してクロック検出回路７０の位相インターポレ一夕（１２）にフィードバックする。ここで、ＰＩカウンタ３０’には第１のフィルタ９１の出力が供給され、また、各ＰＩカウンタ３０には第２のフィルタ９２の出力と第３のフィルタ部９３の各出力とが加算器９５で加算されたものが供給される。そして、各ＰＩカウンタ３０を介して各データ検出回路１０の位相インターポレ一夕１２にもフィードバック（アップまたはダウン）値が送られる。
【００３８】
ここで、シンクロナイザ２０，２０’は、遅延コードＤＣにより制御されるが、この遅延コードＤＣは遅延量をディジタル値で表したものである。また、第３のフィルタ部９３は、クロック検出回路７０とデータ検出回路１０の間のスキュー調整を行うロジック回路を備え、このスキュー調整ロジック回路により各レシーバ（クロック検出回路７０およびデータ検出回路１０）の位相誤差が最小となるように制御する。
【００３９】
図１０は図８の受信回路におけるレシーバの判定回路１１の一例を示すブロック図である。図１０において、参照符号１１１はイコライザ、１１２ｏ，１１３ｏおよび１１２ｅ，１１３ｅは奇数パス用および偶数パス用データ判定ユニット（Ｄ型フリップフロップ：Ｄ−ＦＦ）、１１４ｏおよび１１４ｅは奇数パス用および偶数パス用バッファ、そして、１１５は制御信号発生部を示している。
【００４０】
判定回路１１は後段のシンクロナイザにデータを渡す役割を果たすが、入力信号はイコライザ（ＥＱＲＺ）１１１を介して奇数パス用データ判定ユニット１１２ｏ，１１３ｏおよび偶数パス用データ判定ユニット１１２ｅ，１１３ｅに供給される。ここで、奇数パス用データ判定ユニット１１２ｏ，１１３ｏおよび偶数パス用データ判定ユニット１１２ｅ，１１３ｅは、四相クロック信号（位相が９０度異なる２組の相補信号）Ａ，Ｂ，ＡＸ，ＢＸが供給された制御信号発生部１１５の出力により交互に駆動されるようになっている。また、各イコライザ（４つのイコライザ）には、それぞれ位相が９０度異なる四相クロック信号Ａ，Ｂ，ＡＸ，ＢＸにより、順次駆動されるようになっている。そして、奇数パス用データ判定ユニット１１２ｏ，１１３ｏおよび偶数パス用データ判定ユニット１１２ｅ，１１３ｅの出力は、それぞれバッファ１１４ｏおよび１１４ｅを介してデータＤ０（Ｄ０〜Ｄ３）として出力される。
【００４１】
ここで、四相クロック信号Ａ，Ｂ，ＡＸ，ＢＸは、位相インターポレータ１２の出力として判定回路１１に入力され、また、データＤ０〜Ｄ３およびデータクロック信号ＤＣＬＫは、シンクロナイザ（シンクロナイザの後半部分）２０へ出力される。
図１１は図８の受信回路におけるシンクロナイザ２０の一例を示すブロック図である。図１１において、参照符号２０１はシンクロナイズユニット、２０２はレジスタ（Ｄ−ＦＦ）、２０３は位相比較器（位相検出器）、そして、２０４はフィルタ（ディジタルフィルタ）を示している。
【００４２】
図１１に示されるように、シンクロナイザ（シンクロナイザの後半部分）２０は、判定回路１１からのデータ信号Ｄ０〜Ｄ３およびデータクロック信号ＤＣＬＫを受け取ると共に、基本制御回路（ＢＣＴＬ部）９０からの遅延コードＤＣおよびポインタ信号ＰＳ、並びに、コアクロック（第２のクロック信号ＣＬＫ２）を受け取る。
【００４３】
各シンクロナイズユニット２０１は、複数のレジスタ（Ｄ−ＦＦ）２１１〜２１６およびセレクタ２１７〜２１９を備えて構成され、セレクタ２１９で選択されたシンクロナイズユニット２０１の出力信号がコアクロックＣＬＫ２で制御されるレジスタ２０２を介して出力されることにより、コアクロックＣＬＫ２に同期したデータ信号Ｄ０’〜Ｄ３’が得られる。
【００４４】
ここで、セレクタ２１９は、基本制御回路９０からのポインタ信号ＰＳにより制御され、奇数または偶数の信号パス（奇数パス用または偶数パス用バッファ１１４ｏ，１１４ｅの出力）が選択されて出力される。また、セレクタ２１７および２１８は遅延コードＤＣにより制御され、遅延量に応じたレジスタの段数が選択されるようになっている。
【００４５】
位相比較器２０３（例えば、図７における位相比較器６１に対応）は、データクロック信号ＤＣＬＫとコアクロックＣＬＫ２の位相を比較し、その出力をフィルタ２０４（例えば、図４におけるフィルタ６３に対応）を介してＰＩカウンタ３０へ供給する。これにより、コアクロック（ＣＬＫ２）とデータクロック信号ＤＣＬＫの位相が合い、その結果として、これと特定の位相関係（Ｄ−ＦＦのclock-to-Ｑの時間に相当）にある位相インターポレ一夕のクロック（ＤＣＬＫ）の位相が合う位相コード値が決定(校正)されることになる。
【００４６】
図１２は図１１のシンクロナイザにおける位相比較器（位相検出回路）２０３およびフィルタ２０４の一例を示すブロック図であり、図１３は図１２の位相検出回路におけるコード発生回路の動作を説明するための図である。
図１２に示されるように、位相比較器（位相検出器）２０３は出力レジスタと同様のレジスタ（Ｄ−ＦＦ）として構成され、また、フィルタ２０４は、アップダウンカウンタ（例えば、４ビットのアップダウンカウンタ）２４１、フィルタ部２４２およびコード発生器２４３を備えて構成される。そして、データクロック信号ＤＣＬＫとコアクロックＣＬＫ２の位相差に応じてアップダウンカウンタ２４１を制御し、フィルタ２４２の出力Ｕ，Ｄに応じて図１３に示すような真理値表のコードｂ２，ｂ０を出力する。
【００４７】
図１４は図１１のシンクロナイザの動作を説明するためのタイミング図であり、偶数の信号パスの動作を説明するものである。なお、奇数の信号パスも同様である。図１４において、参照符号ＰＰは、入力された４ビットの最初のクロック『０』からこの４ビットデータを並列に出力するまでのレイテンシーが零（３ＵＩ＋ｔｄ：ここで、ｔｄはレジスタの遅延）のタイミングを示し、また、Ｔｍｉｎは読み出し最小時間（３ＵＩ＋ｔｄ＋（０〜６ＵＩ）：ここで、０〜６ＵＩは読み出しマージン）を示す。
【００４８】
図９を参照して説明したように、位相コードを校正した後のデータの遅延は、基本制御回路（ＢＣＴＬ部）９０におけるレイテンシーカウンタ９７の値により分かる。このレイテンシーカウンタ９７の値を使用して遅延コードＤＣおよびポインタ信号ＰＳを発生する。
図１４ではレイテンシーコードの上位４ビットが示されており、遅延コードＤＣによって、セレクタ（図１１における偶数の信号パスのセレクタ）２１８が制御される。すなわち、上位４ビットのレイテンシーコードが『００００』，『０００１』，『００１０』のとき、図１１のセレクタ２１８は信号パスＲ００（レジスタを通らないパス）を選択し、また、レイテンシーコードが『００１１』，『０１００』のとき、セレクタ２１８は信号パスＲ０１（レジスタ２１４だけを通るパス）を選択し、さらに、レイテンシーコードが『０１０１』，『０１１０』のとき、セレクタ２１８は信号パスＲ１０（レジスタ２１４および２１５を通るパス）を選択し、そして、レイテンシーコードが『０１１１』，『１０００』，『１００１』のとき、セレクタ２１８は信号パスＲ１１（全てのレジスタ２１４〜２１６を通るパス）を選択する。
【００４９】
ここで、ポインタ信号ＰＳは、基本的には『０１０１』とトグルを続けるが、シンクロナイザ２０の遅延が限界値を超えて大きく（或いは、小さく）なると、基本制御回路９０によりトグルしないように制御し（例えば、『０１０１０１１０１０…』（『…１１…』））、それと同時に、例えば、レイテンシーコードを４ＵＩ（単位間隔：Unit Interval）だけシフトする。なお、このレイテンシーコードのシフト処理が行われるときのデータは使用せずに廃棄することになるが、これは、例えば、入力信号（受信回路に伝えられるデータ信号）の所定ビット毎にそのための補償用データを挿入しておく。この補償用データは、例えば、最初の符号が特殊符号（Null Symbol）で４ビットのデータとして構成される。
【００５０】
なお、位相コードの校正は、例えば、電源の投入時等において、４ビット周期のトレーニングパターンの入力信号『１０００１０００１０００１…』を与えて行うようになっている。そして、シンクロナイザ２０で使用する遅延コードは、図１４に示されるようなレイテンシーコードに基づいて発生される。
図１５は図８の受信回路における先読み特殊符号発生ユニットの一例を示すブロック図である。
【００５１】
図１５に示されるように、先読み特殊符号発生ユニット２２０は、図１１に示すようなシンクロナイズユニット２０１と類似の構成とされ、複数のレジスタ（Ｄ−ＦＦ）２２１〜２２４、セレクタ２２５〜２２７、および、出力レジスタ（Ｄ−ＦＦ）２２８を備えて構成される。すなわち、例えば、受信回路に対してシリアルに送られてくる４ビットデータの最初の１ビット（レジスタ１１２ｏ，１１２ｅ）の出力信号だけ、バッファ１４４ｏ，１４４ｅを介して先読み特殊符号発生ユニット２２０に供給され、これにより、パラレルに出力されるデータＤ０〜Ｄ３よりも早いタイミング（３ＵＩ程度早いタイミング）で、特殊符号（４ビットの補償用データの最初の１ビット）ｎを検出することができるようになっている。
【００５２】
図１６は図１５のシンクロナイザの動作を説明するためのタイミング図である。
図１４と図１６との比較から明らかなように、図１５に示すシンクロナイザにおける先読み特殊符号発生ユニット２２０は、図１１と類似した動作を行って遅延コードがレイテンシーコードに基づいて発生される。なお、上述した特殊符号（Null Symbol）を他のデータよりも先に確認することによって、補償用データによる処理を行うようになっている。
【００５３】
図１７は図８の受信回路における位相インターポレータ１２とシンクロナイザ２０との間のインターフェース回路（ＰＩ制御回路）３０の一例を示すブロック図である。
図１７に示されるように、インターフェース回路３０は、カウンタ３０１およびセレクタ３０２を備え、シンクロナイザ２０の出力（フィルタ２０４からの出力コード）ｂ２，ｂ１（＝０），ｂ０と基本制御回路９０からのコードｂ２’，ｂ１’，ｂ０’とを位相オフセットキャンセル信号ＰＯＣによりセレクタ３０２で選択して、カウンタ３０１に供給する。そして、カウンタ３０１によりカウントされた位相コード（グレーコード：Gray Code）は、位相インターポレータ１２に供給される。
【００５４】
ここで、位相オフセットキャンセル信号ＰＯＣが『１』のとき、セレクタ３０２はシンクロナイザ２０からのコードを選択することになり、ローカルな帰還ループが形成されて位相コードの校正が行われる。また、位相オフセットキャンセル信号ＰＯＣが『０』のときには、基本制御回路９０からの出力コードが選択されてそれがカウンタ３０１に供給される。
【００５５】
図１８は図８の受信回路における位相インターポレータ１２の一例を示すブロック図である。
図１８に示されるように、位相インターポレータ１２は、コード変換部１２１、Ｄ／Ａコンバータ１２２、位相インターポレータコア１２３、および、分周器１２４を備えている。
【００５６】
コード変換部１２１は、カウンタ３０１（インターフェース回路３０）からの位相コード（グレーコード）をサモメタコード（Thermometer Code）に変換してＤ／Ａコンバータ１２２に供給し、このＤ／Ａコンバータ１２２は、供給されたサモメタコードをアナログ信号に変換して位相インターポレータコア１２３に供給する。
【００５７】
位相インターポレータコア１２３は、ミキサおよび比較器を備え、例えば、ＰＬＬ回路からの四相クロック信号（例えば、８００ＭＨｚ）に対してＤ／Ａコンバータ１２２の出力で重み付けを行って任意の位相を有する二相クロック信号（例えば、８００ＭＨｚ）を分周器１２４に出力する。分周器１２４は、入力された二相クロック信号を分周してそれぞれ位相が９０度異なる四相クロック信号（位相が９０度異なる２組の相補信号）Ａ，Ｂ，ＡＸ，ＢＸ（例えば、４００ＭＨｚ）を発生し、この四相クロック信号が判定回路１１に供給されることになる。
【００５８】
（付記１） 基準クロック信号を受け取り、ディジタルコードで出力位相を制御して第１のクロック信号を発生するクロック信号発生手段と、
該第１のクロック信号で動作する回路群と第２のクロック信号で動作する内部回路との間で信号の受け渡しを行うシンクロナイズ手段と、
前記第１のクロック信号と前記第２のクロック信号の位相が特定の関係にあるときの位相コードを認識する位相コード認識手段と、
該認識された位相コードの値と前記第１および第２のクロック信号の位相差との関係を校正する校正手段とを備え、該校正手段により校正された位相コード情報を使って前記シンクロナイズ手段を制御することを特徴とするタイミング信号発生システム。
【００５９】
（付記２） 付記１に記載のタイミング信号発生システムにおいて、前記第２のクロック信号の周期と前記基準クロック信号の周期とは整数倍の関係にあることを特徴とするタイミング発生回路。
（付記３） 付記１に記載のタイミング信号発生システムにおいて、前記クロック信号発生手段は、位相インターポレータであることを特徴とするタイミング発生回路。
【００６０】
（付記４） 付記１に記載のタイミング信号発生システムにおいて、前記校正手段による位相コード値と第１および第２のクロック信号の位相差との校正を、該タイミング信号発生システムを設けた装置の電源投入時に実行することを特徴とするタイミング発生回路。
（付記５） 付記１に記載のタイミング信号発生システムにおいて、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とするタイミング信号発生システム。
【００６１】
（付記６） 付記１に記載のタイミング信号発生システムにおいて、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とするタイミング信号発生システム。
【００６２】
（付記７） 付記１に記載のタイミング信号発生システムにおいて、さらに、
前記第１のクロック信号と前記第２のクロック信号の位相比較を行う位相比較器と、
該位相比較器の出力を処理して前記位相コードに帰還をかける帰還ループを備え、該帰還ループを動作させて前記第１および第２のクロック信号の位相差を所定の値にするときの位相コードを認識することを特徴とするタイミング信号発生システム。
【００６３】
（付記８） 付記７に記載のタイミング信号発生システムにおいて、前記位相比較器は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とするタイミング信号発生システム。
【００６４】
（付記９） 付記７に記載のタイミング信号発生システムにおいて、前記位相比較器は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とするタイミング信号発生システム。
【００６５】
（付記１０） 付記１に記載のタイミング信号発生システムにおいて、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったタイミングで零にリセットされ、その後は前記位相コードと同様に変化するカウンタを備えることを特徴とするタイミング信号発生システム。
（付記１１） 付記１に記載のタイミング信号発生システムにおいて、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったときの位相コードの値をオフセット値として記憶する記憶手段を備えることを特徴とするタイミング信号発生システム。
【００６６】
（付記１２） 付記１０または１１のいずれか１項に記載のタイミング信号発生システムにおいて、前記シンクロナイズ手段をＦＩＦＯと等価な回路で構成し、該ＦＩＦＯの書き込みポインタの値および前記位相コードの値を用いて当該ＦＩＦＯの読み出しポインタの値を決定することを特徴とするタイミング信号発生システム。
【００６７】
（付記１３） 入力信号からクロック信号を再生し、該再生されたクロック信号を用いて該入力信号のデータを読み出す受信回路であって、
基準クロック信号を受け取り、ディジタルコードで出力位相を制御して第１のクロック信号を発生するクロック信号発生手段と、
該第１のクロック信号で動作する回路群と第２のクロック信号で動作する内部回路との間で信号の受け渡しを行うシンクロナイズ手段と、
前記第１のクロック信号と前記第２のクロック信号の位相が特定の関係にあるときの位相コードを認識する位相コード認識手段と、
該認識された位相コードの値と前記第１および第２のクロック信号の位相差との関係を校正する校正手段とを備え、該校正手段により校正された位相コード情報を使って前記シンクロナイズ手段を制御することを特徴とする受信回路。
【００６８】
（付記１４） 付記１３に記載の受信回路において、
前記第１のクロック信号で動作する回路群は、前記入力信号からデータを検出するためのデータ検出回路、および、該入力信号からクロックを再生するためのクロック検出回路を備え、
前記第２のクロック信号で動作する内部回路は、前記クロック信号発生手段を制御する基本制御回路を備えることを特徴とする受信回路。
【００６９】
（付記１５） 付記１４に記載の受信回路において、
前記データ検出回路は、第１のクロック信号群により駆動される複数のデータ検出ユニットを備え、
前記クロック検出回路は、前記第１のクロック信号群と所定の位相差だけ異なる第２のクロック信号群により駆動される複数のクロック検出ユニットを備えることを特徴とする受信回路。
【００７０】
（付記１６） 付記１４に記載の受信回路において、前記データ検出回路および前記クロック検出回路は偶数の信号パスおよび奇数の信号パスを有し、ポイント制御信号に応じて該偶数または奇数のいずれかの信号パスを選択するようになっていることを特徴とする受信回路。
（付記１７） 付記１３に記載の受信回路において、前記第２のクロック信号の周期と前記基準クロック信号の周期とは整数倍の関係にあることを特徴とする受信回路。
【００７１】
（付記１８） 付記１３に記載の受信回路において、前記クロック信号発生手段は、位相インターポレータであることを特徴とする受信回路。
（付記１９） 付記１３に記載の受信回路において、前記校正手段による位相コード値と第１および第２のクロック信号の位相差との校正を、該受信回路を設けた装置の電源投入時に実行することを特徴とする受信回路。
【００７２】
（付記２０） 付記１３に記載の受信回路において、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とする受信回路。
【００７３】
（付記２１） 付記１３に記載の受信回路において、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とする受信回路。
【００７４】
（付記２２） 付記１３に記載の受信回路において、さらに、
前記第１のクロック信号と前記第２のクロック信号の位相比較を行う位相比較器と、
該位相比較器の出力を処理して前記位相コードに帰還をかける帰還ループを備え、該帰還ループを動作させて前記第１および第２のクロック信号の位相差を所定の値にするときの位相コードを認識することを特徴とする受信回路。
【００７５】
（付記２３） 付記２２に記載の受信回路において、前記位相比較器は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とする受信回路。
【００７６】
（付記２４） 付記２２に記載の受信回路において、前記位相比較器は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とする受信回路。
（付記２５） 付記１３に記載の受信回路において、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったタイミングで零にリセットされ、その後は前記位相コードと同様に変化するカウンタを備えることを特徴とする受信回路。
【００７７】
（付記２６） 付記１３に記載の受信回路において、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったときの位相コードの値をオフセット値として記憶する記憶手段を備えることを特徴とする受信回路。
（付記２７） 付記２５または２６のいずれか１項に記載の受信回路において、前記シンクロナイズ手段をＦＩＦＯと等価な回路で構成し、該ＦＩＦＯの書き込みポインタの値および前記位相コードの値を用いて当該ＦＩＦＯの読み出しポインタの値を決定することを特徴とする受信回路。
【００７８】
【発明の効果】
以上、詳述したように、本発明によれば、高速信号の受信に使うクロック信号と内部回路の駆動クロック信号との位相関係を、位相検出回路を常時動作させることなく全ての位相範囲に渡って正確に知ることができるため、低レイテンシーでしかもメタステーブル状態の可能性のないシンクロナイザを実現することができる。従って、シンクロナイザを有するタイミング信号発生システム（受信回路）を、より少ない回路量で構成すると共に、短い処理時間で動作させることができる。
【図面の簡単な説明】
【図１】従来のタイミング信号発生システム（受信回路）の一例を示すブロック図である。
【図２】本発明に係るタイミング信号発生システム（受信回路）の原理構成を示すブロック図である。
【図３】本発明のタイミング信号発生システムの第１実施例を示すブロック図である。
【図４】本発明のタイミング信号発生システムの第２実施例を示すブロック図である。
【図５】本発明のタイミング信号発生システムの第３実施例を示すブロック図である。
【図６】本発明のタイミング信号発生システムの第４実施例を示すブロック図である。
【図７】本発明のタイミング信号発生システムの第５実施例を示すブロック図である。
【図８】本発明が適用される受信回路のアーキテクチャの一例を示すブロック図である。
【図９】図８の受信回路におけるＢＣＴＬ部の一例を示すブロック図である。
【図１０】図８の受信回路におけるレシーバの判定回路の一例を示すブロック図である。
【図１１】図８の受信回路におけるシンクロナイザの一例を示すブロック図である。
【図１２】図１１のシンクロナイザにおける位相比較器およびフィルタの一例を示すブロック図である。
【図１３】図１２の位相検出回路におけるコード発生回路の動作を説明するための図である。
【図１４】図１１のシンクロナイザの動作を説明するためのタイミング図である。
【図１５】図８の受信回路における先読み特殊符号発生ユニットの一例を示すブロック図である。
【図１６】図１５のシンクロナイザの動作を説明するためのタイミング図である。
【図１７】図８の受信回路における位相インターポレータとシンクロナイザとの間のインターフェース回路の一例を示すブロック図である。
【図１８】図８の受信回路における位相インターポレータの一例を示すブロック図である。
【符号の説明】
１，１０…データ検出回路（データ検出回路ユニット）
２，２０，２０’…シンクロナイザ
３…制御回路
４…ディレイエレメント（位相インターポレータ）
５…内部回路
６…ＰＬＬ回路
７，７０…クロック検出回路（クロック検出回路ユニット）
８…位相比較器（位相検出器）
９…フィルタ（ディジタルフィルタ）
１１…判定回路（検出回路）
１２…位相インターポレータ
３０，３０’…位相インターポレータカウンタ（ＰＩカウンタ）
３１…コード認識回路
３２…アップダウンカウンタ
３３…レジスタ
６０…ディジタルループフィルタ
６１…位相比較器
６２…分周器
６３…フィルタ（アップダウンカウンタ）
６４…セレクタ
９０…基本制御回路（ＢＣＴＬ部）
９１…第１のフィルタ
９２…第２のフィルタ
９３…第３のフィルタ部（スキュー調整ロジック回路）
９４…遅延コード発生回路
９５…加算器
９６…セレクタ
９７…レイテンシーカウンタ
９８…制御信号発生部
２０１…シンクロナイズユニット
２０２…レジスタ（Ｄ−ＦＦ）
２０３…位相比較器（位相検出器）
２０４…フィルタ（ディジタルフィルタ）
２２０…先読み特殊符号発生ユニット
【発明の属する技術分野】
本発明は複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための信号伝送技術に関し、特に、高速の信号伝送を行うためのタイミング信号発生システムおよび受信回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。このような高速の信号伝送を実現するためには、シンクロナイザを有するタイミング信号発生システム（受信回路）が必要とされるが、より少ない回路量で処理時間の短いタイミング信号発生システムの提供が要望されている。
【０００３】
【従来の技術】
近年、ＬＳＩやボード間、或いは、匡体間のデータ伝送量の増加に対応するために、１ピン当たりの信号伝送速度を増大させる必要がある。これは、ピン数を増やすことによるパッケージ等のコストの増大を避けるためでもある。その結果、最近では、ＬＳＩ間の信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった極めて高い値（高速の信号伝送）になることが予想されている。
【０００４】
このような高い信号周波数において、データやクロック信号を伝送するためのバッファや配線の遅延は、クロック信号周期に対して無視できない割合（場合によっては、クロック信号周期の何倍にもなりうる）を占める。ここで、伝送されるクロック信号の位相は、チップの内部回路の動作に用いているクロック信号位相とは全く無関係と考えることができる。従って、高速信号の受信に用いたクロック信号領域から内部回路で使用しているクロック信号領域に信号を移すためには、いわゆるクロック信号の乗り換えを行うシンクロナイザが必要になる。
【０００５】
図１は従来のタイミング信号発生システム（受信回路）の一例を示すブロック図である。図１において、参照符号１０１はレシーバ、１０２はシンクロナイザ、１０３はクロック信号リカバリ回路、１０４は位相比較器、そして、１０５は内部回路を示している。
図１に示されるように、入力信号（例えば、伝送路を介して供給される高速信号）は、レシーバ１０１に供給されると共に、クロック信号リカバリ回路１０３に供給される。クロック信号リカバリ回路１０３は、入力信号からクロック信号ＣＬＫ１を生成してレシーバ１０１（シンクロナイザ１０２）および位相比較器１０４に供給する。レシーバ１０１は、クロック信号リカバリ回路１０３からのクロック信号（外部クロック信号）ＣＬＫ１に従ってデータ（受信データＤＡｅ）を再生し、その外部クロック信号ＣＬＫ１に同期した受信データＤＡｅをシンクロナイザ１０２に供給する。
【０００６】
位相比較器１０４は、外部クロック信号ＣＬＫ１および内部回路１０５（シンクロナイザ１０２）に与えるクロック信号（内部クロック信号）ＣＬＫ２を受け取って位相比較を行い、制御信号ＣＮＴをシンクロナイザ１０２に供給する。シンクロナイザ１０２は、例えば、ＦＩＦＯ（First In First Out）バッファとして構成され、外部クロック信号ＣＬＫ１に同期した受信データＤＡｅを内部クロック信号ＣＬＫ２に同期した受信データＤＡｉに変換して内部回路１０５に供給する。
【０００７】
【発明が解決しようとする課題】
上述したように、シンクロナイザ１０２は、高速信号の受信に用いた外部クロック信号ＣＬＫ１に同期した受信データＤＡｅを内部回路１０５で使用している内部クロック信号ＣＬＫ２に同期した受信データＤＡｉに変換するためのものである。具体的に、シンクロナイザ１０２は、受信データＤＡｅを外部クロック信号ＣＬＫ１でメモリやレジスタ（例えば、Ｄ型フリップフロップ：Ｄ−ＦＦ）に書き込み、このメモリやレジスタから内部クロック信号ＣＬＫ２で読み出すことで受信データＤＡｉを得るようになっている。
【０００８】
このとき、書き込みと読み出しのタイミングが適切に選ばれないと、例えば、外部クロック信号ＣＬＫ１および内部クロック信号ＣＬＫ２の位相が一致すると、正しくデータを読み出すことができなかったり、Ｄ−ＦＦの出力が『０』と『１』の中間状態（メタステーブル状態：meta-stable）にあるときに読み出しが行われたりするといった問題が生じる。
【０００９】
このような問題を避けるためには、外部クロック信号ＣＬＫ１および内部クロック信号ＣＬＫ２の位相差を常にモニタする必要があるが、２つのクロック信号の位相差を検出する回路（位相比較器１０４）自体にもメタステーブル状態を避けるために十分な遅延を持たせる必要がある。その結果、クロック信号の乗り換えを行うためのシンクロナイザを備えた従来のタイミング信号発生システムは、回路量が嵩むと共に、処理時間が増大するといった解決すべき課題がある。
【００１０】
本発明は、上述した従来のタイミング信号発生システム（受信回路）が有する課題に鑑み、より少ない回路量で処理時間の短いタイミング信号発生システムの提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明の実施形態によれば、クロック信号発生手段、シンクロナイズ手段、位相コード認識手段、および、校正手段を備え、入力信号からクロック信号を再生し、この再生されたクロック信号を用いて該入力信号のデータを読み出す受信回路が提供される。
クロック信号発生手段は、基準クロック信号を受け取り、ディジタルコードで出力位相を制御して第１のクロック信号を発生し、また、シンクロナイズ手段は、第１のクロック信号で動作する回路群と第２のクロック信号で動作する内部回路との間で信号の受け渡しを行う。位相コード認識手段は、第１のクロック信号と第２のクロック信号の位相が特定の関係にあるときの、第１のクロック信号で動作する回路群で処理する信号から生成した位相コードを認識（測定）し、また、校正手段は、その認識された位相コードの値と第１および第２のクロック信号の位相差との関係を校正する。
【００１３】
本発明の実施形態では、上記校正手段により校正された位相コード情報を使って、第１のクロック信号に同期した信号を第２のクロック信号に同期した信号に変換するように、シンクロナイズ手段を制御するようになっている。
図２は本発明に係るタイミング信号発生システム（受信回路）の原理構成を示すブロック図である。図２において、参照符号１はデータ検出回路（Ｒｘ）、２はシンクロナイザ、３は制御回路、４はディレイエレメント（例えば、位相インターポレータ：ＰＩ）、５は内部回路（ユーザロジック）、６はＰＬＬ（Phase Locked Loop）回路、７はクロック検出回路、８は位相比較器（位相検出器：ＰＤ）、そして、９はフィルタ（ディジタルフィルタ）を示している。
【００１４】
図２に示されるように、本発明に係るタイミング信号発生システム（受信回路）は、高速信号を受信するために位相インターポレータ等のディジタル位相コードで位相を調整できるディレイエレメント４を用いる。位相インターポレータ（ディレイエレメント）の基準クロック信号ＣＬＫ０および内部回路５を駆動するクロック信号（第２のクロック）ＣＬＫ２は、例えば、同一の原クロック信号からＰＬＬ回路６等を使用して分周により生成され、その周期は、整数倍の関係にある。
【００１５】
位相インターポレータ４は、通常、高速の入力信号のデータ（データアイ）の中央をサンプルするように帰還ループで調整するが、この状態における位相コードＰＣを観察すれば高速信号の受信に使っているクロック信号の位相の変化を認識することができる。
しかしながら、位相コードＰＣの値と内部回路５を駆動しているクロック信号（内部回路駆動用クロック信号）ＣＬＫ２の位相関係は依然として不明であるため、位相コードＰＣの値を直接に使用してシンクロナイザ２を制御することはできない。
【００１６】
そこで、本発明では、位相コードＰＣの値と内部回路駆動用クロック信号ＣＬＫ２との関係を校正するための手段（校正手段）を設けるようになっている。これは、位相インターポレータ４の出力クロック信号（データ検出回路１に供給されるクロック信号）と内部回路駆動用クロック信号ＣＬＫ２の位相関係が特定の関係（例えば、立ち上がりエッジが一致するような関係）にある状態での位相コードＰＣの値を記録することに相当する。一度、位相コード値と位相差の関係が明確になれば、位相コード値を使ってシンクロナイザ２における書き込みタイミング（第１のクロック信号ＣＬＫ１）および読み出しタイミング（第２のクロック信号ＣＬＫ２）を制御することが可能になる。
【００１７】
なお、この校正の操作は、位相インターポレータと校正用の位相比較器（位相インターポレータの出力クロック信号と内部回路駆動用のクロック信号の位相を比較する回路）を含む位相比較ループを一時的に構成し、位相ロックした状態での位相コードを観察することによっても可能である。
以上のように、本発明のタイミング信号発生システム（受信回路）によれば、高速信号のレシーバから得られる位相コードを直接用いてシンクロナイザの読み出しタイミングを制御することができ、常に位相比較を行う回路に比べて遅延時間を削減して制御を行うことができる。また、本発明においては、一度校正の操作を行うと、それ以降は位相比較器を動作させる必要がなく、また、位相比較に伴うメタステーブルの問題は発生しない。さらに、位相インターポレータの位相コードを観察する方が位相比較器よりも高い分解能で位相を知ることができ、低レイテンシーのシンクロナイザを構成することができる。
【００１８】
【発明の実施の形態】
以下、本発明に係るタイミング信号発生システム（受信回路）の各実施例を添付図面に従って詳述する。
図３は本発明のタイミング信号発生システムの第１実施例を示すブロック図である。図３において、参照符号１はデータ検出回路、２はシンクロナイザ、３は制御回路、４は位相インターポレータ（ディレイエレメント）、５は内部回路（ユーザロジック）、そして、７はクロック検出回路を示している。さらに、参照符号３１はコード認識回路、３２はアップダウンカウンタ、６０はディジタルループフィルタ、６１は位相比較器（位相検出器：ＰＤ）、そして、６２は分周器を示している。なお、以下の各実施例において、同様の構成に対しては同じ参照符号を付している。
【００１９】
図３に示されるように、本第１実施例のタイミング信号発生システムにおいて、入力信号は２．５Ｇｂｐｓの高速信号であり、この高速の入力信号を、例えば、それぞれが６２５ＭＨｚの四相クロック信号で４ウェイ（４−ｗａｙ）動作するＤ型フリップフロップ（Ｄ−ＦＦ）で構成されたデータ検出回路１およびクロック検出回路７に供給するようになっている。ここで、データ検出回路１は、６２５ＭＨｚの四相クロック信号（位相が９０度ずつ異なる４つのクロック信号）によりビットセルのデータをサンプリングして入力信号からデータの検出（判定）を行うために用いられ、また、クロック検出回路７は、同じく６２５ＭＨｚの四相クロック信号によりビットセルのバウンダリ（境界）を検出して入力信号からクロック信号を再生するために用いられる。なお、データ検出回路１に供給される四相クロック信号およびクロック検出回路７に供給される四相クロック信号は、それぞれ４５度の位相差が設けられていて、それぞれビットセルのデータおよびバウンダリを検出するようになっている。
【００２０】
データ検出回路１およびクロック検出回路７に供給される各６２５ＭＨｚの四相クロック信号は、例えば、１．２５ＧＨｚの四相クロック信号（ＣＬＫ０：位相が９０度異なる２組の１．２５ＧＨｚの相補信号）が供給された位相インターポレータ４により生成される。この位相インターポレータ４に供給される四相クロック信号ＣＬＫ０は、分周器６２により、例えば、３１２．５ＭＨｚのクロック信号ＣＬＫ２に分周されて内部回路５に供給される。なお、クロック信号ＣＬＫ２は、シンクロナイザ２および位相比較器６１にも供給される。
【００２１】
ディジタルループフィルタ６０は、データ検出回路１およびクロック検出回路７の出力を受け取って、その位相差に対応する位相コードＰＣを出力する。この位相コードＰＣは、制御回路３におけるコード認識回路３１を介して位相インターポレータ４にフィードバックされる。
ここで、データ検出回路１から出力されるデータは、第１のクロック信号ＣＬＫ１に同期しており、また、シンクロナイザ２から出力されるデータは、内部回路５を駆動するのと同じ第２のクロック信号ＣＬＫ２に同期している。
【００２２】
本第１実施例のタイミング信号発生システムにおいて、内部回路５を駆動するクロック信号ＣＬＫ２と位相インターポレータ４の出力（クロック信号ＣＬＫ１）の位相を比較するための位相比較器６１の出力を観察し、位相インターポレータ４にフィードバックする位相コードＰＣをコード認識回路３１でサーチ（認識）し、そして、２つのクロック信号ＣＬＫ１およびＣＬＫ２の位相差が零になる位相コード（ＰＣ０）を探し出す。そして、この位相コード値ＰＣ０を与えた状態で、制御回路３におけるアップダウンカウンタ３２を零にリセットする。
【００２３】
それ以降、このアップダウンカウンタ３２は位相インターポレータ４の制御コードＰＣの増減と全く同じ動作を行う。ここで、ロックした状態では、２つのクロック信号ＣＬＫ１およびＣＬＫ２の立ち上がりエッジは一致しているため、アップダウンカウンタ３２の値が直接的に２つのクロック信号ＣＬＫ１，ＣＬＫ２間の位相差を表す数値になっている。
【００２４】
本第１実施例のタイミング信号発生システムは、上記したアップダウンカウンタ３２の値を使って、例えば、シンクロナイザ２に用いるＲＡＭの読み出しアドレスを制御することで、毎回位相比較をすることなく高い位相精度でシンクロナイザ２を制御することが可能になる。
図４は本発明のタイミング信号発生システムの第２実施例を示すブロック図である。図４において、参照符号６３はフィルタ（アップダウンカウンタ）を示し、また、６４は信号ＰＯにより制御されるセレクタを示している。
【００２５】
図４に示されるように、本第２実施例のタイミング信号発生システムは、パワーオン時（スタートアップ時）に２つのクロック信号ＣＬＫ１，ＣＬＫ２の位相差を零とするような一時的な位相ロックループを形成する。すなわち、パワーオン時には、高レベル『Ｈ』の信号ＰＯによりセレクタ６４が位相比較器６１の出力が供給されたフィルタ（アップダウンカウンタ）６３の出力を選択し、このフィルタ６３の出力が位相インターポレータ４にフィードバックされる。ここで、位相比較器６１には、２つのクロック信号ＣＬＫ１およびＣＬＫ２が供給され、クロック信号ＣＬＫ１，ＣＬＫ２の位相差を零とするようなループが形成される。このループがロックした状態で、制御回路３におけるアップダウンカウンタ３２の値が零にリセットされる。
【００２６】
次に、パワーオン時が終了すると、低レベル『Ｌ』の信号ＰＯによりセレクタ６４がディジタルループフィルタ６０の出力を選択する。これにより、パワーオン時にリセットされたアップダウンカウンタ３２は、それ以降、位相インターポレータ４の位相コード（ＰＣ）と同じ変化をする。
このように、本第２実施例のタイミング信号発生システムでは、帰還ループにより自動的に位相差が零となる位相コード（ＰＣ０）が探し出され、最小限の付加回路で校正が可能になる
図５は本発明のタイミング信号発生システムの第３実施例を示すブロック図である。図５において、参照符号３３はレジスタを示している。
【００２７】
図２と図５との比較から明らかなように、本第３実施例のタイミング信号発生システムは、図２の第１実施例における制御回路３のアップダウンカウンタ３２の代わりにレジスタ３３を設けるようにしたものである。
すなわち、本第３実施例のタイミング信号発生システムは、制御回路３の内部にアップダウンカウンタ（３２）を設けることなく、コード認識回路３１により２つのクロック信号ＣＬＫ１およびＣＬＫ２の位相が揃ったのを認識した時点での位相コードの値（ＰＣ０）をレジスタ３３に記憶するようにしたものである。その後、制御回路３は、位相コードＰＣとレジスタ３３に記憶された値（ＰＣ０）の差を計算することで、２つのクロック信号ＣＬＫ１，ＣＬＫ２の位相関係を知ることができ、シンクロナイザ２を制御することが可能になる。
【００２８】
図６は本発明のタイミング信号発生システムの第４実施例を示すブロック図である。
図６に示されるように、本第４実施例のタイミング信号発生システムは、前述した図３に示す第１実施例のタイミング信号発生システムにおけるデータ検出回路１およびクロック検出回路７を、ポインタ信号ＰＳによる偶数（ＥＶＥＮ）および奇数（ＯＤＤ）の構成とし、クロック（第１のクロック）ＣＬＫ１の周波数を半分（例えば、３１２．５ＭＨｚ）とするようになっている。
【００２９】
すなわち、本第４実施例のタイミング信号発生システムにおいて、４−ｗａｙで動作するデータ検出回路１およびクロック検出回路７は、ポインタ信号ＰＳにより制御されるポインタとして動作する１ビットのＤ−ＦＦの出力に応じて偶数または奇数の信号パスに信号を書き込む。従って、書き込みを行うクロック信号（ＣＬＫ１）の周波数は３１２．５ＭＨｚとなり、出力用Ｄ−ＦＦは、３１２．５ＭＨｚの内部クロック信号（ＣＬＫ２）でこれら書き込まれたＤ−ＦＦの出力をサンプリングする。そして、偶数および奇数の信号の並べ替えに位相コードを使用することで、正しいタイミングで出力をサンプリングが可能になる。
【００３０】
図７は本発明のタイミング信号発生システムの第５実施例を示すブロック図である。
図６と図７との比較から明らかなように、本第５実施例のタイミング信号発生システムは、図６の第４実施例における位相比較器６１に対して第１のクロック信号（データ検出回路等を駆動するクロック信号）ＣＬＫ１を入力する代わりにデータクロック信号ＤＣＬＫを供給し、このデータクロック信号ＤＣＬＫと第２のクロック信号（内部回路を駆動するクロック信号）ＣＬＫ２とを位相比較するようになっている。ここで、データクロック信号ＤＣＬＫは、各レジスタの遅延を補償したクロック信号である。
【００３１】
すなわち、本第第５実施例のタイミング信号発生システムは、位相比較器６１において、高速信号受信クロック信号（第１のクロック信号）ＣＬＫ１と内部回路駆動クロック信号（第２のクロック信号）ＣＬＫ２を直接比較するのではなく、高速信号受信クロック信号ＣＬＫ１でデータ検出回路（判定回路）７と同じ回路を駆動して作った『０１０１…』の周期パターン信号（データクロック信号ＤＣＬＫ）と内部回路駆動クロック信号ＣＬＫ２を比較するようになっている。ここで、位相比較器６１における比較には、シンクロナイザ２で出力用Ｄ−ＦＦがデータをサンプリングするのに使用するのと同じＤ−ＦＦを用いる。すなわち、位相比較器６１では、出力用Ｄ−ＦＦと同じ回路構成のＤ−ＦＦを使用して、同じように内部回路駆動クロック信号ＣＬＫ２でデータクロック信号ＤＣＬＫをサンプリングし、この出力を位相比較結果として使用する。
【００３２】
本第５実施例では、シンクロナイザ２に用いる検出（判定）回路の遅延（clock-to-Ｑ遅延）、および、出力用Ｄ−ＦＦのセットアップ／ホールド時間が補償されるため、広いプロセス範囲、温度・電圧範囲で正しく動作する回路を実現することが可能になる。
図８は本発明が適用される受信回路のアーキテクチャの一例を示すブロック図であり、並列レシーバのアーキテクチャを示すものである。図８において、参照符号１０はデータ検出回路（データ検出ユニット）、１１は判定回路（検出回路）、１２は位相インターポレータ（Ｐ／Ｉ）、２０，２０’はシンクロナイザ（ＳＹＮＣ）、３０，３０’は位相インターポレータカウンタ（ＰＩ ＣＮＴＲ）、７０はクロック検出回路（クロック検出ユニット）、そして、９０は基本制御回路（Basic Control Unit：ＢＣＴＬ部）を示している。
【００３３】
受信回路は、第１のクロック（レシーバクロック：ＣＬＫ１）により駆動されるクロック検出回路７０および複数のデータ検出回路１０を有するレシーバクロック領域ＲＣＤと、ＢＣＴＬ部９０を有するコアクロック領域ＣＣＤ（内部回路５）とを備える。
各データ検出回路１０およびクロック検出回路７０は、４−ｗａｙ動作を行うようになっており、それぞれ判定回路１１（例えば、図７のデータ検出回路１に対応）および位相インターポレータ１２（例えば、図７の位相インターポレータ４に対応）を備えている。各位相インターポレータ１２には、位相インターポレータカウンタ（ＰＩカウンタ）３０，３０’の出力が供給され、また、各判定回路１１の出力はシンクロナイザ２０，２０’に供給され、コアロジック（内部回路）に送られる。なお、位相インターポレータ１２のコード（位相制御コード）は、コアロジック中のＢＣＴＬ部９０で生成される。
【００３４】
図９は図８の受信回路におけるＢＣＴＬ部９０の一例を示すブロック図である。
ＢＣＴＬ部９０は、コアロジック領域ＣＣＤに設けられ、各シンクロナイザ２０，２０’および各ＰＩカウンタ３０，３０’を制御する。すなわち、図９に示されるように、ＢＣＴＬ部９０は、第１のフィルタ９１、第２のフィルタ９２、第３のフィルタ部９３、遅延コード発生回路９４、加算器９５、セレクタ９６、レイテンシーカウンタ（ＬＴＣ ＣＮＴＲ）９７，および、制御信号発生部９８を備え、各シンクロナイザ２０，２０’で用いるリードポインタを制御するポインタ制御信号ＰＳ、遅延コードＤＣ、各ＰＩカウンタ３０，３０’に与える制御コード（ｂ０、ｂ１、ｂ２）、および、位相オフセットキャンセル信号ＰＯＣを生成する。
【００３５】
レイテンシーカウンタ９７は、出力する信号の符号が逆である点を除くと、ＰＩカウンタ３０に類似した構成とされ、位相コードを校正した後、レイテンシーカウンタ９７のカウント値からデータの遅延量が分かるようになっている。なお、位相コードの校正によるレイテンシーカウンタ９７のリセット動作は、制御信号発生部９８からの位相オフセットキャンセル信号ＰＯＣにより行われる。なお、制御信号発生部９８は、位相オフセットキャンセル信号ＰＯＣだけでなく、受信回路に必要とされる様々な制御信号を発生している。
【００３６】
位相オフセットキャンセル信号ＰＯＣは、図１７を参照して後述するように、セレクタ３０２を制御して、カウンタ３０１に対する位相コードの校正処理を行うようになっている。また、後述するように（或いは、図７に示されるように）、ポインタ制御信号ＰＳは、シンクロナイザ２０，２０’（２）が適切なデータパスを選択、すなわち、偶数番目の信号が送出されるＥＶＥＮパスと奇数番目の信号が送出されるＯＤＤパスかを選択するために使用される。
【００３７】
図８および図９に示されるように、ディジタルフィルタ（第１のフィルタ９１および第２のフィルタ９２）は、シンクロナイザ２０’を介して供給されるクロック検出回路７０からの出力により内部クロックの入カクロックに対する遅れ/進みを判定して処理し、ＰＩカウンタ３０’を介してクロック検出回路７０の位相インターポレ一夕（１２）にフィードバックする。ここで、ＰＩカウンタ３０’には第１のフィルタ９１の出力が供給され、また、各ＰＩカウンタ３０には第２のフィルタ９２の出力と第３のフィルタ部９３の各出力とが加算器９５で加算されたものが供給される。そして、各ＰＩカウンタ３０を介して各データ検出回路１０の位相インターポレ一夕１２にもフィードバック（アップまたはダウン）値が送られる。
【００３８】
ここで、シンクロナイザ２０，２０’は、遅延コードＤＣにより制御されるが、この遅延コードＤＣは遅延量をディジタル値で表したものである。また、第３のフィルタ部９３は、クロック検出回路７０とデータ検出回路１０の間のスキュー調整を行うロジック回路を備え、このスキュー調整ロジック回路により各レシーバ（クロック検出回路７０およびデータ検出回路１０）の位相誤差が最小となるように制御する。
【００３９】
図１０は図８の受信回路におけるレシーバの判定回路１１の一例を示すブロック図である。図１０において、参照符号１１１はイコライザ、１１２ｏ，１１３ｏおよび１１２ｅ，１１３ｅは奇数パス用および偶数パス用データ判定ユニット（Ｄ型フリップフロップ：Ｄ−ＦＦ）、１１４ｏおよび１１４ｅは奇数パス用および偶数パス用バッファ、そして、１１５は制御信号発生部を示している。
【００４０】
判定回路１１は後段のシンクロナイザにデータを渡す役割を果たすが、入力信号はイコライザ（ＥＱＲＺ）１１１を介して奇数パス用データ判定ユニット１１２ｏ，１１３ｏおよび偶数パス用データ判定ユニット１１２ｅ，１１３ｅに供給される。ここで、奇数パス用データ判定ユニット１１２ｏ，１１３ｏおよび偶数パス用データ判定ユニット１１２ｅ，１１３ｅは、四相クロック信号（位相が９０度異なる２組の相補信号）Ａ，Ｂ，ＡＸ，ＢＸが供給された制御信号発生部１１５の出力により交互に駆動されるようになっている。また、各イコライザ（４つのイコライザ）には、それぞれ位相が９０度異なる四相クロック信号Ａ，Ｂ，ＡＸ，ＢＸにより、順次駆動されるようになっている。そして、奇数パス用データ判定ユニット１１２ｏ，１１３ｏおよび偶数パス用データ判定ユニット１１２ｅ，１１３ｅの出力は、それぞれバッファ１１４ｏおよび１１４ｅを介してデータＤ０（Ｄ０〜Ｄ３）として出力される。
【００４１】
ここで、四相クロック信号Ａ，Ｂ，ＡＸ，ＢＸは、位相インターポレータ１２の出力として判定回路１１に入力され、また、データＤ０〜Ｄ３およびデータクロック信号ＤＣＬＫは、シンクロナイザ（シンクロナイザの後半部分）２０へ出力される。
図１１は図８の受信回路におけるシンクロナイザ２０の一例を示すブロック図である。図１１において、参照符号２０１はシンクロナイズユニット、２０２はレジスタ（Ｄ−ＦＦ）、２０３は位相比較器（位相検出器）、そして、２０４はフィルタ（ディジタルフィルタ）を示している。
【００４２】
図１１に示されるように、シンクロナイザ（シンクロナイザの後半部分）２０は、判定回路１１からのデータ信号Ｄ０〜Ｄ３およびデータクロック信号ＤＣＬＫを受け取ると共に、基本制御回路（ＢＣＴＬ部）９０からの遅延コードＤＣおよびポインタ信号ＰＳ、並びに、コアクロック（第２のクロック信号ＣＬＫ２）を受け取る。
【００４３】
各シンクロナイズユニット２０１は、複数のレジスタ（Ｄ−ＦＦ）２１１〜２１６およびセレクタ２１７〜２１９を備えて構成され、セレクタ２１９で選択されたシンクロナイズユニット２０１の出力信号がコアクロックＣＬＫ２で制御されるレジスタ２０２を介して出力されることにより、コアクロックＣＬＫ２に同期したデータ信号Ｄ０’〜Ｄ３’が得られる。
【００４４】
ここで、セレクタ２１９は、基本制御回路９０からのポインタ信号ＰＳにより制御され、奇数または偶数の信号パス（奇数パス用または偶数パス用バッファ１１４ｏ，１１４ｅの出力）が選択されて出力される。また、セレクタ２１７および２１８は遅延コードＤＣにより制御され、遅延量に応じたレジスタの段数が選択されるようになっている。
【００４５】
位相比較器２０３（例えば、図７における位相比較器６１に対応）は、データクロック信号ＤＣＬＫとコアクロックＣＬＫ２の位相を比較し、その出力をフィルタ２０４（例えば、図４におけるフィルタ６３に対応）を介してＰＩカウンタ３０へ供給する。これにより、コアクロック（ＣＬＫ２）とデータクロック信号ＤＣＬＫの位相が合い、その結果として、これと特定の位相関係（Ｄ−ＦＦのclock-to-Ｑの時間に相当）にある位相インターポレ一夕のクロック（ＤＣＬＫ）の位相が合う位相コード値が決定(校正)されることになる。
【００４６】
図１２は図１１のシンクロナイザにおける位相比較器（位相検出回路）２０３およびフィルタ２０４の一例を示すブロック図であり、図１３は図１２の位相検出回路におけるコード発生回路の動作を説明するための図である。
図１２に示されるように、位相比較器（位相検出器）２０３は出力レジスタと同様のレジスタ（Ｄ−ＦＦ）として構成され、また、フィルタ２０４は、アップダウンカウンタ（例えば、４ビットのアップダウンカウンタ）２４１、フィルタ部２４２およびコード発生器２４３を備えて構成される。そして、データクロック信号ＤＣＬＫとコアクロックＣＬＫ２の位相差に応じてアップダウンカウンタ２４１を制御し、フィルタ２４２の出力Ｕ，Ｄに応じて図１３に示すような真理値表のコードｂ２，ｂ０を出力する。
【００４７】
図１４は図１１のシンクロナイザの動作を説明するためのタイミング図であり、偶数の信号パスの動作を説明するものである。なお、奇数の信号パスも同様である。図１４において、参照符号ＰＰは、入力された４ビットの最初のクロック『０』からこの４ビットデータを並列に出力するまでのレイテンシーが零（３ＵＩ＋ｔｄ：ここで、ｔｄはレジスタの遅延）のタイミングを示し、また、Ｔｍｉｎは読み出し最小時間（３ＵＩ＋ｔｄ＋（０〜６ＵＩ）：ここで、０〜６ＵＩは読み出しマージン）を示す。
【００４８】
図９を参照して説明したように、位相コードを校正した後のデータの遅延は、基本制御回路（ＢＣＴＬ部）９０におけるレイテンシーカウンタ９７の値により分かる。このレイテンシーカウンタ９７の値を使用して遅延コードＤＣおよびポインタ信号ＰＳを発生する。
図１４ではレイテンシーコードの上位４ビットが示されており、遅延コードＤＣによって、セレクタ（図１１における偶数の信号パスのセレクタ）２１８が制御される。すなわち、上位４ビットのレイテンシーコードが『００００』，『０００１』，『００１０』のとき、図１１のセレクタ２１８は信号パスＲ００（レジスタを通らないパス）を選択し、また、レイテンシーコードが『００１１』，『０１００』のとき、セレクタ２１８は信号パスＲ０１（レジスタ２１４だけを通るパス）を選択し、さらに、レイテンシーコードが『０１０１』，『０１１０』のとき、セレクタ２１８は信号パスＲ１０（レジスタ２１４および２１５を通るパス）を選択し、そして、レイテンシーコードが『０１１１』，『１０００』，『１００１』のとき、セレクタ２１８は信号パスＲ１１（全てのレジスタ２１４〜２１６を通るパス）を選択する。
【００４９】
ここで、ポインタ信号ＰＳは、基本的には『０１０１』とトグルを続けるが、シンクロナイザ２０の遅延が限界値を超えて大きく（或いは、小さく）なると、基本制御回路９０によりトグルしないように制御し（例えば、『０１０１０１１０１０…』（『…１１…』））、それと同時に、例えば、レイテンシーコードを４ＵＩ（単位間隔：Unit Interval）だけシフトする。なお、このレイテンシーコードのシフト処理が行われるときのデータは使用せずに廃棄することになるが、これは、例えば、入力信号（受信回路に伝えられるデータ信号）の所定ビット毎にそのための補償用データを挿入しておく。この補償用データは、例えば、最初の符号が特殊符号（Null Symbol）で４ビットのデータとして構成される。
【００５０】
なお、位相コードの校正は、例えば、電源の投入時等において、４ビット周期のトレーニングパターンの入力信号『１０００１０００１０００１…』を与えて行うようになっている。そして、シンクロナイザ２０で使用する遅延コードは、図１４に示されるようなレイテンシーコードに基づいて発生される。
図１５は図８の受信回路における先読み特殊符号発生ユニットの一例を示すブロック図である。
【００５１】
図１５に示されるように、先読み特殊符号発生ユニット２２０は、図１１に示すようなシンクロナイズユニット２０１と類似の構成とされ、複数のレジスタ（Ｄ−ＦＦ）２２１〜２２４、セレクタ２２５〜２２７、および、出力レジスタ（Ｄ−ＦＦ）２２８を備えて構成される。すなわち、例えば、受信回路に対してシリアルに送られてくる４ビットデータの最初の１ビット（レジスタ１１２ｏ，１１２ｅ）の出力信号だけ、バッファ１４４ｏ，１４４ｅを介して先読み特殊符号発生ユニット２２０に供給され、これにより、パラレルに出力されるデータＤ０〜Ｄ３よりも早いタイミング（３ＵＩ程度早いタイミング）で、特殊符号（４ビットの補償用データの最初の１ビット）ｎを検出することができるようになっている。
【００５２】
図１６は図１５のシンクロナイザの動作を説明するためのタイミング図である。
図１４と図１６との比較から明らかなように、図１５に示すシンクロナイザにおける先読み特殊符号発生ユニット２２０は、図１１と類似した動作を行って遅延コードがレイテンシーコードに基づいて発生される。なお、上述した特殊符号（Null Symbol）を他のデータよりも先に確認することによって、補償用データによる処理を行うようになっている。
【００５３】
図１７は図８の受信回路における位相インターポレータ１２とシンクロナイザ２０との間のインターフェース回路（ＰＩ制御回路）３０の一例を示すブロック図である。
図１７に示されるように、インターフェース回路３０は、カウンタ３０１およびセレクタ３０２を備え、シンクロナイザ２０の出力（フィルタ２０４からの出力コード）ｂ２，ｂ１（＝０），ｂ０と基本制御回路９０からのコードｂ２’，ｂ１’，ｂ０’とを位相オフセットキャンセル信号ＰＯＣによりセレクタ３０２で選択して、カウンタ３０１に供給する。そして、カウンタ３０１によりカウントされた位相コード（グレーコード：Gray Code）は、位相インターポレータ１２に供給される。
【００５４】
ここで、位相オフセットキャンセル信号ＰＯＣが『１』のとき、セレクタ３０２はシンクロナイザ２０からのコードを選択することになり、ローカルな帰還ループが形成されて位相コードの校正が行われる。また、位相オフセットキャンセル信号ＰＯＣが『０』のときには、基本制御回路９０からの出力コードが選択されてそれがカウンタ３０１に供給される。
【００５５】
図１８は図８の受信回路における位相インターポレータ１２の一例を示すブロック図である。
図１８に示されるように、位相インターポレータ１２は、コード変換部１２１、Ｄ／Ａコンバータ１２２、位相インターポレータコア１２３、および、分周器１２４を備えている。
【００５６】
コード変換部１２１は、カウンタ３０１（インターフェース回路３０）からの位相コード（グレーコード）をサモメタコード（Thermometer Code）に変換してＤ／Ａコンバータ１２２に供給し、このＤ／Ａコンバータ１２２は、供給されたサモメタコードをアナログ信号に変換して位相インターポレータコア１２３に供給する。
【００５７】
位相インターポレータコア１２３は、ミキサおよび比較器を備え、例えば、ＰＬＬ回路からの四相クロック信号（例えば、８００ＭＨｚ）に対してＤ／Ａコンバータ１２２の出力で重み付けを行って任意の位相を有する二相クロック信号（例えば、８００ＭＨｚ）を分周器１２４に出力する。分周器１２４は、入力された二相クロック信号を分周してそれぞれ位相が９０度異なる四相クロック信号（位相が９０度異なる２組の相補信号）Ａ，Ｂ，ＡＸ，ＢＸ（例えば、４００ＭＨｚ）を発生し、この四相クロック信号が判定回路１１に供給されることになる。
【００５８】
（付記１） 基準クロック信号を受け取り、ディジタルコードで出力位相を制御して第１のクロック信号を発生するクロック信号発生手段と、
該第１のクロック信号で動作する回路群と第２のクロック信号で動作する内部回路との間で信号の受け渡しを行うシンクロナイズ手段と、
前記第１のクロック信号と前記第２のクロック信号の位相が特定の関係にあるときの位相コードを認識する位相コード認識手段と、
該認識された位相コードの値と前記第１および第２のクロック信号の位相差との関係を校正する校正手段とを備え、該校正手段により校正された位相コード情報を使って前記シンクロナイズ手段を制御することを特徴とするタイミング信号発生システム。
【００５９】
（付記２） 付記１に記載のタイミング信号発生システムにおいて、前記第２のクロック信号の周期と前記基準クロック信号の周期とは整数倍の関係にあることを特徴とするタイミング発生回路。
（付記３） 付記１に記載のタイミング信号発生システムにおいて、前記クロック信号発生手段は、位相インターポレータであることを特徴とするタイミング発生回路。
【００６０】
（付記４） 付記１に記載のタイミング信号発生システムにおいて、前記校正手段による位相コード値と第１および第２のクロック信号の位相差との校正を、該タイミング信号発生システムを設けた装置の電源投入時に実行することを特徴とするタイミング発生回路。
（付記５） 付記１に記載のタイミング信号発生システムにおいて、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とするタイミング信号発生システム。
【００６１】
（付記６） 付記１に記載のタイミング信号発生システムにおいて、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とするタイミング信号発生システム。
【００６２】
（付記７） 付記１に記載のタイミング信号発生システムにおいて、さらに、
前記第１のクロック信号と前記第２のクロック信号の位相比較を行う位相比較器と、
該位相比較器の出力を処理して前記位相コードに帰還をかける帰還ループを備え、該帰還ループを動作させて前記第１および第２のクロック信号の位相差を所定の値にするときの位相コードを認識することを特徴とするタイミング信号発生システム。
【００６３】
（付記８） 付記７に記載のタイミング信号発生システムにおいて、前記位相比較器は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とするタイミング信号発生システム。
【００６４】
（付記９） 付記７に記載のタイミング信号発生システムにおいて、前記位相比較器は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とするタイミング信号発生システム。
【００６５】
（付記１０） 付記１に記載のタイミング信号発生システムにおいて、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったタイミングで零にリセットされ、その後は前記位相コードと同様に変化するカウンタを備えることを特徴とするタイミング信号発生システム。
（付記１１） 付記１に記載のタイミング信号発生システムにおいて、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったときの位相コードの値をオフセット値として記憶する記憶手段を備えることを特徴とするタイミング信号発生システム。
【００６６】
（付記１２） 付記１０または１１のいずれか１項に記載のタイミング信号発生システムにおいて、前記シンクロナイズ手段をＦＩＦＯと等価な回路で構成し、該ＦＩＦＯの書き込みポインタの値および前記位相コードの値を用いて当該ＦＩＦＯの読み出しポインタの値を決定することを特徴とするタイミング信号発生システム。
【００６７】
（付記１３） 入力信号からクロック信号を再生し、該再生されたクロック信号を用いて該入力信号のデータを読み出す受信回路であって、
基準クロック信号を受け取り、ディジタルコードで出力位相を制御して第１のクロック信号を発生するクロック信号発生手段と、
該第１のクロック信号で動作する回路群と第２のクロック信号で動作する内部回路との間で信号の受け渡しを行うシンクロナイズ手段と、
前記第１のクロック信号と前記第２のクロック信号の位相が特定の関係にあるときの位相コードを認識する位相コード認識手段と、
該認識された位相コードの値と前記第１および第２のクロック信号の位相差との関係を校正する校正手段とを備え、該校正手段により校正された位相コード情報を使って前記シンクロナイズ手段を制御することを特徴とする受信回路。
【００６８】
（付記１４） 付記１３に記載の受信回路において、
前記第１のクロック信号で動作する回路群は、前記入力信号からデータを検出するためのデータ検出回路、および、該入力信号からクロックを再生するためのクロック検出回路を備え、
前記第２のクロック信号で動作する内部回路は、前記クロック信号発生手段を制御する基本制御回路を備えることを特徴とする受信回路。
【００６９】
（付記１５） 付記１４に記載の受信回路において、
前記データ検出回路は、第１のクロック信号群により駆動される複数のデータ検出ユニットを備え、
前記クロック検出回路は、前記第１のクロック信号群と所定の位相差だけ異なる第２のクロック信号群により駆動される複数のクロック検出ユニットを備えることを特徴とする受信回路。
【００７０】
（付記１６） 付記１４に記載の受信回路において、前記データ検出回路および前記クロック検出回路は偶数の信号パスおよび奇数の信号パスを有し、ポイント制御信号に応じて該偶数または奇数のいずれかの信号パスを選択するようになっていることを特徴とする受信回路。
（付記１７） 付記１３に記載の受信回路において、前記第２のクロック信号の周期と前記基準クロック信号の周期とは整数倍の関係にあることを特徴とする受信回路。
【００７１】
（付記１８） 付記１３に記載の受信回路において、前記クロック信号発生手段は、位相インターポレータであることを特徴とする受信回路。
（付記１９） 付記１３に記載の受信回路において、前記校正手段による位相コード値と第１および第２のクロック信号の位相差との校正を、該受信回路を設けた装置の電源投入時に実行することを特徴とする受信回路。
【００７２】
（付記２０） 付記１３に記載の受信回路において、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とする受信回路。
【００７３】
（付記２１） 付記１３に記載の受信回路において、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とする受信回路。
【００７４】
（付記２２） 付記１３に記載の受信回路において、さらに、
前記第１のクロック信号と前記第２のクロック信号の位相比較を行う位相比較器と、
該位相比較器の出力を処理して前記位相コードに帰還をかける帰還ループを備え、該帰還ループを動作させて前記第１および第２のクロック信号の位相差を所定の値にするときの位相コードを認識することを特徴とする受信回路。
【００７５】
（付記２３） 付記２２に記載の受信回路において、前記位相比較器は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とする受信回路。
【００７６】
（付記２４） 付記２２に記載の受信回路において、前記位相比較器は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とする受信回路。
（付記２５） 付記１３に記載の受信回路において、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったタイミングで零にリセットされ、その後は前記位相コードと同様に変化するカウンタを備えることを特徴とする受信回路。
【００７７】
（付記２６） 付記１３に記載の受信回路において、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったときの位相コードの値をオフセット値として記憶する記憶手段を備えることを特徴とする受信回路。
（付記２７） 付記２５または２６のいずれか１項に記載の受信回路において、前記シンクロナイズ手段をＦＩＦＯと等価な回路で構成し、該ＦＩＦＯの書き込みポインタの値および前記位相コードの値を用いて当該ＦＩＦＯの読み出しポインタの値を決定することを特徴とする受信回路。
【００７８】
【発明の効果】
以上、詳述したように、本発明によれば、高速信号の受信に使うクロック信号と内部回路の駆動クロック信号との位相関係を、位相検出回路を常時動作させることなく全ての位相範囲に渡って正確に知ることができるため、低レイテンシーでしかもメタステーブル状態の可能性のないシンクロナイザを実現することができる。従って、シンクロナイザを有するタイミング信号発生システム（受信回路）を、より少ない回路量で構成すると共に、短い処理時間で動作させることができる。
【図面の簡単な説明】
【図１】従来のタイミング信号発生システム（受信回路）の一例を示すブロック図である。
【図２】本発明に係るタイミング信号発生システム（受信回路）の原理構成を示すブロック図である。
【図３】本発明のタイミング信号発生システムの第１実施例を示すブロック図である。
【図４】本発明のタイミング信号発生システムの第２実施例を示すブロック図である。
【図５】本発明のタイミング信号発生システムの第３実施例を示すブロック図である。
【図６】本発明のタイミング信号発生システムの第４実施例を示すブロック図である。
【図７】本発明のタイミング信号発生システムの第５実施例を示すブロック図である。
【図８】本発明が適用される受信回路のアーキテクチャの一例を示すブロック図である。
【図９】図８の受信回路におけるＢＣＴＬ部の一例を示すブロック図である。
【図１０】図８の受信回路におけるレシーバの判定回路の一例を示すブロック図である。
【図１１】図８の受信回路におけるシンクロナイザの一例を示すブロック図である。
【図１２】図１１のシンクロナイザにおける位相比較器およびフィルタの一例を示すブロック図である。
【図１３】図１２の位相検出回路におけるコード発生回路の動作を説明するための図である。
【図１４】図１１のシンクロナイザの動作を説明するためのタイミング図である。
【図１５】図８の受信回路における先読み特殊符号発生ユニットの一例を示すブロック図である。
【図１６】図１５のシンクロナイザの動作を説明するためのタイミング図である。
【図１７】図８の受信回路における位相インターポレータとシンクロナイザとの間のインターフェース回路の一例を示すブロック図である。
【図１８】図８の受信回路における位相インターポレータの一例を示すブロック図である。
【符号の説明】
１，１０…データ検出回路（データ検出回路ユニット）
２，２０，２０’…シンクロナイザ
３…制御回路
４…ディレイエレメント（位相インターポレータ）
５…内部回路
６…ＰＬＬ回路
７，７０…クロック検出回路（クロック検出回路ユニット）
８…位相比較器（位相検出器）
９…フィルタ（ディジタルフィルタ）
１１…判定回路（検出回路）
１２…位相インターポレータ
３０，３０’…位相インターポレータカウンタ（ＰＩカウンタ）
３１…コード認識回路
３２…アップダウンカウンタ
３３…レジスタ
６０…ディジタルループフィルタ
６１…位相比較器
６２…分周器
６３…フィルタ（アップダウンカウンタ）
６４…セレクタ
９０…基本制御回路（ＢＣＴＬ部）
９１…第１のフィルタ
９２…第２のフィルタ
９３…第３のフィルタ部（スキュー調整ロジック回路）
９４…遅延コード発生回路
９５…加算器
９６…セレクタ
９７…レイテンシーカウンタ
９８…制御信号発生部
２０１…シンクロナイズユニット
２０２…レジスタ（Ｄ−ＦＦ）
２０３…位相比較器（位相検出器）
２０４…フィルタ（ディジタルフィルタ）
２２０…先読み特殊符号発生ユニット
Claims (9)
- 入力信号からクロック信号を再生し、該再生されたクロック信号を用いて該入力信号のデータを読み出す受信回路であって、
基準クロック信号を受け取り、ディジタルコードで出力位相を制御して第１のクロック信号を発生するクロック信号発生手段と、
該第１のクロック信号で動作する回路群と第２のクロック信号で動作する内部回路との間で信号の受け渡しを行うシンクロナイズ手段と、
前記第１のクロック信号と前記第２のクロック信号の位相が特定の関係にあるときの、前記第１のクロック信号で動作する回路群で処理する信号から生成した位相コードを認識する位相コード認識手段と、
該認識された位相コードの値と前記第１および第２のクロック信号の位相差との関係を校正する校正手段とを備え、該校正手段により校正された位相コード情報を使って、前記第１のクロック信号に同期した信号を前記第２のクロック信号に同期した信号に変換するように、前記シンクロナイズ手段を制御することを特徴とする受信回路。 - 請求項１に記載の受信回路において、前記第２のクロック信号の周期と前記基準クロック信号の周期とは整数倍の関係にあることを特徴とする受信回路。
- 請求項１に記載の受信回路において、前記クロック信号発生手段は、位相インターポレータであることを特徴とする受信回路。
- 請求項１に記載の受信回路において、前記校正手段による位相コード値と第１および第２のクロック信号の位相差との校正を、該受信回路を設けた装置の電源投入時に実行することを特徴とする受信回路。
- 請求項１に記載の受信回路において、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチする第２のＤ型フリップフロップとを備えることを特徴とする受信回路。 - 請求項１に記載の受信回路において、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動されるセレクタと、
該セレクタから出力される繰り返し信号を前記第２のクロック信号で駆動されてラッチするＤ型フリップフロップとを備えることを特徴とする受信回路。 - 請求項１に記載の受信回路において、さらに、
前記第１のクロック信号と前記第２のクロック信号の位相比較を行う位相比較器と、
該位相比較器の出力を処理して前記位相コードに帰還をかける帰還ループを備え、該帰還ループを動作させて前記第１および第２のクロック信号の位相差を所定の値にするときの位相コードを認識することを特徴とする受信回路。 - 請求項１に記載の受信回路において、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったタイミングで零にリセットされ、その後は前記位相コードと同様に変化するカウンタを備えることを特徴とする受信回路。
- 請求項１に記載の受信回路において、前記校正手段は、前記第１および第２のクロック信号の位相差が所定の値になったときの位相コードの値をオフセット値として記憶する記憶手段を備えることを特徴とする受信回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189901A JP4672194B2 (ja) | 2001-06-22 | 2001-06-22 | 受信回路 |
| US10/077,875 US7283601B2 (en) | 2001-06-22 | 2002-02-20 | Timing signal generating system and receiving circuit for transmitting signals at high speed with less circuitry |
| EP02251188A EP1271284B1 (en) | 2001-06-22 | 2002-02-21 | Timing signal generating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189901A JP4672194B2 (ja) | 2001-06-22 | 2001-06-22 | 受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003008555A JP2003008555A (ja) | 2003-01-10 |
| JP4672194B2 true JP4672194B2 (ja) | 2011-04-20 |
Family
ID=19028754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001189901A Expired - Fee Related JP4672194B2 (ja) | 2001-06-22 | 2001-06-22 | 受信回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7283601B2 (ja) |
| EP (1) | EP1271284B1 (ja) |
| JP (1) | JP4672194B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3660638B2 (ja) * | 2002-03-27 | 2005-06-15 | 株式会社東芝 | クロック抽出回路 |
| EP1385307B1 (en) * | 2002-07-22 | 2007-03-28 | Texas Instruments Limited | Method and apparatus for synchronising multiple serial datastreams in parallel |
| US20040088594A1 (en) * | 2002-10-31 | 2004-05-06 | Canagasaby Karthisha S. | Receiver tracking mechanism for an I/O circuit |
| DE60324429D1 (de) * | 2003-09-17 | 2008-12-11 | Verigy Pte Ltd Singapore | Kanal mit verschiedenen Taktregionen |
| JP2006262197A (ja) | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | 位相制御回路 |
| US7684534B2 (en) * | 2005-07-11 | 2010-03-23 | International Business Machines Corporation | Method and apparatus for handling of clock information in serial link ports |
| US7697647B1 (en) * | 2005-10-03 | 2010-04-13 | Avaya Inc. | Method and system for switching between two (or more) reference signals for clock synchronization |
| JP4749168B2 (ja) * | 2006-02-01 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
| ATE472779T1 (de) * | 2007-12-27 | 2010-07-15 | Em Microelectronic Marin Sa | Elektronischer schaltkreis für nicht initialisierten anrufbeantworter bei einschaltung der versorgungsspannung |
| US8058916B2 (en) * | 2010-04-15 | 2011-11-15 | Xilinx, Inc. | Lockstep synchronization and maintenance |
| US8948332B2 (en) * | 2012-11-16 | 2015-02-03 | Analog Devices, Inc. | Method of static phase offset correction for a linear phase detector |
| JP6149594B2 (ja) * | 2013-08-09 | 2017-06-21 | 富士通株式会社 | 受信回路 |
| JP6337479B2 (ja) * | 2014-01-24 | 2018-06-06 | 富士通株式会社 | 位相補間クロック発生回路 |
| US10579833B1 (en) * | 2014-12-16 | 2020-03-03 | Thales Esecurity, Inc. | Tamper detection circuit assemblies and related manufacturing processes |
| US9800438B1 (en) * | 2016-10-25 | 2017-10-24 | Xilinx, Inc. | Built-in eye scan for ADC-based receiver |
| US10153775B1 (en) * | 2017-09-12 | 2018-12-11 | Micron Technology, Inc. | Phase interpolator |
| CN108089631B (zh) * | 2017-12-11 | 2023-10-27 | 深圳市博巨兴微电子科技有限公司 | 一种用于微控制器芯片的时钟侦测电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5479457A (en) * | 1993-08-27 | 1995-12-26 | Vlsi Technology Inc. | Method and apparatus for attenuating jitter in a digital transmission line |
| US6334219B1 (en) * | 1994-09-26 | 2001-12-25 | Adc Telecommunications Inc. | Channel selection for a hybrid fiber coax network |
| US5613235A (en) * | 1995-06-29 | 1997-03-18 | Nokia Mobile Phones Limited | Operation of a radiotelephone in a synchronous extended standby mode for conserving battery power |
| US5731723A (en) * | 1995-12-11 | 1998-03-24 | Texas Instruments, Incorporated | Half symbol delay calibration for phase window centering |
| JPH11110065A (ja) * | 1997-10-03 | 1999-04-23 | Mitsubishi Electric Corp | 内部クロック信号発生回路 |
| US6148052A (en) * | 1997-12-10 | 2000-11-14 | Nortel Networks Corporation | Digital phase detector with ring oscillator capture and inverter delay calibration |
| TW439363B (en) * | 2000-01-26 | 2001-06-07 | Via Tech Inc | Delay device using a phase lock circuit for calibrating and its calibrating method |
| US6617936B2 (en) * | 2001-02-20 | 2003-09-09 | Velio Communications, Inc. | Phase controlled oscillator |
| US7194056B2 (en) * | 2001-06-25 | 2007-03-20 | Rambus Inc. | Determining phase relationships using digital phase values |
-
2001
- 2001-06-22 JP JP2001189901A patent/JP4672194B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-20 US US10/077,875 patent/US7283601B2/en not_active Expired - Fee Related
- 2002-02-21 EP EP02251188A patent/EP1271284B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020196889A1 (en) | 2002-12-26 |
| US7283601B2 (en) | 2007-10-16 |
| JP2003008555A (ja) | 2003-01-10 |
| EP1271284A3 (en) | 2009-07-01 |
| EP1271284A2 (en) | 2003-01-02 |
| EP1271284B1 (en) | 2013-03-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080519 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100921 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110111 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110119 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
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| LAPS | Cancellation because of no payment of annual fees |