JP2003008555A - タイミング信号発生システムおよび受信回路 - Google Patents
タイミング信号発生システムおよび受信回路Info
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 従来、高速の信号伝送を実現するためには、
シンクロナイザを有するタイミング信号発生システム
（受信回路）が必要とされるが、回路量が嵩みまた処理
時間が長いといった課題がある。 【解決手段】 基準クロック信号CLK0を受け取り、ディ
ジタルコードで出力位相を制御して第１のクロック信号
CLK1を発生するクロック信号発生手段と、該第１のクロ
ック信号で動作する回路群と第２のクロック信号で動作
する内部回路５との間で信号の受け渡しを行うシンクロ
ナイズ手段２と、前記第１のクロック信号と前記第２の
クロック信号の位相が特定の関係にあるときの位相コー
ドを認識する位相コード認識手段と、該認識された位相
コードの値と前記第１および第２のクロック信号の位相
差との関係を校正する校正手段とを備え、該校正手段に
より校正された位相コード情報を使って前記シンクロナ
イズ手段を制御するように構成する。
シンクロナイザを有するタイミング信号発生システム
（受信回路）が必要とされるが、回路量が嵩みまた処理
時間が長いといった課題がある。 【解決手段】 基準クロック信号CLK0を受け取り、ディ
ジタルコードで出力位相を制御して第１のクロック信号
CLK1を発生するクロック信号発生手段と、該第１のクロ
ック信号で動作する回路群と第２のクロック信号で動作
する内部回路５との間で信号の受け渡しを行うシンクロ
ナイズ手段２と、前記第１のクロック信号と前記第２の
クロック信号の位相が特定の関係にあるときの位相コー
ドを認識する位相コード認識手段と、該認識された位相
コードの値と前記第１および第２のクロック信号の位相
差との関係を校正する校正手段とを備え、該校正手段に
より校正された位相コード情報を使って前記シンクロナ
イズ手段を制御するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は複数のＬＳＩチップ
間や１つのチップ内における複数の素子や回路ブロック
間の信号伝送、或いは、複数のボード間や複数の匡体間
の信号伝送を高速に行うための信号伝送技術に関し、特
に、高速の信号伝送を行うためのタイミング信号発生シ
ステムおよび受信回路に関する。
間や１つのチップ内における複数の素子や回路ブロック
間の信号伝送、或いは、複数のボード間や複数の匡体間
の信号伝送を高速に行うための信号伝送技術に関し、特
に、高速の信号伝送を行うためのタイミング信号発生シ
ステムおよび受信回路に関する。
【０００２】近年、コンピュータやその他の情報処理機
器を構成する部品の性能は大きく向上しており、例え
ば、ＳＲＡＭ（Static Random Access Memory）やＤＲ
ＡＭ（Dynamic Random Access Memory）等の半導体記憶
装置やプロセッサ等の性能向上は目を見張るものがあ
る。そして、この半導体記憶装置やプロセッサ等の性能
向上に伴って、各部品或いは要素間の信号伝送速度を向
上させなければ、システムの性能を向上させることがで
きないという事態になって来ている。具体的に、例え
ば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳ
Ｉ間）の信号伝送速度がコンピュータ全体の性能向上の
妨げになりつつある。さらに、サーバと主記憶装置或い
はネットワークを介したサーバ間といった匡体やボード
（プリント配線基板）間の信号伝送だけでなく、半導体
チップの高集積化並びに大型化、および、電源電圧の低
電圧化（信号振幅の低レベル化）等により、チップ間の
信号伝送やチップ内における素子や回路ブロック間での
信号伝送においても信号伝送速度の向上が必要になって
来ている。このような高速の信号伝送を実現するために
は、シンクロナイザを有するタイミング信号発生システ
ム（受信回路）が必要とされるが、より少ない回路量で
処理時間の短いタイミング信号発生システムの提供が要
望されている。
器を構成する部品の性能は大きく向上しており、例え
ば、ＳＲＡＭ（Static Random Access Memory）やＤＲ
ＡＭ（Dynamic Random Access Memory）等の半導体記憶
装置やプロセッサ等の性能向上は目を見張るものがあ
る。そして、この半導体記憶装置やプロセッサ等の性能
向上に伴って、各部品或いは要素間の信号伝送速度を向
上させなければ、システムの性能を向上させることがで
きないという事態になって来ている。具体的に、例え
ば、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳ
Ｉ間）の信号伝送速度がコンピュータ全体の性能向上の
妨げになりつつある。さらに、サーバと主記憶装置或い
はネットワークを介したサーバ間といった匡体やボード
（プリント配線基板）間の信号伝送だけでなく、半導体
チップの高集積化並びに大型化、および、電源電圧の低
電圧化（信号振幅の低レベル化）等により、チップ間の
信号伝送やチップ内における素子や回路ブロック間での
信号伝送においても信号伝送速度の向上が必要になって
来ている。このような高速の信号伝送を実現するために
は、シンクロナイザを有するタイミング信号発生システ
ム（受信回路）が必要とされるが、より少ない回路量で
処理時間の短いタイミング信号発生システムの提供が要
望されている。
【０００３】
【従来の技術】近年、ＬＳＩやボード間、或いは、匡体
間のデータ伝送量の増加に対応するために、１ピン当た
りの信号伝送速度を増大させる必要がある。これは、ピ
ン数を増やすことによるパッケージ等のコストの増大を
避けるためでもある。その結果、最近では、ＬＳＩ間の
信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年
程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった
極めて高い値（高速の信号伝送）になることが予想され
ている。
間のデータ伝送量の増加に対応するために、１ピン当た
りの信号伝送速度を増大させる必要がある。これは、ピ
ン数を増やすことによるパッケージ等のコストの増大を
避けるためでもある。その結果、最近では、ＬＳＩ間の
信号伝送速度が１Ｇｂｐｓを超え、将来（３年から８年
程度先）には、４Ｇｂｐｓ或いは１０Ｇｂｐｓといった
極めて高い値（高速の信号伝送）になることが予想され
ている。
【０００４】このような高い信号周波数において、デー
タやクロック信号を伝送するためのバッファや配線の遅
延は、クロック信号周期に対して無視できない割合（場
合によっては、クロック信号周期の何倍にもなりうる）
を占める。ここで、伝送されるクロック信号の位相は、
チップの内部回路の動作に用いているクロック信号位相
とは全く無関係と考えることができる。従って、高速信
号の受信に用いたクロック信号領域から内部回路で使用
しているクロック信号領域に信号を移すためには、いわ
ゆるクロック信号の乗り換えを行うシンクロナイザが必
要になる。
タやクロック信号を伝送するためのバッファや配線の遅
延は、クロック信号周期に対して無視できない割合（場
合によっては、クロック信号周期の何倍にもなりうる）
を占める。ここで、伝送されるクロック信号の位相は、
チップの内部回路の動作に用いているクロック信号位相
とは全く無関係と考えることができる。従って、高速信
号の受信に用いたクロック信号領域から内部回路で使用
しているクロック信号領域に信号を移すためには、いわ
ゆるクロック信号の乗り換えを行うシンクロナイザが必
要になる。
【０００５】図１は従来のタイミング信号発生システム
（受信回路）の一例を示すブロック図である。図１にお
いて、参照符号１０１はレシーバ、１０２はシンクロナ
イザ、１０３はクロック信号リカバリ回路、１０４は位
相比較器、そして、１０５は内部回路を示している。図
１に示されるように、入力信号（例えば、伝送路を介し
て供給される高速信号）は、レシーバ１０１に供給され
ると共に、クロック信号リカバリ回路１０３に供給され
る。クロック信号リカバリ回路１０３は、入力信号から
クロック信号ＣＬＫ１を生成してレシーバ１０１（シン
クロナイザ１０２）および位相比較器１０４に供給す
る。レシーバ１０１は、クロック信号リカバリ回路１０
３からのクロック信号（外部クロック信号）ＣＬＫ１に
従ってデータ（受信データＤＡｅ）を再生し、その外部
クロック信号ＣＬＫ１に同期した受信データＤＡｅをシ
ンクロナイザ１０２に供給する。
（受信回路）の一例を示すブロック図である。図１にお
いて、参照符号１０１はレシーバ、１０２はシンクロナ
イザ、１０３はクロック信号リカバリ回路、１０４は位
相比較器、そして、１０５は内部回路を示している。図
１に示されるように、入力信号（例えば、伝送路を介し
て供給される高速信号）は、レシーバ１０１に供給され
ると共に、クロック信号リカバリ回路１０３に供給され
る。クロック信号リカバリ回路１０３は、入力信号から
クロック信号ＣＬＫ１を生成してレシーバ１０１（シン
クロナイザ１０２）および位相比較器１０４に供給す
る。レシーバ１０１は、クロック信号リカバリ回路１０
３からのクロック信号（外部クロック信号）ＣＬＫ１に
従ってデータ（受信データＤＡｅ）を再生し、その外部
クロック信号ＣＬＫ１に同期した受信データＤＡｅをシ
ンクロナイザ１０２に供給する。
【０００６】位相比較器１０４は、外部クロック信号Ｃ
ＬＫ１および内部回路１０５（シンクロナイザ１０２）
に与えるクロック信号（内部クロック信号）ＣＬＫ２を
受け取って位相比較を行い、制御信号ＣＮＴをシンクロ
ナイザ１０２に供給する。シンクロナイザ１０２は、例
えば、ＦＩＦＯ（First In First Out）バッファとして
構成され、外部クロック信号ＣＬＫ１に同期した受信デ
ータＤＡｅを内部クロック信号ＣＬＫ２に同期した受信
データＤＡｉに変換して内部回路１０５に供給する。
ＬＫ１および内部回路１０５（シンクロナイザ１０２）
に与えるクロック信号（内部クロック信号）ＣＬＫ２を
受け取って位相比較を行い、制御信号ＣＮＴをシンクロ
ナイザ１０２に供給する。シンクロナイザ１０２は、例
えば、ＦＩＦＯ（First In First Out）バッファとして
構成され、外部クロック信号ＣＬＫ１に同期した受信デ
ータＤＡｅを内部クロック信号ＣＬＫ２に同期した受信
データＤＡｉに変換して内部回路１０５に供給する。
【０００７】
【発明が解決しようとする課題】上述したように、シン
クロナイザ１０２は、高速信号の受信に用いた外部クロ
ック信号ＣＬＫ１に同期した受信データＤＡｅを内部回
路１０５で使用している内部クロック信号ＣＬＫ２に同
期した受信データＤＡｉに変換するためのものである。
具体的に、シンクロナイザ１０２は、受信データＤＡｅ
を外部クロック信号ＣＬＫ１でメモリやレジスタ（例え
ば、Ｄ型フリップフロップ：Ｄ−ＦＦ）に書き込み、こ
のメモリやレジスタから内部クロック信号ＣＬＫ２で読
み出すことで受信データＤＡｉを得るようになってい
る。
クロナイザ１０２は、高速信号の受信に用いた外部クロ
ック信号ＣＬＫ１に同期した受信データＤＡｅを内部回
路１０５で使用している内部クロック信号ＣＬＫ２に同
期した受信データＤＡｉに変換するためのものである。
具体的に、シンクロナイザ１０２は、受信データＤＡｅ
を外部クロック信号ＣＬＫ１でメモリやレジスタ（例え
ば、Ｄ型フリップフロップ：Ｄ−ＦＦ）に書き込み、こ
のメモリやレジスタから内部クロック信号ＣＬＫ２で読
み出すことで受信データＤＡｉを得るようになってい
る。
【０００８】このとき、書き込みと読み出しのタイミン
グが適切に選ばれないと、例えば、外部クロック信号Ｃ
ＬＫ１および内部クロック信号ＣＬＫ２の位相が一致す
ると、正しくデータを読み出すことができなかったり、
Ｄ−ＦＦの出力が『０』と『１』の中間状態（メタステ
ーブル状態：meta-stable）にあるときに読み出しが行
われたりするといった問題が生じる。
グが適切に選ばれないと、例えば、外部クロック信号Ｃ
ＬＫ１および内部クロック信号ＣＬＫ２の位相が一致す
ると、正しくデータを読み出すことができなかったり、
Ｄ−ＦＦの出力が『０』と『１』の中間状態（メタステ
ーブル状態：meta-stable）にあるときに読み出しが行
われたりするといった問題が生じる。
【０００９】このような問題を避けるためには、外部ク
ロック信号ＣＬＫ１および内部クロック信号ＣＬＫ２の
位相差を常にモニタする必要があるが、２つのクロック
信号の位相差を検出する回路（位相比較器１０４）自体
にもメタステーブル状態を避けるために十分な遅延を持
たせる必要がある。その結果、クロック信号の乗り換え
を行うためのシンクロナイザを備えた従来のタイミング
信号発生システムは、回路量が嵩むと共に、処理時間が
増大するといった解決すべき課題がある。
ロック信号ＣＬＫ１および内部クロック信号ＣＬＫ２の
位相差を常にモニタする必要があるが、２つのクロック
信号の位相差を検出する回路（位相比較器１０４）自体
にもメタステーブル状態を避けるために十分な遅延を持
たせる必要がある。その結果、クロック信号の乗り換え
を行うためのシンクロナイザを備えた従来のタイミング
信号発生システムは、回路量が嵩むと共に、処理時間が
増大するといった解決すべき課題がある。
【００１０】本発明は、上述した従来のタイミング信号
発生システム（受信回路）が有する課題に鑑み、より少
ない回路量で処理時間の短いタイミング信号発生システ
ムの提供を目的とする。
発生システム（受信回路）が有する課題に鑑み、より少
ない回路量で処理時間の短いタイミング信号発生システ
ムの提供を目的とする。
【００１１】
【課題を解決するための手段】本発明の第１の形態によ
れば、クロック信号発生手段、シンクロナイズ手段、位
相コード認識手段、および、校正手段を備えるタイミン
グ信号発生システムが提供される。クロック信号発生手
段は、基準クロック信号を受け取り、ディジタルコード
で出力位相を制御して第１のクロック信号を発生し、ま
た、シンクロナイズ手段は、第１のクロック信号で動作
する回路群と第２のクロック信号で動作する内部回路と
の間で信号の受け渡しを行う。位相コード認識手段は、
第１のクロック信号と第２のクロック信号の位相が特定
の関係にあるときの位相コードを認識（測定）し、ま
た、校正手段は、その認識された位相コードの値と第１
および第２のクロック信号の位相差との関係を校正す
る。
れば、クロック信号発生手段、シンクロナイズ手段、位
相コード認識手段、および、校正手段を備えるタイミン
グ信号発生システムが提供される。クロック信号発生手
段は、基準クロック信号を受け取り、ディジタルコード
で出力位相を制御して第１のクロック信号を発生し、ま
た、シンクロナイズ手段は、第１のクロック信号で動作
する回路群と第２のクロック信号で動作する内部回路と
の間で信号の受け渡しを行う。位相コード認識手段は、
第１のクロック信号と第２のクロック信号の位相が特定
の関係にあるときの位相コードを認識（測定）し、ま
た、校正手段は、その認識された位相コードの値と第１
および第２のクロック信号の位相差との関係を校正す
る。
【００１２】本発明の第２の形態によれば、クロック信
号発生手段、シンクロナイズ手段、位相コード認識手
段、および、校正手段を備え、入力信号からクロック信
号を再生し、この再生されたクロック信号を用いて該入
力信号のデータを読み出す受信回路が提供される。クロ
ック信号発生手段は、基準クロック信号を受け取り、デ
ィジタルコードで出力位相を制御して第１のクロック信
号を発生し、また、シンクロナイズ手段は、第１のクロ
ック信号で動作する回路群と第２のクロック信号で動作
する内部回路との間で信号の受け渡しを行う。位相コー
ド認識手段は、第１のクロック信号と第２のクロック信
号の位相が特定の関係にあるときの位相コードを認識
（測定）し、また、校正手段は、その認識された位相コ
ードの値と第１および第２のクロック信号の位相差との
関係を校正する。
号発生手段、シンクロナイズ手段、位相コード認識手
段、および、校正手段を備え、入力信号からクロック信
号を再生し、この再生されたクロック信号を用いて該入
力信号のデータを読み出す受信回路が提供される。クロ
ック信号発生手段は、基準クロック信号を受け取り、デ
ィジタルコードで出力位相を制御して第１のクロック信
号を発生し、また、シンクロナイズ手段は、第１のクロ
ック信号で動作する回路群と第２のクロック信号で動作
する内部回路との間で信号の受け渡しを行う。位相コー
ド認識手段は、第１のクロック信号と第２のクロック信
号の位相が特定の関係にあるときの位相コードを認識
（測定）し、また、校正手段は、その認識された位相コ
ードの値と第１および第２のクロック信号の位相差との
関係を校正する。
【００１３】本発明の第１の形態および第２の形態で
は、上記校正手段により校正された位相コード情報を使
ってシンクロナイズ手段を制御するようになっている。
図２は本発明に係るタイミング信号発生システム（受信
回路）の原理構成を示すブロック図である。図２におい
て、参照符号１はデータ検出回路（Ｒｘ）、２はシンク
ロナイザ、３は制御回路、４はディレイエレメント（例
えば、位相インターポレータ：ＰＩ）、５は内部回路
（ユーザロジック）、６はＰＬＬ（PhaseLocked Loop）
回路、７はクロック検出回路、８は位相比較器（位相検
出器：ＰＤ）、そして、９はフィルタ（ディジタルフィ
ルタ）を示している。
は、上記校正手段により校正された位相コード情報を使
ってシンクロナイズ手段を制御するようになっている。
図２は本発明に係るタイミング信号発生システム（受信
回路）の原理構成を示すブロック図である。図２におい
て、参照符号１はデータ検出回路（Ｒｘ）、２はシンク
ロナイザ、３は制御回路、４はディレイエレメント（例
えば、位相インターポレータ：ＰＩ）、５は内部回路
（ユーザロジック）、６はＰＬＬ（PhaseLocked Loop）
回路、７はクロック検出回路、８は位相比較器（位相検
出器：ＰＤ）、そして、９はフィルタ（ディジタルフィ
ルタ）を示している。
【００１４】図２に示されるように、本発明に係るタイ
ミング信号発生システム（受信回路）は、高速信号を受
信するために位相インターポレータ等のディジタル位相
コードで位相を調整できるディレイエレメント４を用い
る。位相インターポレータ（ディレイエレメント）の基
準クロック信号ＣＬＫ０および内部回路５を駆動するク
ロック信号（第２のクロック）ＣＬＫ２は、例えば、同
一の原クロック信号からＰＬＬ回路６等を使用して分周
により生成され、その周期は、整数倍の関係にある。
ミング信号発生システム（受信回路）は、高速信号を受
信するために位相インターポレータ等のディジタル位相
コードで位相を調整できるディレイエレメント４を用い
る。位相インターポレータ（ディレイエレメント）の基
準クロック信号ＣＬＫ０および内部回路５を駆動するク
ロック信号（第２のクロック）ＣＬＫ２は、例えば、同
一の原クロック信号からＰＬＬ回路６等を使用して分周
により生成され、その周期は、整数倍の関係にある。
【００１５】位相インターポレータ４は、通常、高速の
入力信号のデータ（データアイ）の中央をサンプルする
ように帰還ループで調整するが、この状態における位相
コードＰＣを観察すれば高速信号の受信に使っているク
ロック信号の位相の変化を認識することができる。しか
しながら、位相コードＰＣの値と内部回路５を駆動して
いるクロック信号（内部回路駆動用クロック信号）ＣＬ
Ｋ２の位相関係は依然として不明であるため、位相コー
ドＰＣの値を直接に使用してシンクロナイザ２を制御す
ることはできない。
入力信号のデータ（データアイ）の中央をサンプルする
ように帰還ループで調整するが、この状態における位相
コードＰＣを観察すれば高速信号の受信に使っているク
ロック信号の位相の変化を認識することができる。しか
しながら、位相コードＰＣの値と内部回路５を駆動して
いるクロック信号（内部回路駆動用クロック信号）ＣＬ
Ｋ２の位相関係は依然として不明であるため、位相コー
ドＰＣの値を直接に使用してシンクロナイザ２を制御す
ることはできない。
【００１６】そこで、本発明では、位相コードＰＣの値
と内部回路駆動用クロック信号ＣＬＫ２との関係を校正
するための手段（校正手段）を設けるようになってい
る。これは、位相インターポレータ４の出力クロック信
号（データ検出回路１に供給されるクロック信号）と内
部回路駆動用クロック信号ＣＬＫ２の位相関係が特定の
関係（例えば、立ち上がりエッジが一致するような関
係）にある状態での位相コードＰＣの値を記録すること
に相当する。一度、位相コード値と位相差の関係が明確
になれば、位相コード値を使ってシンクロナイザ２にお
ける書き込みタイミング（第１のクロック信号ＣＬＫ
１）および読み出しタイミング（第２のクロック信号Ｃ
ＬＫ２）を制御することが可能になる。
と内部回路駆動用クロック信号ＣＬＫ２との関係を校正
するための手段（校正手段）を設けるようになってい
る。これは、位相インターポレータ４の出力クロック信
号（データ検出回路１に供給されるクロック信号）と内
部回路駆動用クロック信号ＣＬＫ２の位相関係が特定の
関係（例えば、立ち上がりエッジが一致するような関
係）にある状態での位相コードＰＣの値を記録すること
に相当する。一度、位相コード値と位相差の関係が明確
になれば、位相コード値を使ってシンクロナイザ２にお
ける書き込みタイミング（第１のクロック信号ＣＬＫ
１）および読み出しタイミング（第２のクロック信号Ｃ
ＬＫ２）を制御することが可能になる。
【００１７】なお、この校正の操作は、位相インターポ
レータと校正用の位相比較器（位相インターポレータの
出力クロック信号と内部回路駆動用のクロック信号の位
相を比較する回路）を含む位相比較ループを一時的に構
成し、位相ロックした状態での位相コードを観察するこ
とによっても可能である。以上のように、本発明のタイ
ミング信号発生システム（受信回路）によれば、高速信
号のレシーバから得られる位相コードを直接用いてシン
クロナイザの読み出しタイミングを制御することがで
き、常に位相比較を行う回路に比べて遅延時間を削減し
て制御を行うことができる。また、本発明においては、
一度校正の操作を行うと、それ以降は位相比較器を動作
させる必要がなく、また、位相比較に伴うメタステーブ
ルの問題は発生しない。さらに、位相インターポレータ
の位相コードを観察する方が位相比較器よりも高い分解
能で位相を知ることができ、低レイテンシーのシンクロ
ナイザを構成することができる。
レータと校正用の位相比較器（位相インターポレータの
出力クロック信号と内部回路駆動用のクロック信号の位
相を比較する回路）を含む位相比較ループを一時的に構
成し、位相ロックした状態での位相コードを観察するこ
とによっても可能である。以上のように、本発明のタイ
ミング信号発生システム（受信回路）によれば、高速信
号のレシーバから得られる位相コードを直接用いてシン
クロナイザの読み出しタイミングを制御することがで
き、常に位相比較を行う回路に比べて遅延時間を削減し
て制御を行うことができる。また、本発明においては、
一度校正の操作を行うと、それ以降は位相比較器を動作
させる必要がなく、また、位相比較に伴うメタステーブ
ルの問題は発生しない。さらに、位相インターポレータ
の位相コードを観察する方が位相比較器よりも高い分解
能で位相を知ることができ、低レイテンシーのシンクロ
ナイザを構成することができる。
【００１８】
【発明の実施の形態】以下、本発明に係るタイミング信
号発生システム（受信回路）の各実施例を添付図面に従
って詳述する。図３は本発明のタイミング信号発生シス
テムの第１実施例を示すブロック図である。図３におい
て、参照符号１はデータ検出回路、２はシンクロナイ
ザ、３は制御回路、４は位相インターポレータ（ディレ
イエレメント）、５は内部回路（ユーザロジック）、そ
して、７はクロック検出回路を示している。さらに、参
照符号３１はコード認識回路、３２はアップダウンカウ
ンタ、６０はディジタルループフィルタ、６１は位相比
較器（位相検出器：ＰＤ）、そして、６２は分周器を示
している。なお、以下の各実施例において、同様の構成
に対しては同じ参照符号を付している。
号発生システム（受信回路）の各実施例を添付図面に従
って詳述する。図３は本発明のタイミング信号発生シス
テムの第１実施例を示すブロック図である。図３におい
て、参照符号１はデータ検出回路、２はシンクロナイ
ザ、３は制御回路、４は位相インターポレータ（ディレ
イエレメント）、５は内部回路（ユーザロジック）、そ
して、７はクロック検出回路を示している。さらに、参
照符号３１はコード認識回路、３２はアップダウンカウ
ンタ、６０はディジタルループフィルタ、６１は位相比
較器（位相検出器：ＰＤ）、そして、６２は分周器を示
している。なお、以下の各実施例において、同様の構成
に対しては同じ参照符号を付している。
【００１９】図３に示されるように、本第１実施例のタ
イミング信号発生システムにおいて、入力信号は２．５
Ｇｂｐｓの高速信号であり、この高速の入力信号を、例
えば、それぞれが６２５ＭＨｚの四相クロック信号で４
ウェイ（４−ｗａｙ）動作するＤ型フリップフロップ
（Ｄ−ＦＦ）で構成されたデータ検出回路１およびクロ
ック検出回路７に供給するようになっている。ここで、
データ検出回路１は、６２５ＭＨｚの四相クロック信号
（位相が９０度ずつ異なる４つのクロック信号）により
ビットセルのデータをサンプリングして入力信号からデ
ータの検出（判定）を行うために用いられ、また、クロ
ック検出回路７は、同じく６２５ＭＨｚの四相クロック
信号によりビットセルのバウンダリ（境界）を検出して
入力信号からクロック信号を再生するために用いられ
る。なお、データ検出回路１に供給される四相クロック
信号およびクロック検出回路７に供給される四相クロッ
ク信号は、それぞれ４５度の位相差が設けられていて、
それぞれビットセルのデータおよびバウンダリを検出す
るようになっている。
イミング信号発生システムにおいて、入力信号は２．５
Ｇｂｐｓの高速信号であり、この高速の入力信号を、例
えば、それぞれが６２５ＭＨｚの四相クロック信号で４
ウェイ（４−ｗａｙ）動作するＤ型フリップフロップ
（Ｄ−ＦＦ）で構成されたデータ検出回路１およびクロ
ック検出回路７に供給するようになっている。ここで、
データ検出回路１は、６２５ＭＨｚの四相クロック信号
（位相が９０度ずつ異なる４つのクロック信号）により
ビットセルのデータをサンプリングして入力信号からデ
ータの検出（判定）を行うために用いられ、また、クロ
ック検出回路７は、同じく６２５ＭＨｚの四相クロック
信号によりビットセルのバウンダリ（境界）を検出して
入力信号からクロック信号を再生するために用いられ
る。なお、データ検出回路１に供給される四相クロック
信号およびクロック検出回路７に供給される四相クロッ
ク信号は、それぞれ４５度の位相差が設けられていて、
それぞれビットセルのデータおよびバウンダリを検出す
るようになっている。
【００２０】データ検出回路１およびクロック検出回路
７に供給される各６２５ＭＨｚの四相クロック信号は、
例えば、１．２５ＧＨｚの四相クロック信号（ＣＬＫ
０：位相が９０度異なる２組の１．２５ＧＨｚの相補信
号）が供給された位相インターポレータ４により生成さ
れる。この位相インターポレータ４に供給される四相ク
ロック信号ＣＬＫ０は、分周器６２により、例えば、３
１２．５ＭＨｚのクロック信号ＣＬＫ２に分周されて内
部回路５に供給される。なお、クロック信号ＣＬＫ２
は、シンクロナイザ２および位相比較器６１にも供給さ
れる。
７に供給される各６２５ＭＨｚの四相クロック信号は、
例えば、１．２５ＧＨｚの四相クロック信号（ＣＬＫ
０：位相が９０度異なる２組の１．２５ＧＨｚの相補信
号）が供給された位相インターポレータ４により生成さ
れる。この位相インターポレータ４に供給される四相ク
ロック信号ＣＬＫ０は、分周器６２により、例えば、３
１２．５ＭＨｚのクロック信号ＣＬＫ２に分周されて内
部回路５に供給される。なお、クロック信号ＣＬＫ２
は、シンクロナイザ２および位相比較器６１にも供給さ
れる。
【００２１】ディジタルループフィルタ６０は、データ
検出回路１およびクロック検出回路７の出力を受け取っ
て、その位相差に対応する位相コードＰＣを出力する。
この位相コードＰＣは、制御回路３におけるコード認識
回路３１を介して位相インターポレータ４にフィードバ
ックされる。ここで、データ検出回路１から出力される
データは、第１のクロック信号ＣＬＫ１に同期してお
り、また、シンクロナイザ２から出力されるデータは、
内部回路５を駆動するのと同じ第２のクロック信号ＣＬ
Ｋ２に同期している。
検出回路１およびクロック検出回路７の出力を受け取っ
て、その位相差に対応する位相コードＰＣを出力する。
この位相コードＰＣは、制御回路３におけるコード認識
回路３１を介して位相インターポレータ４にフィードバ
ックされる。ここで、データ検出回路１から出力される
データは、第１のクロック信号ＣＬＫ１に同期してお
り、また、シンクロナイザ２から出力されるデータは、
内部回路５を駆動するのと同じ第２のクロック信号ＣＬ
Ｋ２に同期している。
【００２２】本第１実施例のタイミング信号発生システ
ムにおいて、内部回路５を駆動するクロック信号ＣＬＫ
２と位相インターポレータ４の出力（クロック信号ＣＬ
Ｋ１）の位相を比較するための位相比較器６１の出力を
観察し、位相インターポレータ４にフィードバックする
位相コードＰＣをコード認識回路３１でサーチ（認識）
し、そして、２つのクロック信号ＣＬＫ１およびＣＬＫ
２の位相差が零になる位相コード（ＰＣ０）を探し出
す。そして、この位相コード値ＰＣ０を与えた状態で、
制御回路３におけるアップダウンカウンタ３２を零にリ
セットする。
ムにおいて、内部回路５を駆動するクロック信号ＣＬＫ
２と位相インターポレータ４の出力（クロック信号ＣＬ
Ｋ１）の位相を比較するための位相比較器６１の出力を
観察し、位相インターポレータ４にフィードバックする
位相コードＰＣをコード認識回路３１でサーチ（認識）
し、そして、２つのクロック信号ＣＬＫ１およびＣＬＫ
２の位相差が零になる位相コード（ＰＣ０）を探し出
す。そして、この位相コード値ＰＣ０を与えた状態で、
制御回路３におけるアップダウンカウンタ３２を零にリ
セットする。
【００２３】それ以降、このアップダウンカウンタ３２
は位相インターポレータ４の制御コードＰＣの増減と全
く同じ動作を行う。ここで、ロックした状態では、２つ
のクロック信号ＣＬＫ１およびＣＬＫ２の立ち上がりエ
ッジは一致しているため、アップダウンカウンタ３２の
値が直接的に２つのクロック信号ＣＬＫ１，ＣＬＫ２間
の位相差を表す数値になっている。
は位相インターポレータ４の制御コードＰＣの増減と全
く同じ動作を行う。ここで、ロックした状態では、２つ
のクロック信号ＣＬＫ１およびＣＬＫ２の立ち上がりエ
ッジは一致しているため、アップダウンカウンタ３２の
値が直接的に２つのクロック信号ＣＬＫ１，ＣＬＫ２間
の位相差を表す数値になっている。
【００２４】本第１実施例のタイミング信号発生システ
ムは、上記したアップダウンカウンタ３２の値を使っ
て、例えば、シンクロナイザ２に用いるＲＡＭの読み出
しアドレスを制御することで、毎回位相比較をすること
なく高い位相精度でシンクロナイザ２を制御することが
可能になる。図４は本発明のタイミング信号発生システ
ムの第２実施例を示すブロック図である。図４におい
て、参照符号６３はフィルタ（アップダウンカウンタ）
を示し、また、６４は信号ＰＯにより制御されるセレク
タを示している。
ムは、上記したアップダウンカウンタ３２の値を使っ
て、例えば、シンクロナイザ２に用いるＲＡＭの読み出
しアドレスを制御することで、毎回位相比較をすること
なく高い位相精度でシンクロナイザ２を制御することが
可能になる。図４は本発明のタイミング信号発生システ
ムの第２実施例を示すブロック図である。図４におい
て、参照符号６３はフィルタ（アップダウンカウンタ）
を示し、また、６４は信号ＰＯにより制御されるセレク
タを示している。
【００２５】図４に示されるように、本第２実施例のタ
イミング信号発生システムは、パワーオン時（スタート
アップ時）に２つのクロック信号ＣＬＫ１，ＣＬＫ２の
位相差を零とするような一時的な位相ロックループを形
成する。すなわち、パワーオン時には、高レベル『Ｈ』
の信号ＰＯによりセレクタ６４が位相比較器６１の出力
が供給されたフィルタ（アップダウンカウンタ）６３の
出力を選択し、このフィルタ６３の出力が位相インター
ポレータ４にフィードバックされる。ここで、位相比較
器６１には、２つのクロック信号ＣＬＫ１およびＣＬＫ
２が供給され、クロック信号ＣＬＫ１，ＣＬＫ２の位相
差を零とするようなループが形成される。このループが
ロックした状態で、制御回路３におけるアップダウンカ
ウンタ３２の値が零にリセットされる。
イミング信号発生システムは、パワーオン時（スタート
アップ時）に２つのクロック信号ＣＬＫ１，ＣＬＫ２の
位相差を零とするような一時的な位相ロックループを形
成する。すなわち、パワーオン時には、高レベル『Ｈ』
の信号ＰＯによりセレクタ６４が位相比較器６１の出力
が供給されたフィルタ（アップダウンカウンタ）６３の
出力を選択し、このフィルタ６３の出力が位相インター
ポレータ４にフィードバックされる。ここで、位相比較
器６１には、２つのクロック信号ＣＬＫ１およびＣＬＫ
２が供給され、クロック信号ＣＬＫ１，ＣＬＫ２の位相
差を零とするようなループが形成される。このループが
ロックした状態で、制御回路３におけるアップダウンカ
ウンタ３２の値が零にリセットされる。
【００２６】次に、パワーオン時が終了すると、低レベ
ル『Ｌ』の信号ＰＯによりセレクタ６４がディジタルル
ープフィルタ６０の出力を選択する。これにより、パワ
ーオン時にリセットされたアップダウンカウンタ３２
は、それ以降、位相インターポレータ４の位相コード
（ＰＣ）と同じ変化をする。このように、本第２実施例
のタイミング信号発生システムでは、帰還ループにより
自動的に位相差が零となる位相コード（ＰＣ０）が探し
出され、最小限の付加回路で校正が可能になる 図５は本発明のタイミング信号発生システムの第３実施
例を示すブロック図である。図５において、参照符号３
３はレジスタを示している。
ル『Ｌ』の信号ＰＯによりセレクタ６４がディジタルル
ープフィルタ６０の出力を選択する。これにより、パワ
ーオン時にリセットされたアップダウンカウンタ３２
は、それ以降、位相インターポレータ４の位相コード
（ＰＣ）と同じ変化をする。このように、本第２実施例
のタイミング信号発生システムでは、帰還ループにより
自動的に位相差が零となる位相コード（ＰＣ０）が探し
出され、最小限の付加回路で校正が可能になる 図５は本発明のタイミング信号発生システムの第３実施
例を示すブロック図である。図５において、参照符号３
３はレジスタを示している。
【００２７】図２と図５との比較から明らかなように、
本第３実施例のタイミング信号発生システムは、図２の
第１実施例における制御回路３のアップダウンカウンタ
３２の代わりにレジスタ３３を設けるようにしたもので
ある。すなわち、本第３実施例のタイミング信号発生シ
ステムは、制御回路３の内部にアップダウンカウンタ
（３２）を設けることなく、コード認識回路３１により
２つのクロック信号ＣＬＫ１およびＣＬＫ２の位相が揃
ったのを認識した時点での位相コードの値（ＰＣ０）を
レジスタ３３に記憶するようにしたものである。その
後、制御回路３は、位相コードＰＣとレジスタ３３に記
憶された値（ＰＣ０）の差を計算することで、２つのク
ロック信号ＣＬＫ１，ＣＬＫ２の位相関係を知ることが
でき、シンクロナイザ２を制御することが可能になる。
本第３実施例のタイミング信号発生システムは、図２の
第１実施例における制御回路３のアップダウンカウンタ
３２の代わりにレジスタ３３を設けるようにしたもので
ある。すなわち、本第３実施例のタイミング信号発生シ
ステムは、制御回路３の内部にアップダウンカウンタ
（３２）を設けることなく、コード認識回路３１により
２つのクロック信号ＣＬＫ１およびＣＬＫ２の位相が揃
ったのを認識した時点での位相コードの値（ＰＣ０）を
レジスタ３３に記憶するようにしたものである。その
後、制御回路３は、位相コードＰＣとレジスタ３３に記
憶された値（ＰＣ０）の差を計算することで、２つのク
ロック信号ＣＬＫ１，ＣＬＫ２の位相関係を知ることが
でき、シンクロナイザ２を制御することが可能になる。
【００２８】図６は本発明のタイミング信号発生システ
ムの第４実施例を示すブロック図である。図６に示され
るように、本第４実施例のタイミング信号発生システム
は、前述した図３に示す第１実施例のタイミング信号発
生システムにおけるデータ検出回路１およびクロック検
出回路７を、ポインタ信号ＰＳによる偶数（ＥＶＥＮ）
および奇数（ＯＤＤ）の構成とし、クロック（第１のク
ロック）ＣＬＫ１の周波数を半分（例えば、３１２．５
ＭＨｚ）とするようになっている。
ムの第４実施例を示すブロック図である。図６に示され
るように、本第４実施例のタイミング信号発生システム
は、前述した図３に示す第１実施例のタイミング信号発
生システムにおけるデータ検出回路１およびクロック検
出回路７を、ポインタ信号ＰＳによる偶数（ＥＶＥＮ）
および奇数（ＯＤＤ）の構成とし、クロック（第１のク
ロック）ＣＬＫ１の周波数を半分（例えば、３１２．５
ＭＨｚ）とするようになっている。
【００２９】すなわち、本第４実施例のタイミング信号
発生システムにおいて、４−ｗａｙで動作するデータ検
出回路１およびクロック検出回路７は、ポインタ信号Ｐ
Ｓにより制御されるポインタとして動作する１ビットの
Ｄ−ＦＦの出力に応じて偶数または奇数の信号パスに信
号を書き込む。従って、書き込みを行うクロック信号
（ＣＬＫ１）の周波数は３１２．５ＭＨｚとなり、出力
用Ｄ−ＦＦは、３１２．５ＭＨｚの内部クロック信号
（ＣＬＫ２）でこれら書き込まれたＤ−ＦＦの出力をサ
ンプリングする。そして、偶数および奇数の信号の並べ
替えに位相コードを使用することで、正しいタイミング
で出力をサンプリングが可能になる。
発生システムにおいて、４−ｗａｙで動作するデータ検
出回路１およびクロック検出回路７は、ポインタ信号Ｐ
Ｓにより制御されるポインタとして動作する１ビットの
Ｄ−ＦＦの出力に応じて偶数または奇数の信号パスに信
号を書き込む。従って、書き込みを行うクロック信号
（ＣＬＫ１）の周波数は３１２．５ＭＨｚとなり、出力
用Ｄ−ＦＦは、３１２．５ＭＨｚの内部クロック信号
（ＣＬＫ２）でこれら書き込まれたＤ−ＦＦの出力をサ
ンプリングする。そして、偶数および奇数の信号の並べ
替えに位相コードを使用することで、正しいタイミング
で出力をサンプリングが可能になる。
【００３０】図７は本発明のタイミング信号発生システ
ムの第５実施例を示すブロック図である。図６と図７と
の比較から明らかなように、本第５実施例のタイミング
信号発生システムは、図６の第４実施例における位相比
較器６１に対して第１のクロック信号（データ検出回路
等を駆動するクロック信号）ＣＬＫ１を入力する代わり
にデータクロック信号ＤＣＬＫを供給し、このデータク
ロック信号ＤＣＬＫと第２のクロック信号（内部回路を
駆動するクロック信号）ＣＬＫ２とを位相比較するよう
になっている。ここで、データクロック信号ＤＣＬＫ
は、各レジスタの遅延を補償したクロック信号である。
ムの第５実施例を示すブロック図である。図６と図７と
の比較から明らかなように、本第５実施例のタイミング
信号発生システムは、図６の第４実施例における位相比
較器６１に対して第１のクロック信号（データ検出回路
等を駆動するクロック信号）ＣＬＫ１を入力する代わり
にデータクロック信号ＤＣＬＫを供給し、このデータク
ロック信号ＤＣＬＫと第２のクロック信号（内部回路を
駆動するクロック信号）ＣＬＫ２とを位相比較するよう
になっている。ここで、データクロック信号ＤＣＬＫ
は、各レジスタの遅延を補償したクロック信号である。
【００３１】すなわち、本第第５実施例のタイミング信
号発生システムは、位相比較器６１において、高速信号
受信クロック信号（第１のクロック信号）ＣＬＫ１と内
部回路駆動クロック信号（第２のクロック信号）ＣＬＫ
２を直接比較するのではなく、高速信号受信クロック信
号ＣＬＫ１でデータ検出回路（判定回路）７と同じ回路
を駆動して作った『０１０１…』の周期パターン信号
（データクロック信号ＤＣＬＫ）と内部回路駆動クロッ
ク信号ＣＬＫ２を比較するようになっている。ここで、
位相比較器６１における比較には、シンクロナイザ２で
出力用Ｄ−ＦＦがデータをサンプリングするのに使用す
るのと同じＤ−ＦＦを用いる。すなわち、位相比較器６
１では、出力用Ｄ−ＦＦと同じ回路構成のＤ−ＦＦを使
用して、同じように内部回路駆動クロック信号ＣＬＫ２
でデータクロック信号ＤＣＬＫをサンプリングし、この
出力を位相比較結果として使用する。
号発生システムは、位相比較器６１において、高速信号
受信クロック信号（第１のクロック信号）ＣＬＫ１と内
部回路駆動クロック信号（第２のクロック信号）ＣＬＫ
２を直接比較するのではなく、高速信号受信クロック信
号ＣＬＫ１でデータ検出回路（判定回路）７と同じ回路
を駆動して作った『０１０１…』の周期パターン信号
（データクロック信号ＤＣＬＫ）と内部回路駆動クロッ
ク信号ＣＬＫ２を比較するようになっている。ここで、
位相比較器６１における比較には、シンクロナイザ２で
出力用Ｄ−ＦＦがデータをサンプリングするのに使用す
るのと同じＤ−ＦＦを用いる。すなわち、位相比較器６
１では、出力用Ｄ−ＦＦと同じ回路構成のＤ−ＦＦを使
用して、同じように内部回路駆動クロック信号ＣＬＫ２
でデータクロック信号ＤＣＬＫをサンプリングし、この
出力を位相比較結果として使用する。
【００３２】本第５実施例では、シンクロナイザ２に用
いる検出（判定）回路の遅延（clock-to-Ｑ遅延）、お
よび、出力用Ｄ−ＦＦのセットアップ／ホールド時間が
補償されるため、広いプロセス範囲、温度・電圧範囲で
正しく動作する回路を実現することが可能になる。図８
は本発明が適用される受信回路のアーキテクチャの一例
を示すブロック図であり、並列レシーバのアーキテクチ
ャを示すものである。図８において、参照符号１０はデ
ータ検出回路（データ検出ユニット）、１１は判定回路
（検出回路）、１２は位相インターポレータ（Ｐ／
Ｉ）、２０，２０’はシンクロナイザ（ＳＹＮＣ）、３
０，３０’は位相インターポレータカウンタ（ＰＩ Ｃ
ＮＴＲ）、７０はクロック検出回路（クロック検出ユニ
ット）、そして、９０は基本制御回路（Basic Control
Unit：ＢＣＴＬ部）を示している。
いる検出（判定）回路の遅延（clock-to-Ｑ遅延）、お
よび、出力用Ｄ−ＦＦのセットアップ／ホールド時間が
補償されるため、広いプロセス範囲、温度・電圧範囲で
正しく動作する回路を実現することが可能になる。図８
は本発明が適用される受信回路のアーキテクチャの一例
を示すブロック図であり、並列レシーバのアーキテクチ
ャを示すものである。図８において、参照符号１０はデ
ータ検出回路（データ検出ユニット）、１１は判定回路
（検出回路）、１２は位相インターポレータ（Ｐ／
Ｉ）、２０，２０’はシンクロナイザ（ＳＹＮＣ）、３
０，３０’は位相インターポレータカウンタ（ＰＩ Ｃ
ＮＴＲ）、７０はクロック検出回路（クロック検出ユニ
ット）、そして、９０は基本制御回路（Basic Control
Unit：ＢＣＴＬ部）を示している。
【００３３】受信回路は、第１のクロック（レシーバク
ロック：ＣＬＫ１）により駆動されるクロック検出回路
７０および複数のデータ検出回路１０を有するレシーバ
クロック領域ＲＣＤと、ＢＣＴＬ部９０を有するコアク
ロック領域ＣＣＤ（内部回路５）とを備える。各データ
検出回路１０およびクロック検出回路７０は、４−ｗａ
ｙ動作を行うようになっており、それぞれ判定回路１１
（例えば、図７のデータ検出回路１に対応）および位相
インターポレータ１２（例えば、図７の位相インターポ
レータ４に対応）を備えている。各位相インターポレー
タ１２には、位相インターポレータカウンタ（ＰＩカウ
ンタ）３０，３０’の出力が供給され、また、各判定回
路１１の出力はシンクロナイザ２０，２０’に供給さ
れ、コアロジック（内部回路）に送られる。なお、位相
インターポレータ１２のコード（位相制御コード）は、
コアロジック中のＢＣＴＬ部９０で生成される。
ロック：ＣＬＫ１）により駆動されるクロック検出回路
７０および複数のデータ検出回路１０を有するレシーバ
クロック領域ＲＣＤと、ＢＣＴＬ部９０を有するコアク
ロック領域ＣＣＤ（内部回路５）とを備える。各データ
検出回路１０およびクロック検出回路７０は、４−ｗａ
ｙ動作を行うようになっており、それぞれ判定回路１１
（例えば、図７のデータ検出回路１に対応）および位相
インターポレータ１２（例えば、図７の位相インターポ
レータ４に対応）を備えている。各位相インターポレー
タ１２には、位相インターポレータカウンタ（ＰＩカウ
ンタ）３０，３０’の出力が供給され、また、各判定回
路１１の出力はシンクロナイザ２０，２０’に供給さ
れ、コアロジック（内部回路）に送られる。なお、位相
インターポレータ１２のコード（位相制御コード）は、
コアロジック中のＢＣＴＬ部９０で生成される。
【００３４】図９は図８の受信回路におけるＢＣＴＬ部
９０の一例を示すブロック図である。ＢＣＴＬ部９０
は、コアロジック領域ＣＣＤに設けられ、各シンクロナ
イザ２０，２０’および各ＰＩカウンタ３０，３０’を
制御する。すなわち、図９に示されるように、ＢＣＴＬ
部９０は、第１のフィルタ９１、第２のフィルタ９２、
第３のフィルタ部９３、遅延コード発生回路９４、加算
器９５、セレクタ９６、レイテンシーカウンタ（ＬＴＣ
ＣＮＴＲ）９７，および、制御信号発生部９８を備
え、各シンクロナイザ２０，２０’で用いるリードポイ
ンタを制御するポインタ制御信号ＰＳ、遅延コードＤ
Ｃ、各ＰＩカウンタ３０，３０’に与える制御コード
（ｂ０、ｂ１、ｂ２）、および、位相オフセットキャン
セル信号ＰＯＣを生成する。
９０の一例を示すブロック図である。ＢＣＴＬ部９０
は、コアロジック領域ＣＣＤに設けられ、各シンクロナ
イザ２０，２０’および各ＰＩカウンタ３０，３０’を
制御する。すなわち、図９に示されるように、ＢＣＴＬ
部９０は、第１のフィルタ９１、第２のフィルタ９２、
第３のフィルタ部９３、遅延コード発生回路９４、加算
器９５、セレクタ９６、レイテンシーカウンタ（ＬＴＣ
ＣＮＴＲ）９７，および、制御信号発生部９８を備
え、各シンクロナイザ２０，２０’で用いるリードポイ
ンタを制御するポインタ制御信号ＰＳ、遅延コードＤ
Ｃ、各ＰＩカウンタ３０，３０’に与える制御コード
（ｂ０、ｂ１、ｂ２）、および、位相オフセットキャン
セル信号ＰＯＣを生成する。
【００３５】レイテンシーカウンタ９７は、出力する信
号の符号が逆である点を除くと、ＰＩカウンタ３０に類
似した構成とされ、位相コードを校正した後、レイテン
シーカウンタ９７のカウント値からデータの遅延量が分
かるようになっている。なお、位相コードの校正による
レイテンシーカウンタ９７のリセット動作は、制御信号
発生部９８からの位相オフセットキャンセル信号ＰＯＣ
により行われる。なお、制御信号発生部９８は、位相オ
フセットキャンセル信号ＰＯＣだけでなく、受信回路に
必要とされる様々な制御信号を発生している。
号の符号が逆である点を除くと、ＰＩカウンタ３０に類
似した構成とされ、位相コードを校正した後、レイテン
シーカウンタ９７のカウント値からデータの遅延量が分
かるようになっている。なお、位相コードの校正による
レイテンシーカウンタ９７のリセット動作は、制御信号
発生部９８からの位相オフセットキャンセル信号ＰＯＣ
により行われる。なお、制御信号発生部９８は、位相オ
フセットキャンセル信号ＰＯＣだけでなく、受信回路に
必要とされる様々な制御信号を発生している。
【００３６】位相オフセットキャンセル信号ＰＯＣは、
図１７を参照して後述するように、セレクタ３０２を制
御して、カウンタ３０１に対する位相コードの校正処理
を行うようになっている。また、後述するように（或い
は、図７に示されるように）、ポインタ制御信号ＰＳ
は、シンクロナイザ２０，２０’（２）が適切なデータ
パスを選択、すなわち、偶数番目の信号が送出されるＥ
ＶＥＮパスと奇数番目の信号が送出されるＯＤＤパスか
を選択するために使用される。
図１７を参照して後述するように、セレクタ３０２を制
御して、カウンタ３０１に対する位相コードの校正処理
を行うようになっている。また、後述するように（或い
は、図７に示されるように）、ポインタ制御信号ＰＳ
は、シンクロナイザ２０，２０’（２）が適切なデータ
パスを選択、すなわち、偶数番目の信号が送出されるＥ
ＶＥＮパスと奇数番目の信号が送出されるＯＤＤパスか
を選択するために使用される。
【００３７】図８および図９に示されるように、ディジ
タルフィルタ（第１のフィルタ９１および第２のフィル
タ９２）は、シンクロナイザ２０’を介して供給される
クロック検出回路７０からの出力により内部クロックの
入カクロックに対する遅れ/進みを判定して処理し、Ｐ
Ｉカウンタ３０’を介してクロック検出回路７０の位相
インターポレ一夕（１２）にフィードバックする。ここ
で、ＰＩカウンタ３０’には第１のフィルタ９１の出力
が供給され、また、各ＰＩカウンタ３０には第２のフィ
ルタ９２の出力と第３のフィルタ部９３の各出力とが加
算器９５で加算されたものが供給される。そして、各Ｐ
Ｉカウンタ３０を介して各データ検出回路１０の位相イ
ンターポレ一夕１２にもフィードバック（アップまたは
ダウン）値が送られる。
タルフィルタ（第１のフィルタ９１および第２のフィル
タ９２）は、シンクロナイザ２０’を介して供給される
クロック検出回路７０からの出力により内部クロックの
入カクロックに対する遅れ/進みを判定して処理し、Ｐ
Ｉカウンタ３０’を介してクロック検出回路７０の位相
インターポレ一夕（１２）にフィードバックする。ここ
で、ＰＩカウンタ３０’には第１のフィルタ９１の出力
が供給され、また、各ＰＩカウンタ３０には第２のフィ
ルタ９２の出力と第３のフィルタ部９３の各出力とが加
算器９５で加算されたものが供給される。そして、各Ｐ
Ｉカウンタ３０を介して各データ検出回路１０の位相イ
ンターポレ一夕１２にもフィードバック（アップまたは
ダウン）値が送られる。
【００３８】ここで、シンクロナイザ２０，２０’は、
遅延コードＤＣにより制御されるが、この遅延コードＤ
Ｃは遅延量をディジタル値で表したものである。また、
第３のフィルタ部９３は、クロック検出回路７０とデー
タ検出回路１０の間のスキュー調整を行うロジック回路
を備え、このスキュー調整ロジック回路により各レシー
バ（クロック検出回路７０およびデータ検出回路１０）
の位相誤差が最小となるように制御する。
遅延コードＤＣにより制御されるが、この遅延コードＤ
Ｃは遅延量をディジタル値で表したものである。また、
第３のフィルタ部９３は、クロック検出回路７０とデー
タ検出回路１０の間のスキュー調整を行うロジック回路
を備え、このスキュー調整ロジック回路により各レシー
バ（クロック検出回路７０およびデータ検出回路１０）
の位相誤差が最小となるように制御する。
【００３９】図１０は図８の受信回路におけるレシーバ
の判定回路１１の一例を示すブロック図である。図１０
において、参照符号１１１はイコライザ、１１２ｏ，１
１３ｏおよび１１２ｅ，１１３ｅは奇数パス用および偶
数パス用データ判定ユニット（Ｄ型フリップフロップ：
Ｄ−ＦＦ）、１１４ｏおよび１１４ｅは奇数パス用およ
び偶数パス用バッファ、そして、１１５は制御信号発生
部を示している。
の判定回路１１の一例を示すブロック図である。図１０
において、参照符号１１１はイコライザ、１１２ｏ，１
１３ｏおよび１１２ｅ，１１３ｅは奇数パス用および偶
数パス用データ判定ユニット（Ｄ型フリップフロップ：
Ｄ−ＦＦ）、１１４ｏおよび１１４ｅは奇数パス用およ
び偶数パス用バッファ、そして、１１５は制御信号発生
部を示している。
【００４０】判定回路１１は後段のシンクロナイザにデ
ータを渡す役割を果たすが、入力信号はイコライザ（Ｅ
ＱＲＺ）１１１を介して奇数パス用データ判定ユニット
１１２ｏ，１１３ｏおよび偶数パス用データ判定ユニッ
ト１１２ｅ，１１３ｅに供給される。ここで、奇数パス
用データ判定ユニット１１２ｏ，１１３ｏおよび偶数パ
ス用データ判定ユニット１１２ｅ，１１３ｅは、四相ク
ロック信号（位相が９０度異なる２組の相補信号）Ａ，
Ｂ，ＡＸ，ＢＸが供給された制御信号発生部１１５の出
力により交互に駆動されるようになっている。また、各
イコライザ（４つのイコライザ）には、それぞれ位相が
９０度異なる四相クロック信号Ａ，Ｂ，ＡＸ，ＢＸによ
り、順次駆動されるようになっている。そして、奇数パ
ス用データ判定ユニット１１２ｏ，１１３ｏおよび偶数
パス用データ判定ユニット１１２ｅ，１１３ｅの出力
は、それぞれバッファ１１４ｏおよび１１４ｅを介して
データＤ０（Ｄ０〜Ｄ３）として出力される。
ータを渡す役割を果たすが、入力信号はイコライザ（Ｅ
ＱＲＺ）１１１を介して奇数パス用データ判定ユニット
１１２ｏ，１１３ｏおよび偶数パス用データ判定ユニッ
ト１１２ｅ，１１３ｅに供給される。ここで、奇数パス
用データ判定ユニット１１２ｏ，１１３ｏおよび偶数パ
ス用データ判定ユニット１１２ｅ，１１３ｅは、四相ク
ロック信号（位相が９０度異なる２組の相補信号）Ａ，
Ｂ，ＡＸ，ＢＸが供給された制御信号発生部１１５の出
力により交互に駆動されるようになっている。また、各
イコライザ（４つのイコライザ）には、それぞれ位相が
９０度異なる四相クロック信号Ａ，Ｂ，ＡＸ，ＢＸによ
り、順次駆動されるようになっている。そして、奇数パ
ス用データ判定ユニット１１２ｏ，１１３ｏおよび偶数
パス用データ判定ユニット１１２ｅ，１１３ｅの出力
は、それぞれバッファ１１４ｏおよび１１４ｅを介して
データＤ０（Ｄ０〜Ｄ３）として出力される。
【００４１】ここで、四相クロック信号Ａ，Ｂ，ＡＸ，
ＢＸは、位相インターポレータ１２の出力として判定回
路１１に入力され、また、データＤ０〜Ｄ３およびデー
タクロック信号ＤＣＬＫは、シンクロナイザ（シンクロ
ナイザの後半部分）２０へ出力される。図１１は図８の
受信回路におけるシンクロナイザ２０の一例を示すブロ
ック図である。図１１において、参照符号２０１はシン
クロナイズユニット、２０２はレジスタ（Ｄ−ＦＦ）、
２０３は位相比較器（位相検出器）、そして、２０４は
フィルタ（ディジタルフィルタ）を示している。
ＢＸは、位相インターポレータ１２の出力として判定回
路１１に入力され、また、データＤ０〜Ｄ３およびデー
タクロック信号ＤＣＬＫは、シンクロナイザ（シンクロ
ナイザの後半部分）２０へ出力される。図１１は図８の
受信回路におけるシンクロナイザ２０の一例を示すブロ
ック図である。図１１において、参照符号２０１はシン
クロナイズユニット、２０２はレジスタ（Ｄ−ＦＦ）、
２０３は位相比較器（位相検出器）、そして、２０４は
フィルタ（ディジタルフィルタ）を示している。
【００４２】図１１に示されるように、シンクロナイザ
（シンクロナイザの後半部分）２０は、判定回路１１か
らのデータ信号Ｄ０〜Ｄ３およびデータクロック信号Ｄ
ＣＬＫを受け取ると共に、基本制御回路（ＢＣＴＬ部）
９０からの遅延コードＤＣおよびポインタ信号ＰＳ、並
びに、コアクロック（第２のクロック信号ＣＬＫ２）を
受け取る。
（シンクロナイザの後半部分）２０は、判定回路１１か
らのデータ信号Ｄ０〜Ｄ３およびデータクロック信号Ｄ
ＣＬＫを受け取ると共に、基本制御回路（ＢＣＴＬ部）
９０からの遅延コードＤＣおよびポインタ信号ＰＳ、並
びに、コアクロック（第２のクロック信号ＣＬＫ２）を
受け取る。
【００４３】各シンクロナイズユニット２０１は、複数
のレジスタ（Ｄ−ＦＦ）２１１〜２１６およびセレクタ
２１７〜２１９を備えて構成され、セレクタ２１９で選
択されたシンクロナイズユニット２０１の出力信号がコ
アクロックＣＬＫ２で制御されるレジスタ２０２を介し
て出力されることにより、コアクロックＣＬＫ２に同期
したデータ信号Ｄ０’〜Ｄ３’が得られる。
のレジスタ（Ｄ−ＦＦ）２１１〜２１６およびセレクタ
２１７〜２１９を備えて構成され、セレクタ２１９で選
択されたシンクロナイズユニット２０１の出力信号がコ
アクロックＣＬＫ２で制御されるレジスタ２０２を介し
て出力されることにより、コアクロックＣＬＫ２に同期
したデータ信号Ｄ０’〜Ｄ３’が得られる。
【００４４】ここで、セレクタ２１９は、基本制御回路
９０からのポインタ信号ＰＳにより制御され、奇数また
は偶数の信号パス（奇数パス用または偶数パス用バッフ
ァ１１４ｏ，１１４ｅの出力）が選択されて出力され
る。また、セレクタ２１７および２１８は遅延コードＤ
Ｃにより制御され、遅延量に応じたレジスタの段数が選
択されるようになっている。
９０からのポインタ信号ＰＳにより制御され、奇数また
は偶数の信号パス（奇数パス用または偶数パス用バッフ
ァ１１４ｏ，１１４ｅの出力）が選択されて出力され
る。また、セレクタ２１７および２１８は遅延コードＤ
Ｃにより制御され、遅延量に応じたレジスタの段数が選
択されるようになっている。
【００４５】位相比較器２０３（例えば、図７における
位相比較器６１に対応）は、データクロック信号ＤＣＬ
ＫとコアクロックＣＬＫ２の位相を比較し、その出力を
フィルタ２０４（例えば、図４におけるフィルタ６３に
対応）を介してＰＩカウンタ３０へ供給する。これによ
り、コアクロック（ＣＬＫ２）とデータクロック信号Ｄ
ＣＬＫの位相が合い、その結果として、これと特定の位
相関係（Ｄ−ＦＦのclock-to-Ｑの時間に相当）にある
位相インターポレ一夕のクロック（ＤＣＬＫ）の位相が
合う位相コード値が決定(校正)されることになる。
位相比較器６１に対応）は、データクロック信号ＤＣＬ
ＫとコアクロックＣＬＫ２の位相を比較し、その出力を
フィルタ２０４（例えば、図４におけるフィルタ６３に
対応）を介してＰＩカウンタ３０へ供給する。これによ
り、コアクロック（ＣＬＫ２）とデータクロック信号Ｄ
ＣＬＫの位相が合い、その結果として、これと特定の位
相関係（Ｄ−ＦＦのclock-to-Ｑの時間に相当）にある
位相インターポレ一夕のクロック（ＤＣＬＫ）の位相が
合う位相コード値が決定(校正)されることになる。
【００４６】図１２は図１１のシンクロナイザにおける
位相比較器（位相検出回路）２０３およびフィルタ２０
４の一例を示すブロック図であり、図１３は図１２の位
相検出回路におけるコード発生回路の動作を説明するた
めの図である。図１２に示されるように、位相比較器
（位相検出器）２０３は出力レジスタと同様のレジスタ
（Ｄ−ＦＦ）として構成され、また、フィルタ２０４
は、アップダウンカウンタ（例えば、４ビットのアップ
ダウンカウンタ）２４１、フィルタ部２４２およびコー
ド発生器２４３を備えて構成される。そして、データク
ロック信号ＤＣＬＫとコアクロックＣＬＫ２の位相差に
応じてアップダウンカウンタ２４１を制御し、フィルタ
２４２の出力Ｕ，Ｄに応じて図１３に示すような真理値
表のコードｂ２，ｂ０を出力する。
位相比較器（位相検出回路）２０３およびフィルタ２０
４の一例を示すブロック図であり、図１３は図１２の位
相検出回路におけるコード発生回路の動作を説明するた
めの図である。図１２に示されるように、位相比較器
（位相検出器）２０３は出力レジスタと同様のレジスタ
（Ｄ−ＦＦ）として構成され、また、フィルタ２０４
は、アップダウンカウンタ（例えば、４ビットのアップ
ダウンカウンタ）２４１、フィルタ部２４２およびコー
ド発生器２４３を備えて構成される。そして、データク
ロック信号ＤＣＬＫとコアクロックＣＬＫ２の位相差に
応じてアップダウンカウンタ２４１を制御し、フィルタ
２４２の出力Ｕ，Ｄに応じて図１３に示すような真理値
表のコードｂ２，ｂ０を出力する。
【００４７】図１４は図１１のシンクロナイザの動作を
説明するためのタイミング図であり、偶数の信号パスの
動作を説明するものである。なお、奇数の信号パスも同
様である。図１４において、参照符号ＰＰは、入力され
た４ビットの最初のクロック『０』からこの４ビットデ
ータを並列に出力するまでのレイテンシーが零（３ＵＩ
＋ｔｄ：ここで、ｔｄはレジスタの遅延）のタイミング
を示し、また、Ｔｍｉｎは読み出し最小時間（３ＵＩ＋
ｔｄ＋（０〜６ＵＩ）：ここで、０〜６ＵＩは読み出し
マージン）を示す。
説明するためのタイミング図であり、偶数の信号パスの
動作を説明するものである。なお、奇数の信号パスも同
様である。図１４において、参照符号ＰＰは、入力され
た４ビットの最初のクロック『０』からこの４ビットデ
ータを並列に出力するまでのレイテンシーが零（３ＵＩ
＋ｔｄ：ここで、ｔｄはレジスタの遅延）のタイミング
を示し、また、Ｔｍｉｎは読み出し最小時間（３ＵＩ＋
ｔｄ＋（０〜６ＵＩ）：ここで、０〜６ＵＩは読み出し
マージン）を示す。
【００４８】図９を参照して説明したように、位相コー
ドを校正した後のデータの遅延は、基本制御回路（ＢＣ
ＴＬ部）９０におけるレイテンシーカウンタ９７の値に
より分かる。このレイテンシーカウンタ９７の値を使用
して遅延コードＤＣおよびポインタ信号ＰＳを発生す
る。図１４ではレイテンシーコードの上位４ビットが示
されており、遅延コードＤＣによって、セレクタ（図１
１における偶数の信号パスのセレクタ）２１８が制御さ
れる。すなわち、上位４ビットのレイテンシーコードが
『００００』，『０００１』，『００１０』のとき、図
１１のセレクタ２１８は信号パスＲ００（レジスタを通
らないパス）を選択し、また、レイテンシーコードが
『００１１』，『０１００』のとき、セレクタ２１８は
信号パスＲ０１（レジスタ２１４だけを通るパス）を選
択し、さらに、レイテンシーコードが『０１０１』，
『０１１０』のとき、セレクタ２１８は信号パスＲ１０
（レジスタ２１４および２１５を通るパス）を選択し、
そして、レイテンシーコードが『０１１１』，『１００
０』，『１００１』のとき、セレクタ２１８は信号パス
Ｒ１１（全てのレジスタ２１４〜２１６を通るパス）を
選択する。
ドを校正した後のデータの遅延は、基本制御回路（ＢＣ
ＴＬ部）９０におけるレイテンシーカウンタ９７の値に
より分かる。このレイテンシーカウンタ９７の値を使用
して遅延コードＤＣおよびポインタ信号ＰＳを発生す
る。図１４ではレイテンシーコードの上位４ビットが示
されており、遅延コードＤＣによって、セレクタ（図１
１における偶数の信号パスのセレクタ）２１８が制御さ
れる。すなわち、上位４ビットのレイテンシーコードが
『００００』，『０００１』，『００１０』のとき、図
１１のセレクタ２１８は信号パスＲ００（レジスタを通
らないパス）を選択し、また、レイテンシーコードが
『００１１』，『０１００』のとき、セレクタ２１８は
信号パスＲ０１（レジスタ２１４だけを通るパス）を選
択し、さらに、レイテンシーコードが『０１０１』，
『０１１０』のとき、セレクタ２１８は信号パスＲ１０
（レジスタ２１４および２１５を通るパス）を選択し、
そして、レイテンシーコードが『０１１１』，『１００
０』，『１００１』のとき、セレクタ２１８は信号パス
Ｒ１１（全てのレジスタ２１４〜２１６を通るパス）を
選択する。
【００４９】ここで、ポインタ信号ＰＳは、基本的には
『０１０１』とトグルを続けるが、シンクロナイザ２０
の遅延が限界値を超えて大きく（或いは、小さく）なる
と、基本制御回路９０によりトグルしないように制御し
（例えば、『０１０１０１１０１０…』（『…１１
…』））、それと同時に、例えば、レイテンシーコード
を４ＵＩ（単位間隔：Unit Interval）だけシフトす
る。なお、このレイテンシーコードのシフト処理が行わ
れるときのデータは使用せずに廃棄することになるが、
これは、例えば、入力信号（受信回路に伝えられるデー
タ信号）の所定ビット毎にそのための補償用データを挿
入しておく。この補償用データは、例えば、最初の符号
が特殊符号（Null Symbol）で４ビットのデータとして
構成される。
『０１０１』とトグルを続けるが、シンクロナイザ２０
の遅延が限界値を超えて大きく（或いは、小さく）なる
と、基本制御回路９０によりトグルしないように制御し
（例えば、『０１０１０１１０１０…』（『…１１
…』））、それと同時に、例えば、レイテンシーコード
を４ＵＩ（単位間隔：Unit Interval）だけシフトす
る。なお、このレイテンシーコードのシフト処理が行わ
れるときのデータは使用せずに廃棄することになるが、
これは、例えば、入力信号（受信回路に伝えられるデー
タ信号）の所定ビット毎にそのための補償用データを挿
入しておく。この補償用データは、例えば、最初の符号
が特殊符号（Null Symbol）で４ビットのデータとして
構成される。
【００５０】なお、位相コードの校正は、例えば、電源
の投入時等において、４ビット周期のトレーニングパタ
ーンの入力信号『１０００１０００１０００１…』を与
えて行うようになっている。そして、シンクロナイザ２
０で使用する遅延コードは、図１４に示されるようなレ
イテンシーコードに基づいて発生される。図１５は図８
の受信回路における先読み特殊符号発生ユニットの一例
を示すブロック図である。
の投入時等において、４ビット周期のトレーニングパタ
ーンの入力信号『１０００１０００１０００１…』を与
えて行うようになっている。そして、シンクロナイザ２
０で使用する遅延コードは、図１４に示されるようなレ
イテンシーコードに基づいて発生される。図１５は図８
の受信回路における先読み特殊符号発生ユニットの一例
を示すブロック図である。
【００５１】図１５に示されるように、先読み特殊符号
発生ユニット２２０は、図１１に示すようなシンクロナ
イズユニット２０１と類似の構成とされ、複数のレジス
タ（Ｄ−ＦＦ）２２１〜２２４、セレクタ２２５〜２２
７、および、出力レジスタ（Ｄ−ＦＦ）２２８を備えて
構成される。すなわち、例えば、受信回路に対してシリ
アルに送られてくる４ビットデータの最初の１ビット
（レジスタ１１２ｏ，１１２ｅ）の出力信号だけ、バッ
ファ１４４ｏ，１４４ｅを介して先読み特殊符号発生ユ
ニット２２０に供給され、これにより、パラレルに出力
されるデータＤ０〜Ｄ３よりも早いタイミング（３ＵＩ
程度早いタイミング）で、特殊符号（４ビットの補償用
データの最初の１ビット）ｎを検出することができるよ
うになっている。
発生ユニット２２０は、図１１に示すようなシンクロナ
イズユニット２０１と類似の構成とされ、複数のレジス
タ（Ｄ−ＦＦ）２２１〜２２４、セレクタ２２５〜２２
７、および、出力レジスタ（Ｄ−ＦＦ）２２８を備えて
構成される。すなわち、例えば、受信回路に対してシリ
アルに送られてくる４ビットデータの最初の１ビット
（レジスタ１１２ｏ，１１２ｅ）の出力信号だけ、バッ
ファ１４４ｏ，１４４ｅを介して先読み特殊符号発生ユ
ニット２２０に供給され、これにより、パラレルに出力
されるデータＤ０〜Ｄ３よりも早いタイミング（３ＵＩ
程度早いタイミング）で、特殊符号（４ビットの補償用
データの最初の１ビット）ｎを検出することができるよ
うになっている。
【００５２】図１６は図１５のシンクロナイザの動作を
説明するためのタイミング図である。図１４と図１６と
の比較から明らかなように、図１５に示すシンクロナイ
ザにおける先読み特殊符号発生ユニット２２０は、図１
１と類似した動作を行って遅延コードがレイテンシーコ
ードに基づいて発生される。なお、上述した特殊符号
（Null Symbol）を他のデータよりも先に確認すること
によって、補償用データによる処理を行うようになって
いる。
説明するためのタイミング図である。図１４と図１６と
の比較から明らかなように、図１５に示すシンクロナイ
ザにおける先読み特殊符号発生ユニット２２０は、図１
１と類似した動作を行って遅延コードがレイテンシーコ
ードに基づいて発生される。なお、上述した特殊符号
（Null Symbol）を他のデータよりも先に確認すること
によって、補償用データによる処理を行うようになって
いる。
【００５３】図１７は図８の受信回路における位相イン
ターポレータ１２とシンクロナイザ２０との間のインタ
ーフェース回路（ＰＩ制御回路）３０の一例を示すブロ
ック図である。図１７に示されるように、インターフェ
ース回路３０は、カウンタ３０１およびセレクタ３０２
を備え、シンクロナイザ２０の出力（フィルタ２０４か
らの出力コード）ｂ２，ｂ１（＝０），ｂ０と基本制御
回路９０からのコードｂ２’，ｂ１’，ｂ０’とを位相
オフセットキャンセル信号ＰＯＣによりセレクタ３０２
で選択して、カウンタ３０１に供給する。そして、カウ
ンタ３０１によりカウントされた位相コード（グレーコ
ード：Gray Code）は、位相インターポレータ１２に供
給される。
ターポレータ１２とシンクロナイザ２０との間のインタ
ーフェース回路（ＰＩ制御回路）３０の一例を示すブロ
ック図である。図１７に示されるように、インターフェ
ース回路３０は、カウンタ３０１およびセレクタ３０２
を備え、シンクロナイザ２０の出力（フィルタ２０４か
らの出力コード）ｂ２，ｂ１（＝０），ｂ０と基本制御
回路９０からのコードｂ２’，ｂ１’，ｂ０’とを位相
オフセットキャンセル信号ＰＯＣによりセレクタ３０２
で選択して、カウンタ３０１に供給する。そして、カウ
ンタ３０１によりカウントされた位相コード（グレーコ
ード：Gray Code）は、位相インターポレータ１２に供
給される。
【００５４】ここで、位相オフセットキャンセル信号Ｐ
ＯＣが『１』のとき、セレクタ３０２はシンクロナイザ
２０からのコードを選択することになり、ローカルな帰
還ループが形成されて位相コードの校正が行われる。ま
た、位相オフセットキャンセル信号ＰＯＣが『０』のと
きには、基本制御回路９０からの出力コードが選択され
てそれがカウンタ３０１に供給される。
ＯＣが『１』のとき、セレクタ３０２はシンクロナイザ
２０からのコードを選択することになり、ローカルな帰
還ループが形成されて位相コードの校正が行われる。ま
た、位相オフセットキャンセル信号ＰＯＣが『０』のと
きには、基本制御回路９０からの出力コードが選択され
てそれがカウンタ３０１に供給される。
【００５５】図１８は図８の受信回路における位相イン
ターポレータ１２の一例を示すブロック図である。図１
８に示されるように、位相インターポレータ１２は、コ
ード変換部１２１、Ｄ／Ａコンバータ１２２、位相イン
ターポレータコア１２３、および、分周器１２４を備え
ている。
ターポレータ１２の一例を示すブロック図である。図１
８に示されるように、位相インターポレータ１２は、コ
ード変換部１２１、Ｄ／Ａコンバータ１２２、位相イン
ターポレータコア１２３、および、分周器１２４を備え
ている。
【００５６】コード変換部１２１は、カウンタ３０１
（インターフェース回路３０）からの位相コード（グレ
ーコード）をサモメタコード（Thermometer Code）に変
換してＤ／Ａコンバータ１２２に供給し、このＤ／Ａコ
ンバータ１２２は、供給されたサモメタコードをアナロ
グ信号に変換して位相インターポレータコア１２３に供
給する。
（インターフェース回路３０）からの位相コード（グレ
ーコード）をサモメタコード（Thermometer Code）に変
換してＤ／Ａコンバータ１２２に供給し、このＤ／Ａコ
ンバータ１２２は、供給されたサモメタコードをアナロ
グ信号に変換して位相インターポレータコア１２３に供
給する。
【００５７】位相インターポレータコア１２３は、ミキ
サおよび比較器を備え、例えば、ＰＬＬ回路からの四相
クロック信号（例えば、８００ＭＨｚ）に対してＤ／Ａ
コンバータ１２２の出力で重み付けを行って任意の位相
を有する二相クロック信号（例えば、８００ＭＨｚ）を
分周器１２４に出力する。分周器１２４は、入力された
二相クロック信号を分周してそれぞれ位相が９０度異な
る四相クロック信号（位相が９０度異なる２組の相補信
号）Ａ，Ｂ，ＡＸ，ＢＸ（例えば、４００ＭＨｚ）を発
生し、この四相クロック信号が判定回路１１に供給され
ることになる。
サおよび比較器を備え、例えば、ＰＬＬ回路からの四相
クロック信号（例えば、８００ＭＨｚ）に対してＤ／Ａ
コンバータ１２２の出力で重み付けを行って任意の位相
を有する二相クロック信号（例えば、８００ＭＨｚ）を
分周器１２４に出力する。分周器１２４は、入力された
二相クロック信号を分周してそれぞれ位相が９０度異な
る四相クロック信号（位相が９０度異なる２組の相補信
号）Ａ，Ｂ，ＡＸ，ＢＸ（例えば、４００ＭＨｚ）を発
生し、この四相クロック信号が判定回路１１に供給され
ることになる。
【００５８】（付記１） 基準クロック信号を受け取
り、ディジタルコードで出力位相を制御して第１のクロ
ック信号を発生するクロック信号発生手段と、該第１の
クロック信号で動作する回路群と第２のクロック信号で
動作する内部回路との間で信号の受け渡しを行うシンク
ロナイズ手段と、前記第１のクロック信号と前記第２の
クロック信号の位相が特定の関係にあるときの位相コー
ドを認識する位相コード認識手段と、該認識された位相
コードの値と前記第１および第２のクロック信号の位相
差との関係を校正する校正手段とを備え、該校正手段に
より校正された位相コード情報を使って前記シンクロナ
イズ手段を制御することを特徴とするタイミング信号発
生システム。
り、ディジタルコードで出力位相を制御して第１のクロ
ック信号を発生するクロック信号発生手段と、該第１の
クロック信号で動作する回路群と第２のクロック信号で
動作する内部回路との間で信号の受け渡しを行うシンク
ロナイズ手段と、前記第１のクロック信号と前記第２の
クロック信号の位相が特定の関係にあるときの位相コー
ドを認識する位相コード認識手段と、該認識された位相
コードの値と前記第１および第２のクロック信号の位相
差との関係を校正する校正手段とを備え、該校正手段に
より校正された位相コード情報を使って前記シンクロナ
イズ手段を制御することを特徴とするタイミング信号発
生システム。
【００５９】（付記２） 付記１に記載のタイミング信
号発生システムにおいて、前記第２のクロック信号の周
期と前記基準クロック信号の周期とは整数倍の関係にあ
ることを特徴とするタイミング発生回路。 （付記３） 付記１に記載のタイミング信号発生システ
ムにおいて、前記クロック信号発生手段は、位相インタ
ーポレータであることを特徴とするタイミング発生回
路。
号発生システムにおいて、前記第２のクロック信号の周
期と前記基準クロック信号の周期とは整数倍の関係にあ
ることを特徴とするタイミング発生回路。 （付記３） 付記１に記載のタイミング信号発生システ
ムにおいて、前記クロック信号発生手段は、位相インタ
ーポレータであることを特徴とするタイミング発生回
路。
【００６０】（付記４） 付記１に記載のタイミング信
号発生システムにおいて、前記校正手段による位相コー
ド値と第１および第２のクロック信号の位相差との校正
を、該タイミング信号発生システムを設けた装置の電源
投入時に実行することを特徴とするタイミング発生回
路。 （付記５） 付記１に記載のタイミング信号発生システ
ムにおいて、前記シンクロナイズ手段は、前記第１のク
ロック信号で駆動される第１のＤ型フリップフロップ
と、該第１のＤ型フリップフロップから出力される繰り
返し信号を前記第２のクロック信号で駆動されてラッチ
する第２のＤ型フリップフロップとを備えることを特徴
とするタイミング信号発生システム。
号発生システムにおいて、前記校正手段による位相コー
ド値と第１および第２のクロック信号の位相差との校正
を、該タイミング信号発生システムを設けた装置の電源
投入時に実行することを特徴とするタイミング発生回
路。 （付記５） 付記１に記載のタイミング信号発生システ
ムにおいて、前記シンクロナイズ手段は、前記第１のク
ロック信号で駆動される第１のＤ型フリップフロップ
と、該第１のＤ型フリップフロップから出力される繰り
返し信号を前記第２のクロック信号で駆動されてラッチ
する第２のＤ型フリップフロップとを備えることを特徴
とするタイミング信号発生システム。
【００６１】（付記６） 付記１に記載のタイミング信
号発生システムにおいて、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動されるセレクタと、該セ
レクタから出力される繰り返し信号を前記第２のクロッ
ク信号で駆動されてラッチするＤ型フリップフロップと
を備えることを特徴とするタイミング信号発生システ
ム。
号発生システムにおいて、前記シンクロナイズ手段は、
前記第１のクロック信号で駆動されるセレクタと、該セ
レクタから出力される繰り返し信号を前記第２のクロッ
ク信号で駆動されてラッチするＤ型フリップフロップと
を備えることを特徴とするタイミング信号発生システ
ム。
【００６２】（付記７） 付記１に記載のタイミング信
号発生システムにおいて、さらに、前記第１のクロック
信号と前記第２のクロック信号の位相比較を行う位相比
較器と、該位相比較器の出力を処理して前記位相コード
に帰還をかける帰還ループを備え、該帰還ループを動作
させて前記第１および第２のクロック信号の位相差を所
定の値にするときの位相コードを認識することを特徴と
するタイミング信号発生システム。
号発生システムにおいて、さらに、前記第１のクロック
信号と前記第２のクロック信号の位相比較を行う位相比
較器と、該位相比較器の出力を処理して前記位相コード
に帰還をかける帰還ループを備え、該帰還ループを動作
させて前記第１および第２のクロック信号の位相差を所
定の値にするときの位相コードを認識することを特徴と
するタイミング信号発生システム。
【００６３】（付記８） 付記７に記載のタイミング信
号発生システムにおいて、前記位相比較器は、前記第１
のクロック信号で駆動される第１のＤ型フリップフロッ
プと、該第１のＤ型フリップフロップから出力される繰
り返し信号を前記第２のクロック信号で駆動されてラッ
チする第２のＤ型フリップフロップとを備えることを特
徴とするタイミング信号発生システム。
号発生システムにおいて、前記位相比較器は、前記第１
のクロック信号で駆動される第１のＤ型フリップフロッ
プと、該第１のＤ型フリップフロップから出力される繰
り返し信号を前記第２のクロック信号で駆動されてラッ
チする第２のＤ型フリップフロップとを備えることを特
徴とするタイミング信号発生システム。
【００６４】（付記９） 付記７に記載のタイミング信
号発生システムにおいて、前記位相比較器は、前記第１
のクロック信号で駆動されるセレクタと、該セレクタか
ら出力される繰り返し信号を前記第２のクロック信号で
駆動されてラッチするＤ型フリップフロップとを備える
ことを特徴とするタイミング信号発生システム。
号発生システムにおいて、前記位相比較器は、前記第１
のクロック信号で駆動されるセレクタと、該セレクタか
ら出力される繰り返し信号を前記第２のクロック信号で
駆動されてラッチするＤ型フリップフロップとを備える
ことを特徴とするタイミング信号発生システム。
【００６５】（付記１０） 付記１に記載のタイミング
信号発生システムにおいて、前記校正手段は、前記第１
および第２のクロック信号の位相差が所定の値になった
タイミングで零にリセットされ、その後は前記位相コー
ドと同様に変化するカウンタを備えることを特徴とする
タイミング信号発生システム。 （付記１１） 付記１に記載のタイミング信号発生シス
テムにおいて、前記校正手段は、前記第１および第２の
クロック信号の位相差が所定の値になったときの位相コ
ードの値をオフセット値として記憶する記憶手段を備え
ることを特徴とするタイミング信号発生システム。
信号発生システムにおいて、前記校正手段は、前記第１
および第２のクロック信号の位相差が所定の値になった
タイミングで零にリセットされ、その後は前記位相コー
ドと同様に変化するカウンタを備えることを特徴とする
タイミング信号発生システム。 （付記１１） 付記１に記載のタイミング信号発生シス
テムにおいて、前記校正手段は、前記第１および第２の
クロック信号の位相差が所定の値になったときの位相コ
ードの値をオフセット値として記憶する記憶手段を備え
ることを特徴とするタイミング信号発生システム。
【００６６】（付記１２） 付記１０または１１のいず
れか１項に記載のタイミング信号発生システムにおい
て、前記シンクロナイズ手段をＦＩＦＯと等価な回路で
構成し、該ＦＩＦＯの書き込みポインタの値および前記
位相コードの値を用いて当該ＦＩＦＯの読み出しポイン
タの値を決定することを特徴とするタイミング信号発生
システム。
れか１項に記載のタイミング信号発生システムにおい
て、前記シンクロナイズ手段をＦＩＦＯと等価な回路で
構成し、該ＦＩＦＯの書き込みポインタの値および前記
位相コードの値を用いて当該ＦＩＦＯの読み出しポイン
タの値を決定することを特徴とするタイミング信号発生
システム。
【００６７】（付記１３） 入力信号からクロック信号
を再生し、該再生されたクロック信号を用いて該入力信
号のデータを読み出す受信回路であって、基準クロック
信号を受け取り、ディジタルコードで出力位相を制御し
て第１のクロック信号を発生するクロック信号発生手段
と、該第１のクロック信号で動作する回路群と第２のク
ロック信号で動作する内部回路との間で信号の受け渡し
を行うシンクロナイズ手段と、前記第１のクロック信号
と前記第２のクロック信号の位相が特定の関係にあると
きの位相コードを認識する位相コード認識手段と、該認
識された位相コードの値と前記第１および第２のクロッ
ク信号の位相差との関係を校正する校正手段とを備え、
該校正手段により校正された位相コード情報を使って前
記シンクロナイズ手段を制御することを特徴とする受信
回路。
を再生し、該再生されたクロック信号を用いて該入力信
号のデータを読み出す受信回路であって、基準クロック
信号を受け取り、ディジタルコードで出力位相を制御し
て第１のクロック信号を発生するクロック信号発生手段
と、該第１のクロック信号で動作する回路群と第２のク
ロック信号で動作する内部回路との間で信号の受け渡し
を行うシンクロナイズ手段と、前記第１のクロック信号
と前記第２のクロック信号の位相が特定の関係にあると
きの位相コードを認識する位相コード認識手段と、該認
識された位相コードの値と前記第１および第２のクロッ
ク信号の位相差との関係を校正する校正手段とを備え、
該校正手段により校正された位相コード情報を使って前
記シンクロナイズ手段を制御することを特徴とする受信
回路。
【００６８】（付記１４） 付記１３に記載の受信回路
において、前記第１のクロック信号で動作する回路群
は、前記入力信号からデータを検出するためのデータ検
出回路、および、該入力信号からクロックを再生するた
めのクロック検出回路を備え、前記第２のクロック信号
で動作する内部回路は、前記クロック信号発生手段を制
御する基本制御回路を備えることを特徴とする受信回
路。
において、前記第１のクロック信号で動作する回路群
は、前記入力信号からデータを検出するためのデータ検
出回路、および、該入力信号からクロックを再生するた
めのクロック検出回路を備え、前記第２のクロック信号
で動作する内部回路は、前記クロック信号発生手段を制
御する基本制御回路を備えることを特徴とする受信回
路。
【００６９】（付記１５） 付記１４に記載の受信回路
において、前記データ検出回路は、第１のクロック信号
群により駆動される複数のデータ検出ユニットを備え、
前記クロック検出回路は、前記第１のクロック信号群と
所定の位相差だけ異なる第２のクロック信号群により駆
動される複数のクロック検出ユニットを備えることを特
徴とする受信回路。
において、前記データ検出回路は、第１のクロック信号
群により駆動される複数のデータ検出ユニットを備え、
前記クロック検出回路は、前記第１のクロック信号群と
所定の位相差だけ異なる第２のクロック信号群により駆
動される複数のクロック検出ユニットを備えることを特
徴とする受信回路。
【００７０】（付記１６） 付記１４に記載の受信回路
において、前記データ検出回路および前記クロック検出
回路は偶数の信号パスおよび奇数の信号パスを有し、ポ
イント制御信号に応じて該偶数または奇数のいずれかの
信号パスを選択するようになっていることを特徴とする
受信回路。 （付記１７） 付記１３に記載の受信回路において、前
記第２のクロック信号の周期と前記基準クロック信号の
周期とは整数倍の関係にあることを特徴とする受信回
路。
において、前記データ検出回路および前記クロック検出
回路は偶数の信号パスおよび奇数の信号パスを有し、ポ
イント制御信号に応じて該偶数または奇数のいずれかの
信号パスを選択するようになっていることを特徴とする
受信回路。 （付記１７） 付記１３に記載の受信回路において、前
記第２のクロック信号の周期と前記基準クロック信号の
周期とは整数倍の関係にあることを特徴とする受信回
路。
【００７１】（付記１８） 付記１３に記載の受信回路
において、前記クロック信号発生手段は、位相インター
ポレータであることを特徴とする受信回路。 （付記１９） 付記１３に記載の受信回路において、前
記校正手段による位相コード値と第１および第２のクロ
ック信号の位相差との校正を、該受信回路を設けた装置
の電源投入時に実行することを特徴とする受信回路。
において、前記クロック信号発生手段は、位相インター
ポレータであることを特徴とする受信回路。 （付記１９） 付記１３に記載の受信回路において、前
記校正手段による位相コード値と第１および第２のクロ
ック信号の位相差との校正を、該受信回路を設けた装置
の電源投入時に実行することを特徴とする受信回路。
【００７２】（付記２０） 付記１３に記載の受信回路
において、前記シンクロナイズ手段は、前記第１のクロ
ック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し
信号を前記第２のクロック信号で駆動されてラッチする
第２のＤ型フリップフロップとを備えることを特徴とす
る受信回路。
において、前記シンクロナイズ手段は、前記第１のクロ
ック信号で駆動される第１のＤ型フリップフロップと、
該第１のＤ型フリップフロップから出力される繰り返し
信号を前記第２のクロック信号で駆動されてラッチする
第２のＤ型フリップフロップとを備えることを特徴とす
る受信回路。
【００７３】（付記２１） 付記１３に記載の受信回路
において、前記シンクロナイズ手段は、前記第１のクロ
ック信号で駆動されるセレクタと、該セレクタから出力
される繰り返し信号を前記第２のクロック信号で駆動さ
れてラッチするＤ型フリップフロップとを備えることを
特徴とする受信回路。
において、前記シンクロナイズ手段は、前記第１のクロ
ック信号で駆動されるセレクタと、該セレクタから出力
される繰り返し信号を前記第２のクロック信号で駆動さ
れてラッチするＤ型フリップフロップとを備えることを
特徴とする受信回路。
【００７４】（付記２２） 付記１３に記載の受信回路
において、さらに、前記第１のクロック信号と前記第２
のクロック信号の位相比較を行う位相比較器と、該位相
比較器の出力を処理して前記位相コードに帰還をかける
帰還ループを備え、該帰還ループを動作させて前記第１
および第２のクロック信号の位相差を所定の値にすると
きの位相コードを認識することを特徴とする受信回路。
において、さらに、前記第１のクロック信号と前記第２
のクロック信号の位相比較を行う位相比較器と、該位相
比較器の出力を処理して前記位相コードに帰還をかける
帰還ループを備え、該帰還ループを動作させて前記第１
および第２のクロック信号の位相差を所定の値にすると
きの位相コードを認識することを特徴とする受信回路。
【００７５】（付記２３） 付記２２に記載の受信回路
において、前記位相比較器は、前記第１のクロック信号
で駆動される第１のＤ型フリップフロップと、該第１の
Ｄ型フリップフロップから出力される繰り返し信号を前
記第２のクロック信号で駆動されてラッチする第２のＤ
型フリップフロップとを備えることを特徴とする受信回
路。
において、前記位相比較器は、前記第１のクロック信号
で駆動される第１のＤ型フリップフロップと、該第１の
Ｄ型フリップフロップから出力される繰り返し信号を前
記第２のクロック信号で駆動されてラッチする第２のＤ
型フリップフロップとを備えることを特徴とする受信回
路。
【００７６】（付記２４） 付記２２に記載の受信回路
において、前記位相比較器は、前記第１のクロック信号
で駆動されるセレクタと、該セレクタから出力される繰
り返し信号を前記第２のクロック信号で駆動されてラッ
チするＤ型フリップフロップとを備えることを特徴とす
る受信回路。 （付記２５） 付記１３に記載の受信回路において、前
記校正手段は、前記第１および第２のクロック信号の位
相差が所定の値になったタイミングで零にリセットさ
れ、その後は前記位相コードと同様に変化するカウンタ
を備えることを特徴とする受信回路。
において、前記位相比較器は、前記第１のクロック信号
で駆動されるセレクタと、該セレクタから出力される繰
り返し信号を前記第２のクロック信号で駆動されてラッ
チするＤ型フリップフロップとを備えることを特徴とす
る受信回路。 （付記２５） 付記１３に記載の受信回路において、前
記校正手段は、前記第１および第２のクロック信号の位
相差が所定の値になったタイミングで零にリセットさ
れ、その後は前記位相コードと同様に変化するカウンタ
を備えることを特徴とする受信回路。
【００７７】（付記２６） 付記１３に記載の受信回路
において、前記校正手段は、前記第１および第２のクロ
ック信号の位相差が所定の値になったときの位相コード
の値をオフセット値として記憶する記憶手段を備えるこ
とを特徴とする受信回路。 （付記２７） 付記２５または２６のいずれか１項に記
載の受信回路において、前記シンクロナイズ手段をＦＩ
ＦＯと等価な回路で構成し、該ＦＩＦＯの書き込みポイ
ンタの値および前記位相コードの値を用いて当該ＦＩＦ
Ｏの読み出しポインタの値を決定することを特徴とする
受信回路。
において、前記校正手段は、前記第１および第２のクロ
ック信号の位相差が所定の値になったときの位相コード
の値をオフセット値として記憶する記憶手段を備えるこ
とを特徴とする受信回路。 （付記２７） 付記２５または２６のいずれか１項に記
載の受信回路において、前記シンクロナイズ手段をＦＩ
ＦＯと等価な回路で構成し、該ＦＩＦＯの書き込みポイ
ンタの値および前記位相コードの値を用いて当該ＦＩＦ
Ｏの読み出しポインタの値を決定することを特徴とする
受信回路。
【００７８】
【発明の効果】以上、詳述したように、本発明によれ
ば、高速信号の受信に使うクロック信号と内部回路の駆
動クロック信号との位相関係を、位相検出回路を常時動
作させることなく全ての位相範囲に渡って正確に知るこ
とができるため、低レイテンシーでしかもメタステーブ
ル状態の可能性のないシンクロナイザを実現することが
できる。従って、シンクロナイザを有するタイミング信
号発生システム（受信回路）を、より少ない回路量で構
成すると共に、短い処理時間で動作させることができ
る。
ば、高速信号の受信に使うクロック信号と内部回路の駆
動クロック信号との位相関係を、位相検出回路を常時動
作させることなく全ての位相範囲に渡って正確に知るこ
とができるため、低レイテンシーでしかもメタステーブ
ル状態の可能性のないシンクロナイザを実現することが
できる。従って、シンクロナイザを有するタイミング信
号発生システム（受信回路）を、より少ない回路量で構
成すると共に、短い処理時間で動作させることができ
る。
【図１】従来のタイミング信号発生システム（受信回
路）の一例を示すブロック図である。
路）の一例を示すブロック図である。
【図２】本発明に係るタイミング信号発生システム（受
信回路）の原理構成を示すブロック図である。
信回路）の原理構成を示すブロック図である。
【図３】本発明のタイミング信号発生システムの第１実
施例を示すブロック図である。
施例を示すブロック図である。
【図４】本発明のタイミング信号発生システムの第２実
施例を示すブロック図である。
施例を示すブロック図である。
【図５】本発明のタイミング信号発生システムの第３実
施例を示すブロック図である。
施例を示すブロック図である。
【図６】本発明のタイミング信号発生システムの第４実
施例を示すブロック図である。
施例を示すブロック図である。
【図７】本発明のタイミング信号発生システムの第５実
施例を示すブロック図である。
施例を示すブロック図である。
【図８】本発明が適用される受信回路のアーキテクチャ
の一例を示すブロック図である。
の一例を示すブロック図である。
【図９】図８の受信回路におけるＢＣＴＬ部の一例を示
すブロック図である。
すブロック図である。
【図１０】図８の受信回路におけるレシーバの判定回路
の一例を示すブロック図である。
の一例を示すブロック図である。
【図１１】図８の受信回路におけるシンクロナイザの一
例を示すブロック図である。
例を示すブロック図である。
【図１２】図１１のシンクロナイザにおける位相比較器
およびフィルタの一例を示すブロック図である。
およびフィルタの一例を示すブロック図である。
【図１３】図１２の位相検出回路におけるコード発生回
路の動作を説明するための図である。
路の動作を説明するための図である。
【図１４】図１１のシンクロナイザの動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１５】図８の受信回路における先読み特殊符号発生
ユニットの一例を示すブロック図である。
ユニットの一例を示すブロック図である。
【図１６】図１５のシンクロナイザの動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１７】図８の受信回路における位相インターポレー
タとシンクロナイザとの間のインターフェース回路の一
例を示すブロック図である。
タとシンクロナイザとの間のインターフェース回路の一
例を示すブロック図である。
【図１８】図８の受信回路における位相インターポレー
タの一例を示すブロック図である。
タの一例を示すブロック図である。
１，１０…データ検出回路（データ検出回路ユニット）
２，２０，２０’…シンクロナイザ
３…制御回路
４…ディレイエレメント（位相インターポレータ）
５…内部回路
６…ＰＬＬ回路
７，７０…クロック検出回路（クロック検出回路ユニッ
ト） ８…位相比較器（位相検出器） ９…フィルタ（ディジタルフィルタ） １１…判定回路（検出回路） １２…位相インターポレータ ３０，３０’…位相インターポレータカウンタ（ＰＩカ
ウンタ） ３１…コード認識回路 ３２…アップダウンカウンタ ３３…レジスタ ６０…ディジタルループフィルタ ６１…位相比較器 ６２…分周器 ６３…フィルタ（アップダウンカウンタ） ６４…セレクタ ９０…基本制御回路（ＢＣＴＬ部） ９１…第１のフィルタ ９２…第２のフィルタ ９３…第３のフィルタ部（スキュー調整ロジック回路） ９４…遅延コード発生回路 ９５…加算器 ９６…セレクタ ９７…レイテンシーカウンタ ９８…制御信号発生部 ２０１…シンクロナイズユニット ２０２…レジスタ（Ｄ−ＦＦ） ２０３…位相比較器（位相検出器） ２０４…フィルタ（ディジタルフィルタ） ２２０…先読み特殊符号発生ユニット
ト） ８…位相比較器（位相検出器） ９…フィルタ（ディジタルフィルタ） １１…判定回路（検出回路） １２…位相インターポレータ ３０，３０’…位相インターポレータカウンタ（ＰＩカ
ウンタ） ３１…コード認識回路 ３２…アップダウンカウンタ ３３…レジスタ ６０…ディジタルループフィルタ ６１…位相比較器 ６２…分周器 ６３…フィルタ（アップダウンカウンタ） ６４…セレクタ ９０…基本制御回路（ＢＣＴＬ部） ９１…第１のフィルタ ９２…第２のフィルタ ９３…第３のフィルタ部（スキュー調整ロジック回路） ９４…遅延コード発生回路 ９５…加算器 ９６…セレクタ ９７…レイテンシーカウンタ ９８…制御信号発生部 ２０１…シンクロナイズユニット ２０２…レジスタ（Ｄ−ＦＦ） ２０３…位相比較器（位相検出器） ２０４…フィルタ（ディジタルフィルタ） ２２０…先読み特殊符号発生ユニット
Claims (10)
- 【請求項１】 基準クロック信号を受け取り、ディジタ
ルコードで出力位相を制御して第１のクロック信号を発
生するクロック信号発生手段と、 該第１のクロック信号で動作する回路群と第２のクロッ
ク信号で動作する内部回路との間で信号の受け渡しを行
うシンクロナイズ手段と、 前記第１のクロック信号と前記第２のクロック信号の位
相が特定の関係にあるときの位相コードを認識する位相
コード認識手段と、 該認識された位相コードの値と前記第１および第２のク
ロック信号の位相差との関係を校正する校正手段とを備
え、該校正手段により校正された位相コード情報を使っ
て前記シンクロナイズ手段を制御することを特徴とする
タイミング信号発生システム。 - 【請求項２】 請求項１に記載のタイミング信号発生シ
ステムにおいて、前記第２のクロック信号の周期と前記
基準クロック信号の周期とは整数倍の関係にあることを
特徴とするタイミング発生回路。 - 【請求項３】 請求項１に記載のタイミング信号発生シ
ステムにおいて、前記クロック信号発生手段は、位相イ
ンターポレータであることを特徴とするタイミング発生
回路。 - 【請求項４】 請求項１に記載のタイミング信号発生シ
ステムにおいて、前記校正手段による位相コード値と第
１および第２のクロック信号の位相差との校正を、該タ
イミング信号発生システムを設けた装置の電源投入時に
実行することを特徴とするタイミング発生回路。 - 【請求項５】 請求項１に記載のタイミング信号発生シ
ステムにおいて、前記シンクロナイズ手段は、 前記第１のクロック信号で駆動される第１のＤ型フリッ
プフロップと、 該第１のＤ型フリップフロップから出力される繰り返し
信号を前記第２のクロック信号で駆動されてラッチする
第２のＤ型フリップフロップとを備えることを特徴とす
るタイミング信号発生システム。 - 【請求項６】 請求項１に記載のタイミング信号発生シ
ステムにおいて、前記シンクロナイズ手段は、 前記第１のクロック信号で駆動されるセレクタと、 該セレクタから出力される繰り返し信号を前記第２のク
ロック信号で駆動されてラッチするＤ型フリップフロッ
プとを備えることを特徴とするタイミング信号発生シス
テム。 - 【請求項７】 請求項１に記載のタイミング信号発生シ
ステムにおいて、さらに、 前記第１のクロック信号と前記第２のクロック信号の位
相比較を行う位相比較器と、 該位相比較器の出力を処理して前記位相コードに帰還を
かける帰還ループを備え、該帰還ループを動作させて前
記第１および第２のクロック信号の位相差を所定の値に
するときの位相コードを認識することを特徴とするタイ
ミング信号発生システム。 - 【請求項８】 請求項１に記載のタイミング信号発生シ
ステムにおいて、前記校正手段は、前記第１および第２
のクロック信号の位相差が所定の値になったタイミング
で零にリセットされ、その後は前記位相コードと同様に
変化するカウンタを備えることを特徴とするタイミング
信号発生システム。 - 【請求項９】 請求項１に記載のタイミング信号発生シ
ステムにおいて、前記校正手段は、前記第１および第２
のクロック信号の位相差が所定の値になったときの位相
コードの値をオフセット値として記憶する記憶手段を備
えることを特徴とするタイミング信号発生システム。 - 【請求項１０】 入力信号からクロック信号を再生し、
該再生されたクロック信号を用いて該入力信号のデータ
を読み出す受信回路であって、 基準クロック信号を受け取り、ディジタルコードで出力
位相を制御して第１のクロック信号を発生するクロック
信号発生手段と、 該第１のクロック信号で動作する回路群と第２のクロッ
ク信号で動作する内部回路との間で信号の受け渡しを行
うシンクロナイズ手段と、 前記第１のクロック信号と前記第２のクロック信号の位
相が特定の関係にあるときの位相コードを認識する位相
コード認識手段と、 該認識された位相コードの値と前記第１および第２のク
ロック信号の位相差との関係を校正する校正手段とを備
え、該校正手段により校正された位相コード情報を使っ
て前記シンクロナイズ手段を制御することを特徴とする
受信回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189901A JP4672194B2 (ja) | 2001-06-22 | 2001-06-22 | 受信回路 |
| US10/077,875 US7283601B2 (en) | 2001-06-22 | 2002-02-20 | Timing signal generating system and receiving circuit for transmitting signals at high speed with less circuitry |
| EP02251188A EP1271284B1 (en) | 2001-06-22 | 2002-02-21 | Timing signal generating system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189901A JP4672194B2 (ja) | 2001-06-22 | 2001-06-22 | 受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003008555A true JP2003008555A (ja) | 2003-01-10 |
| JP4672194B2 JP4672194B2 (ja) | 2011-04-20 |
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ID=19028754
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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