JP2022505662A - 非同期ａｓｉｃ - Google Patents

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    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Abstract

ある電子デバイスが、開示される。電子デバイスは、ある周波数で動作するように構成された第一のクロックを備える。電子デバイスの第一の回路構成は、第一のクロックと同期するように構成されている。第二の回路構成は、第一のクロックに基づいて第二のクロックを決めるように構成されている。第二のクロックは、第一のクロックの周波数で動作するように構成されており、さらに、第一のクロックに対する位相シフトを伴って動作するように構成されている。第三の回路構成は、第二のクロックと同期するように構成されている。

Description

（関連出願の相互参照）
本出願は、２０１８年１０月２４日に出願された米国仮特許出願第６２／７５０１８０号に対する優先権を主張し、米国仮特許出願第６２／７５０，１８０号の内容は、それらの全体が参照によって本明細書に援用される。
（分野）
本開示は、電子回路に関連し、特に、電子デバイスの部品へとクロック信号を提供するためのシステムおよび方法に関連する。
（背景）
ほとんど全てのデジタル論理デバイスが、これらのデバイスの電子部品の、時間を合わせされた挙動を始動させるために、または制御するためにクロック信号を使用している。例えば、レジスタのクロック入力へと提供されたクロック信号は、レジスタに、データ入力をデータ出力へと伝えさせる。低レベルでは、クロック信号（例えば、論理１と論理０とを交互に繰り返す周期性デジタル論理信号）は、１つまたは複数の半導体デバイス（例えば、レジスタのトランジスタ）に、伝導状態から非伝導状態へと切り替わらせ得、またはその逆をさせ得る。
特定用途向け集積回路（ＡＳＩＣ）を含むデバイスでは、ＡＳＩＣは、個別の機能ユニット（または「ブロック」）を、ブロックのローカルクロックに同期されている各ブロックのレジスタを伴って含むと考えられ得る。ブロックは、ブロックに関連付けられた１つまたは複数の機能を実行するように構成された（プログラム可能な論理回路構成を含む）回路構成を含み得る。いわゆる同期回路設計では、２つまたはそれより多いブロックが、単一の「クロックドメイン」において同じグローバルクロックに同期され得る。クロックドメイン内でブロックを同期することによって、同期回路は、複数の独立なローカルクロックを用いることに共通する問題、すなわち、補正するために非効率なリバッファリングオペレーションを必要とし得るクロックドリフトを回避し得る。しかしながら、同じクロック信号を複数のクロックへと同時に提供することによって、同期回路は、一度に切り替わる多数のトランジスタによって引き起こされる共振回路ノイズ（「トランジスタ共振」）等の不要な高次効果を経験し得る。現代のデジタルデバイスに対しては、このようなトランジスタの数は驚異的（いくつかのデバイスに対しては数百億のオーダー）であり、結果として生じる共振回路ノイズは、極めて顕著となり得る。その上、これらの不要な効果は、クロック周波数が増大するにつれて増幅され得る。同期されたクロックがもたらし得る不要なノイズを回避しつつ同期されたクロックの利点を保持する計時スキームを利用することが望ましい。本明細書に記載されるように、このことは、クロックドメインを「位相シフトしたクロックドメイン」へと分割することによって達成され得、ここで、位相シフトしたクロックドメインは、データを非同期的にやりとりするが、共通のリファレンスクロックから派生した「位相シフトしたクロック」に同期される。
（簡単な概要）
デジタルデバイスにおいてクロック信号を示すためのシステムおよび方法が、開示される。いくつかの例では、ある周波数で動作するように構成された第一のクロックを備えた電子デバイスが、開示される。電子デバイスの第一の回路構成は、第一のクロックと同期するように構成されている。第二の回路構成は、第一のクロックに基づいて第二のクロックを決めるように構成されている。第二のクロックは、第一のクロックの周波数で動作するように構成されており、さらに、第一のクロックに対する位相シフトを伴って動作するように構成されている。第三の回路構成は、第二のクロックと同期するように構成されている。
（図面の簡単な説明）
図１は、いくつかの実施形態に従った、クロックドメインへとグループ化されたブロックを伴う例となる電子デバイスを図示している。
図２は、いくつかの実施形態に従った、クロックドメインおよび位相シフトしたクロックドメインへとグループ化されたブロックを伴う例となる電子デバイスを図示している。
図３は、いくつかの実施形態に従った、データをやりとりするように構成された、電子デバイスの２つの位相シフトしたクロックドメインの例を図示している。
図４は、いくつかの実施形態に従った、電子デバイスの２つの位相シフトしたクロックドメイン間でデータを転送するように構成された例となる先入先出（ＦＩＦＯ）バッファを図示している。
図５は、いくつかの実施形態に従った、参照クロックから位相シフトしたクロックを生成する例を図示している。
図６は、いくつかの実施形態に従った、電子デバイスの２つの位相シフトしたクロックドメイン間のデータ転送を構成するための例となるプロセスのブロック図を図示している。
（詳細な説明）
以下の例の説明では、本明細書の一部を形成する付属の図面への参照がなされ、図中では、実践され得る具体的な例が、図示によって示されている。他の例が用いられ得ることと、開示される例の範囲を逸脱せずに構造の変更がなされ得ることとが理解されることとなる。
図１は、いくつかの実施形態に従ったＡＳＩＣ１００の高レベル図を図示している。ＡＳＩＣ１００は、７つの機能ブロック１１０、１１２、１１４、１１６、１１８、１２０および１２２と、３つの参照クロック１３０、１３２および１３４と、３つのクロックドメイン１４０、１４２および１４４とを含み、クロックドメイン１４０は参照クロック１３０に同期されており、クロックドメイン１４２は参照クロック１３２に同期されており、クロックドメイン１４４は参照クロック１３４に同期されている。図１に示されているように、複数のブロック（例えば１１０、１１２、１１４）が同じクロックドメイン（例えばクロックドメイン１４０）に同期されるように、３つのクロックドメイン（１４０、１４２、１４４）は、ＡＳＩＣ１００の７つのブロック（１１０、１１２、１１４、１１６、１１８、１２０、１２２）間で共有される。同じクロックドメインに同期されたブロックは、クロックドリフトの排除（ブロックを独立のクロックに同期させる必要性を除去する）等の利益を享受する。このようなシステムでは、同じクロックドメイン内の２つのブロック間で（例えば、本例におけるブロック１１０とブロック１１２との間で）、データが同期的に送信され得る。
しかしながら、複数のブロック（例えばブロック１１０、１１２、１１４）を同じクロックドメイン（例えばクロックドメイン１４０）に同期させることは、特有の問題をもたらし得る。例として、例えば送信ブロック（例えばブロック１１０）と受信ブロック（例えばブロック１１２）とを接続するワイヤの長さが部分的に原因となって、送信ブロックから受信ブロックへと送られるデータ信号に伝搬遅延が発生し、これらの信号は、（これらの信号を運ぶワイヤの異なる長さが部分的に原因となって）受信ブロック内のこれらの信号のそれぞれの宛先へと全て同時には到着しない場合がある。このようなタイミングの誤差を補正することは、オーバーヘッドと複雑性とをもたらし、例として、データ信号は、データ信号が送信ブロックから受信ブロックへと伝搬するときに送信経路に沿ってバッファされる必要があり得、バッファリングプロセスは、送信ブロックと受信ブロックとを含むデジタル論理デバイスの電力消費を一般に増大させる。より悪いことに、バッファリングの必要性は、デジタル論理デバイスのサイズおよび複雑性に伴って増大し、デジタル論理デバイスは、より大きな数のブロックと、チップ間通信のためのより細いワイヤとを一層必要とする。
さらに、単一のクロックドメイン内でデジタル論理デバイスの複数のブロックを同期することは、これらのブロック内の半導体デバイスの伝導状態遷移活動が同期されることを意味する。例えば、同じクロックドメイン内のブロック（例えばクロックドメイン１４０内のブロック１１０、１１２、１１４）にある全てのトランジスタが、同時に状態を変化させ得る。結果として生じる共振は、ＡＳＩＣ１００のサイズ、複雑性およびトランジスタ密度に伴って増減する不要なデジタルノイズをもたらし得る。ノイズ絶縁をＡＳＩＣブロックへと加えることによってこのようなノイズが減らされ得る一方で、ノイズ絶縁を加えることは、不要な電力消費を一般にもたらし、レイアウトおよび設計の望ましくない制約を示し得る。このようなトランジスタがオン状態とオフ状態との間を遷移する時間を、単一のクロックドメイン内でずらすことが望ましい。
従って、ＡＳＩＣの電力消費および複雑性を減らすために、同じクロックドメインに同期されている２つのＡＳＩＣブロック間で送信されるデータ信号をリバッファする必要性が減らされ得る。さらに、単一のクロックドメイン内の半導体の同期された切り替えによって引き起こされるノイズが減らされ得る。その上、これらの目的は、複数のＡＳＩＣブロックを単一のクロックドメイン内の単一の参照クロックに同期することの利益（例えば簡便性、信頼性）を保持しつつ成し遂げられ得る。
いくつかの実施形態では、これは、単一の参照クロックに同期された単一のクロックドメイン内で、１つまたは複数の位相シフトしたクロックを参照クロックから生成することによって、およびその位相シフトしたクロックドメイン内の、レジスタのサブセットに各位相シフトしたクロックを結合することによって達成され得る。参照クロックから生成された位相シフトしたクロックは、参照クロックと同じ周波数を共有し得るが、参照クロックに対する位相シフトを伴って動作し得る。位相シフトしたクロックは同じ参照クロックから生成され、参照クロックと同じ周波数で動作するので、同じ位相シフトしたクロックドメイン内の２つの位相シフトしたクロック間でも、位相シフトしたクロックとその参照クロックとの間でもクロックドリフトが起こらない。クロックドメイン内のレジスタは、サブグループ（「位相シフトしたクロックドメイン」）へと分けられ得、各サブグループは、位相シフトしたクロックに合わせて計時され、各位相シフトしたクロックの位相シフトが、参照クロックに関して、対応するレジスタのトランジスタがいつ状態を変化させるかを決定する。これらの状態変化の時間は、望ましい「ロードバランシング」を達成するために、回路設計者によってずらされ得る。ロードバランシングは、設計の切り替えピークを制御するための設計者の努力を反映し得る。例えば、多くのレジスタまたは全てのレジスタが同じ瞬間に切り替わるＡＳＩＣは、電力供給部からの高いピークの電流と、高レベルのノイズとを経験し得る。しかし、多数のレジスタが同じ瞬間に切り替わらないようにＡＳＩＣブロックを位相シフトしたクロックに同期することによって、電力供給部からのより低いピークの電流と、より低いノイズとが実現され得る。
図２は、いくつかの実施形態に従った、例となるＡＳＩＣ１００のクロックドメインを、位相シフトしたクロックドメインへと分ける例を図示している。図２に図示されているように、クロックドメイン１４０（参照ブロック１３０に同期されている）が、３つの位相シフトしたクロックドメイン１４０Ａ、１４０Ｂおよび１４０Ｃへと細分されている。位相シフトしたクロックドメイン１４０Ａは、位相シフトしたクロック１３０Ａに同期され得、位相シフトしたクロックドメイン１４０Ｂは、位相シフトしたクロック１３０Ｂに同期され得、位相シフトしたクロックドメイン１４０Ｃは、位相シフトしたクロック１３０Ｃに同期され得、ここで、位相シフトしたクロック１３０Ａ、１３０Ｂおよび１３０Ｃは、参照クロック１３０から派生し、参照クロック１３０と同じ周波数で動作する。同様に、本例において、クロックドメイン１４２が、位相シフトしたクロックドメイン１４２Ａ、１４２Ｂおよび１４２Ｃへと細分されており、位相シフトしたクロックドメイン１４２Ａは位相シフトしたクロック１３２Ａに同期されており、位相シフトしたクロックドメイン１４２Ｂは位相シフトしたクロック１３２Ｂに同期されており、位相シフトしたクロックドメイン１４２Ｃは位相シフトしたクロック１３２Ｃに同期されており、これらの位相シフトしたクロックは参照クロック１３２から派生している。全てのクロックドメインが位相シフトしたクロックドメインへと分けられる必要はなく、例として、示されている例において、クロックドメイン１４４は位相シフトしたクロックドメインへと分けられておらず、依然として参照クロック１３４に同期されている。
ＡＳＩＣブロックは、１つまたは複数の位相シフトしたクロックドメインに同期され得る。例として、図２に示されている例において、ブロック１１０が、位相シフトしたクロックドメイン１４０Ａに同期されており、ブロック１１２が、位相シフトしたクロックドメイン１４０Ｂに同期されており、ブロック１１４が、位相シフトしたクロックドメイン１４０Ｃに同期されている。いくつかの場合では、２つまたはそれより多いＡＳＩＣブロックが、単一の位相シフトしたクロックドメインに同期され得る。さらに、単一のＡＳＩＣブロックの２つまたはそれより多い部分（例えば部品またはレジスタのグループ化）が、異なる位相シフトしたクロックドメインに同期され得る。例として、示されているように、ブロック１２０の第一の部分が、位相シフトしたクロックドメイン１４２Ｂに同期されており、ブロック１２０の第二の部分が、位相シフトしたクロックドメイン１４２Ｃに同期されている。回路設計者は、ＡＳＩＣブロックまたはＡＳＩＣブロックの領域を、特定用途の設計考察に基づいた位相シフトしたクロックドメインへと分割し得る。
位相シフトしたクロックは、参照クロックからクロックを生成するための当該技術分野において公知の様々な技法を用いて生成され得る。例えば、位相シフトしたクロック（例えば位相シフトしたクロック１３０Ａ）を、参照クロック（例えば参照クロック１３０）の位相シフトしたバージョン（参照クロックと同じ周波数を伴う）として生成するために、ディレイロックループ（ＤＬＬ）が用いられ得る。
図３は、いくつかの実施形態に従った、非同期的にデータをやりとりするように構成された、例となるＡＳＩＣ１００等のＡＳＩＣの２つの位相シフトしたクロックドメインの例を図示している。図３に図示されているように、ブロック１１０（位相シフトしたクロックドメイン１４０Ａに同期されている）は、ブロック１１２（位相シフトしたクロックドメイン１４０Ｂに同期されている）と非同期的にデータをやりとりする。ブロック１１０は、バス１５０Ａを介してブロック１１２へとデータおよび／または制御信号を送信するための非同期転送モジュール３１０Ａを含み、ブロック１１２は、（転送モジュール３１０Ａを介して）ブロック１１０からデータを受信するための非同期受信モジュール３１２Ａを含む。モジュール３１０Ａおよびモジュール３１２Ａは、マスター／スレーブ構成において配置され得、モジュール３１０Ａはマスターとして構成されており、モジュール３１２Ａはスレーブとして構成されている。同様に、ブロック１１２がデータを送るように構成されており、ブロック１１０がデータを受信するように構成されている例において、ブロック１１２は、バス１５０Ｂ（いくつかの例ではバス１５０Ａと同じであり得る）を介してブロック１１０へとデータおよび／または制御信号を送信するための非同期転送モジュール３１２Ｂを含み得、ブロック１１０は、（転送モジュール３１２Ｂを介して）ブロック１１２からデータを受信するための非同期受信モジュール３１０Ｂを含み得る。モジュール３１２Ｂおよびモジュール３１０Ｂは、マスター／スレーブ構成において配置され得、モジュール３１２Ｂはマスターとして構成されており、モジュール３１０Ｂはスレーブとして構成されている。各ブロックの転送／受信モジュールは、それぞれの位相シフトしたクロックドメインの位相シフトしたクロックに合わせて計時され、例えば、ブロック１１０の転送モジュール３１０Ａおよび受信モジュール３１０Ｂは、位相シフトしたクロック１３０Ａに合わせて計時され、ブロック１１２の転送モジュール３１２Ｂおよび受信モジュール３１２Ａは、位相シフトしたクロック１３０Ｂに合わせて計時される。（いくつかの例では、本明細書に記載されているもの等の転送モジュールおよび受信モジュールは、個別のユニットである必要はなく、重なり合ったり、または共通の部品を共有したりし得る。）
データバス１５０Ａおよび／またはデータバス１５０Ｂは、任意の適切な構成においてデータおよび／または制御信号を運び得る。データがクロックドメインまたは位相シフトしたクロックドメインの間を非同期的に渡るとき、様々な問題がもたらされ得る。例として、データバスの１つの「レーン」からのデータが、（例えば、各レーンのデータが移動しなければならない電気配線の長さの差異が原因となって）期待より早く、または期待より遅く受信端に届く場合等には、バス１５０Ａ／バス１５０Ｂ上のデータは、インコヒーレントになるリスクを有する。加えて、送信用の位相シフトしたクロックドメインから送信されたデータは、データ不安定性が原因となって受信用の位相シフトしたクロックドメイン内で捕捉されなかった場合には、失われ得る。このような位相シフトしたクロックドメインクロッシング問題は、受信用の位相シフトしたクロックドメインにおける機能上の誤差を招き得る。クロックドメインクロッシングに対処することに適した様々なテクノロジーが、位相シフトしたクロックドメインクロッシングに適合し得、位相シフトしたクロックドメインクロッシングの問題点を扱うための１つの例となるシステムが、下で述べられるような先入先出（ＦＩＦＯ）バッファである。クロックドメインクロッシングロジックは、その全体または一部分を、例えば、ブロック１１２の非同期受信モジュール３１２Ａ内に実装され得、ブロック１１０の非同期転送モジュール３１０Ａ内に実装され得、ブロック１１０の非同期受信モジュール３１０Ｂ内に実装され得、ブロック１１２の非同期転送モジュール３１２Ｂ内に実装され得、ブロック１１０とブロック１１２との間にある回路構成内に実装され得、または任意の他の適切な場所もしくは場所の組み合わせにおいて実装され得る。
図４は、いくつかの実施形態に従った、（例となるＡＳＩＣ１００における位相シフトしたクロックドメイン１４０Ａおよび１４０Ｂ等の）ＡＳＩＣの位相シフトしたクロックドメイン間でデータを渡すように構成されている例となるＦＩＦＯバッファ４００の一部を図示している。いくつかの例において、ＦＩＦＯバッファ４００は、その全体または一部分を、ブロック１１２の非同期受信モジュール３１２Ａ内に実装され得、ブロック１１０の非同期転送モジュール３１０Ａ内に実装され得、ブロック１１０の非同期受信モジュール３１０Ｂ内に実装され得、ブロック１１２の非同期転送モジュール３１２Ｂ内に実装され得、ブロック１１０とブロック１１２との間にある回路構成内に実装され得、または任意の他の適切な場所もしくは場所の組み合わせにおいて実装され得る。図４に図示されているように、入力４０２（４０２（Ｋ）として図に示されている）は、ＦＩＦＯバッファ４００へと送信されるデータであり、例として、入力４０２は、図３に示されているような、ブロック１１０からブロック１１２へのバス１５０Ａの１つまたは複数のワイヤを介して送信されるデータに対応し得る。示された本例では、入力４０２は、４つのビットの幅Ｋ（バス１５０Ａのワイヤの数Ｋに対応し得る）を有し、４つのビットは、４０２Ａ、４０２Ｂ、４０２Ｃおよび４０２Ｄとして示されている。しかしながら、Ｋの値は任意の適切なデータ幅に対応し得る。ビット４０２Ａ～ビット４０２Ｄの各々は、それぞれのレジスタ４０４Ａ～レジスタ４０４Ｄへの入力として示されている。レジスタ４０４Ａ～レジスタ４０４Ｄは、各々、それぞれのレーンクロック４０６Ａ～レーンクロック４０６Ｄによって計時される。レーンクロック４０６Ａ～レーンクロック４０６Ｄの各々は、それぞれのレジスタ４０４Ａ～レジスタ４０４Ｄに対して下で述べられるように選ばれる位相シフトしたクロックである。レーンクロック４０６Ａ～レーンクロック４０６Ｄは、それぞれのレジスタ４０４Ａ～レジスタ４０４Ｄを通じて、それぞれのデータビット４０２Ａ～データビット４０２Ｄをマルチプレクサ４０８へと進める。概して、レジスタ４０４の数、レーンクロック４０６の数およびマルチプレクサ４０８への入力の数は、全て、入力４０２のデータ幅Ｋ（任意の適切なデータ幅が用いられ得るが、この例では４）に等しい。
レーンクロック４０６Ａ～レーンクロック４０６Ｄは、入力ビット４０２Ａ～入力ビット４０２Ｄが、入力４０２内のこれらの入力ビットのビット位置に対応して並べられた順番でマルチプレクサ４０８の入力に届くように選ばれる。レーンクロック４０６Ａ～レーンクロック４０６Ｄは、参照クロック（例えば参照クロック１３０）から生成され得、図５および図６に関して下で述べられるように選ばれ得る。並べられた順番でマルチプレクサ４０８に届くビット４０２Ａ～ビット４０２Ｄを伴って、マルチプレクサ４０８は、並べられたデータをメモリ４１０（ＲＡＭまたは任意の他の適切なタイプのストレージを含み得る）に書き込み得る。並べられたデータは、データ４４０としてメモリ４１０から読み取られ得る。メモリ４１０の細目は、近い将来の用途に適するように選択され得、例として、例となるメモリ４１０は、各データビット４０２Ａ～データビット４０２Ｄに対して１０ステージを記憶するのに十分なストレージを含み得る。
入力４０２をメモリ４１０に書き込むための書き込みアドレスは、書き込みポインタ４２０によって制御され得、書き込みポインタ４２０は、書き込みイネーブル４２４がアクティブである間、書き込みクロック４２２によって順番に進められ得る。同様に、データ４４０をメモリ４１０から読み取るための読み取りアドレスは、読み取りポインタ４３０によって制御され得、読み取りポインタ４３０は、読み取りイネーブル４３４がアクティブである間、読み取りクロック４３２によって順番に進められ得る。本例では、書き込みクロック４２２が位相シフトしたクロックドメイン１４０Ａに属しており、書き込みクロック４３２が位相シフトしたクロックドメイン１４０Ｂに属している。位相シフトしたクロックドメイン１４０Ａが（、かつそれによって書き込みクロック４２２が）、位相シフトしたクロック１３０Ａに同期され得、位相シフトしたクロックドメイン１４０Ｂが（、かつそれによって書き込みクロック４３２が）、位相シフトしたクロック１３０Ｂに同期され得る。上述したように、位相シフトしたクロック１３０Ａおよび位相シフトしたクロック１３０Ｂのうちの１つまたは複数が、参照クロック１３０に同期され得、位相シフトしたクロック１３０Ａおよび位相シフトしたクロック１３０Ｂのうちの別の１つまたは複数が、参照クロック１３０の位相シフトしたバージョン（ただし参照クロック１３０と同じ周波数で動作する）であり得る。従って、ＦＩＦＯバッファ４００は、第一の位相シフトしたクロックドメイン（例えば１４０Ａ）にある第一のブロック（例えば１１０）から第二の位相シフトしたクロックドメイン（例えば１４０Ｂ）にある第二のブロック（例えば１１２）へとデータを送信する例を示す。さらに、データは、類似の方法で逆方向に（すなわちバス１５０Ｂを介してブロック１１２からブロック１１０へと）送信され得る。
レーンクロック４０６Ａ～レーンクロック４０６Ｄ、書き込みクロック４２２および読み取りクロック４３２は、上述したような、参照クロック（例えば参照クロック１３０）から生成された位相シフトしたクロックに対応する。書き込みクロック４２２は、上述した位相シフトしたクロック１３０Ａ（位相シフトしたクロックドメイン１４０Ａが同期される）に対応し得、読み取りクロック３４２は、上述した位相シフトしたクロック１３０Ｂ（位相シフトしたクロックドメイン１４０Ｂが同期される）に対応し得る。いくつかの例では、レーンクロック４０６Ａ～レーンクロック４０６Ｄ、書き込みクロック４２２および読み取りクロック４３２は、位相シフトしたクロック「候補」のうちの１つまたは複数から選ばれ得、ここで、各位相シフトしたクロック候補は、（例えばＤＬＬを介して）参照クロックから生成され、参照クロックの周波数を共有し、参照クロックに対する位相シフトの点で他の位相シフトしたクロック候補と異なる。
図５は、いくつかの実施形態に従った、参照クロックから位相シフトしたクロックを生成する例を図示している。ＤＬＬは、（例えば参照クロック１３０に対応し得る、）周期Ｔを有する参照クロック５０２を入力とみなし得、Ｎ個の位相シフトしたクロック候補（例えば８つのクロック信号５０６Ａ～クロック信号５０６Ｈ）を出力とみなし得る。位相シフトしたクロック候補の数Ｎは、レーンクロック（例えば４０６Ａ～４０６Ｄ）の数に等しくあり得るが、等しい必要はない。図５に示された例では、位相シフトしたクロック候補５０６Ａ～位相シフトしたクロック候補５０６Ｈの各々が、参照クロック５０２に対してＴ／Ｎの倍数だけ位相をシフトされている。例えば、参照クロック５０２が２４ｎｓの周期（例えば図５におけるｔ０とｔ１との間の時間差）を有し、本例で示されているようにＮが８である場合には、位相シフトしたクロック候補５０６Ａは０ｎｓ（すなわち０＊２４／８ｎｓ）の位相シフトを有し得、位相シフトしたクロック候補５０６Ｂは３ｎｓ（すなわち１＊２４／８ｎｓ）の位相シフトを有し得、位相シフトしたクロック候補５０６Ｃは６ｎｓ（すなわち２＊２４／８ｎｓ）の位相シフトを有し得、以下同様である。参照クロックから位相シフトしたクロック（例えば、位相シフトしたクロック候補５０６Ａ～位相シフトしたクロック候補５０６Ｈ）を生成するためにＤＬＬを用いる技法は、当業者によく知られている。Ｔは参照クロック周波数の逆数であり、数Ｎは、望ましい精度、レイテンシの要求および複雑性の要求、ならびに参照クロック周波数等の考慮に基づいて回路設計者によって選ばれ得る。例として、位相シフトしたクロック候補のより大きな数Ｎは、（より多くの適切な位相シフトしたクロック候補が潜在的に選ばれ得るので、）潜在的に、複雑性を犠牲にしてより低いレイテンシに帰着し得る。
一度、位相シフトしたクロック候補５０６Ａ～位相シフトしたクロック候補５０６Ｈが生成されると、レーンクロック（例えば４０６Ａ～４０６Ｄ）が、入力データの各ビット（例えば入力データ４０２のＫ個のビット４０２Ａ～ビット４０２Ｄ）に対して選ばれ得る。いくつかの例では、クロックの選択は以下のように進行し得る。Ｔが参照クロックの１サイクル（例えば時刻ｔ０で開始し時刻ｔ１で終了するサイクル）の長さであるとして、Ｎ個の位相シフトしたクロック候補５０６Ａ～位相シフトしたクロック候補５０６Ｈの各々が参照クロックに対してＴ／Ｎの異なる倍数だけ位相をシフトされていることが知られているので、５０６Ａ～５０６Ｈの各々が、参照クロックの単一サイクル内の異なる瞬間に立ち上がりエッジを有することが知られている。すなわち、Ｎ個の位相シフトしたクロック候補のうち、インデックスｉを有する位相シフトしたクロック候補は、時刻ｔ０＋ｉ＊（（ｔ１―ｔ０／Ｎ））に立ち上がりエッジを有し得る。例えば、ｔ０が１０であり、ｔ１が１４であり、Ｎが８である場合には、インデックス０を伴う位相シフトしたクロック候補（例えば位相シフトしたクロック候補５０６Ａに対応する）は、時刻１０＋０＊（（１４－１０）／８）＝１０に立ち上がりエッジを含み得る。同様に、インデックス１を伴う位相シフトしたクロック候補（例えば位相シフトしたクロック候補５０６Ｂに対応する）は、時刻１０＋１＊（（１４―１０）／８）＝１０．５に立ち上がりエッジを含み得、インデックス２を伴う位相シフトしたクロック候補は、時刻１０＋２＊（（１４－１０）／８）＝１１に立ち上がりエッジを含み得、以下同様である。
Ｎ個の位相シフトしたクロック候補の各々が参照クロックの単一サイクル内で均等に離れた間隔で立ち上がりエッジを含み得るという知識を用いて、半サイクルデータパルス（例えば、データ入力４０２のビットとしてバス１５０Ａに沿って届けられ得るデータパルス５０４）が、Ｎ／２個の位相シフトしたクロック候補によって捕捉されることが、予測され得る。すなわち、半サイクルデータパルスがＮ個のラッチ（各ラッチはＮ個の位相シフトしたクロック候補のうちのそれぞれの１つによってゲートされる）へと示される場合には、Ｎ個のラッチの半数（データパルスが高であった間にそれぞれのゲートが低から高へと遷移したもの）が、それらのそれぞれの出力で論理１を生じさせる。さらに、位相シフトしたクロック候補が順番通り整理されている場合には（すなわち、一連の位相シフトしたクロック候補のうちの各々が、それの前にある位相シフトしたクロック候補より長い位相シフトを特徴として有する場合には）、半サイクルデータパルスは、位相シフトしたクロック候補の隣り合うグループによって捕捉され得る。例として、図５では、データパルス５０４が、時刻ｔ０で低から高へと遷移することと、時刻ｔ０と時刻ｔ１との間の中間点で高から低へと遷移する（その中間点からデータパルス５０４は低であり続ける）こととを示されている。本例では、データパルス５０４は、８つの位相シフトしたクロック候補のうちの４つ（例えば、データパルス５０４が高である間に低から高へと遷移する４つの位相シフトしたクロック候補に対応する位相シフトしたクロック候補５０６Ａ～位相シフトしたクロック候補５０６Ｄ）によって捕捉される。
半サイクルデータパルス５０４を捕捉する位相シフトしたクロック候補のセットから、好ましい位相シフトしたクロック候補がレーンクロックとして選ばれ得る。データが届き安定化した後に（すなわち、データが有効であることが約束されるように、受信ブロック（例えば１１２）で、過渡が落ち着きデータが十分に安定な状態に入った後に）レーンクロックがデータを捕捉することが、望ましくあり得る。さらに、チップ内ばらつき（ＯＣＶ）、ジッタ、温度ドリフト、および、データまたはクロック信号における変動の他のソースに対する耐性を増大させるために、データの立ち上がりエッジまたは立ち下がりエッジのどちらかからの有意な時間的な距離でレーンクロックがデータを捕捉することが、望ましくあり得る。様々なメトリックが、それらの例となる基準に従って、位相シフトしたクロック候補のセットから好ましい位相シフトしたクロック候補を特定し、その結果として、レーンクロックを選ぶために用いられ得る。いくつかの実施形態では、レーンクロックは、立ち上がりエッジが参照クロックサイクルの中間に最も近い位相シフトしたクロック候補（すなわち、参照クロックに対する位相シフトが１８０度に最も近い位相シフトしたクロック候補）であるように選ばれ得、このことは、通常のデバイス動作の間中、参照クロックのフルサイクルに対応して徐々にデータが届き、そのため、立ち上がりエッジが参照クロックの中間に最も近い位相シフトしたクロック候補が、データ安定性を最もよく保証するものであり得ることが、理由であり得る。いくつかの実施形態では、レーンクロックは、半サイクルデータパルスを捕捉する位相シフトしたクロック候補のグループのうちの最後の位相シフトしたクロック候補（すなわち、参照クロックサイクルの中間点の前にある最後の位相シフトしたクロック候補）であるように選ばれ得る。いくつかの実施形態では、レーンクロックは、半サイクルデータパルスを捕捉する位相シフトしたクロック候補のグループに続く最初の位相シフトしたクロック候補（すなわち、参照クロックサイクルの中間点の後にある最初の位相シフトしたクロック候補）であるように選ばれ得る。いくつかの実施形態では、レーンクロックは、データパルスを捕捉する位相シフトしたクロック候補のグループのうちの位相シフトしたクロック候補の任意の１つであるように選ばれ得る。
位相シフトしたクロック候補の数Ｎは、レーンクロックの精度に影響を及ぼし得る。Ｎの値が大きいほど、２つの隣接する位相シフトしたクロック候補間の位相シフトの差が小さく、理想的なレーンクロックが選ばれ得る見込みが大きい。しかしながら、位相シフトしたクロック候補の数Ｎを増大させることは、概して、レーンクロックのキャリブレーションプロセスを実施するために必要とされる時間および回路複雑性を増大させる。Ｎの望ましい値は、近い将来の具体的なデバイスの要求に応じて、設計者によって選ばれ得る。
上記レーンクロックの選択プロセスは、例となるデータ４０２のＫ個のデータビットのうちの２つまたはそれより多いデータビットに対して（順番に、または並行して）繰り返され得る。例として、半サイクルデータパルス５０４は、データ４０２の各データビット（例えばデータビット４０２Ａ～データビット４０２Ｄ）に対応する経路上に提供され得、各ビットに対して、最もよいレーンクロックが、Ｎ個の位相シフトしたクロック候補から選択され得る。データ移動時間はデータビット間で若干異なり得るので、いくつかの位相シフトしたクロック候補は、他のデータビットより特定のデータビットによく適していることがあり得る。ビットの一つ一つに基づいて個々のレーンクロックを選ぶことと、各データビット４０２Ａ～データビット４０２Ｄをそのそれぞれのレーンクロックに従って別々に計時することとは、上述したようにメモリ４１０に入るデータビットの正しい並びを促す。
１つまたは複数のレーンクロックを選ぶことに加えて、読み取りクロック（例えば４３２）は、位相シフトしたクロック候補５０６Ａ～位相シフトしたクロック候補５０６Ｈのうちの１つから選ばれ得る。上述したレーンクロックと同様に、選ばれた読み取りクロックは、参照クロックの周波数を共有しているが、位相の点で異なる。本例における読み取りクロックは、図２に関して上述した位相シフトしたクロック１３０Ｂに対応し得、例として、位相シフトしたクロックドメイン１４０Ａからデータを受信する位相シフトしたクロックドメイン１４０Ｂの全ての部品は、選ばれた読み取りクロックに同期され得る。上述したノイズ効果（電子デバイスの大部分を同じクロックに同期させることによって引き起こされる共振によって増幅され得る）を最小限にするために、回路設計者は、デバイスの他の参照クロックおよび他の位相シフトしたクロックに位相の点で最も異なる位相シフトしたクロック候補であるように、読み取りクロックを選ぶことを希望し得る。このことは、可能な範囲で、トランジスタの状態が同時に切り替わる程度を最小限にすることを助け得る。例えば、デバイスの多くのブロックが参照クロックに同期されているデバイスにおいて、読み取りクロックは、参照クロックからの半サイクル位相シフトを伴う位相シフトしたクロック候補であるように選ばれ得る。
同様に、いくつかの例では、書き込みクロック（例えば４２２）は、位相シフトしたクロック候補５０６Ａ～位相シフトしたクロック候補５０６Ｈのうちの１つから選ばれ得る。本例における書き込みクロックは、図２に関して上述した位相シフトしたクロック１３０Ａに対応し得、例として、位相シフトしたクロックドメイン１４０Ｂへとデータを送信する位相シフトしたクロックドメイン１４０Ａの全ての部品は、選ばれた書き込みクロックに同期され得る。いくつかの例では、書き込みクロックは、読み取りクロックに関して上述した手順と類似の手順に従って選ばれ得る。いくつかの例では、書き込みクロックは、単に参照クロック（例えば１３０）のバッファされたバージョンであり得、または、いくつかの場合、参照クロック自身であり得る。
設計者は、デバイスの有意な部分が同期されている参照クロックまたは位相シフトしたクロックの位相シフトと同一の位相シフトを有する位相シフトしたクロックを選ぶことを、可能な範囲で回避することを希望し得る。位相シフトしたクロックドメインにデジタルデバイスを適正に割り当てることによって、かつ、位相の点で十分に異なるそれらの位相シフトしたクロックドメインに対して、位相シフトしたクロックを選ぶことによって、同調して切り替わるトランジスタによって生み出される共振（および付随するノイズ）は、管理され得る。
図６は、第一の位相シフトしたクロックドメイン（例えば１４０Ａ）に関連付けられた送信ブロックと、第二の位相シフトしたクロックドメイン（例えば１４０Ｂ）に関連付けられた受信ブロックとの間でデータを送信するためにデバイス（例えば、上述したデバイス１００）を構成する例となるプロセス６００を図示している。示された本例となるプロセスでは、図の左側のステージは、「マスター」送信ブロックによって（例えば上述した非同期転送モジュール３１０Ａによって）実行されるステップに対応し得、図の右側のステージは、「スレーブ」受信モジュールによって（例えば、上述した非同期受信モジュール３１２Ａによって）実行されるステップに対応し得る。しかしながら、他の適切な構成が可能であり、例となるプロセスの様々なステップが、送信ブロックによって実行され得、受信ブロックによって実行され得、送信ブロックおよび受信ブロックから離れた回路構成によって実行され得、または上記の任意の適切な組み合わせによって実行され得る。
ステージ６１０では、マスターブロックが、位相シフトしたクロックの選択およびデータ送信プロセスを初期化するために、全データバスおよび全制御バスを経由して初期化信号を送り得る。例えば、この初期化信号は、全データバスおよび全制御バスにおいて論理０であり得る。ステージ６１２では、マスターブロックが、スレーブブロック（例えば６１４）において全てのラッチにリセットさせるテストパルス（例えば２クロックサイクルパルス）を送り得る。
ステージ６１６では、スレーブブロックが、上述したレーンクロック選択フェーズに入り得、ＤＬＬが、上述したように、望ましい数の位相シフトしたクロック候補を生成し得、位相シフトしたクロック候補は、上述したようにそれぞれのラッチへのクロック入力として提供される。ステージ６１８では、マスターブロックが、半サイクルデータテストパルスをラッチへと送り得、続いて、信号５０４に関して上述したような論理低が送られ得る（ステージ６２０）。そして、マスターブロックは、スレーブからのレディ信号を待つ（ステージ６２２）。その間、ステージ６２４では、スレーブブロックのラッチが、上述したようにデータテストパルスをサンプリングする。ステージ６２６では、スレーブブロックが、上述したような、各データビットに対する好ましいレーンクロックを選び得る。レーンクロックが選ばれると、読み取りクロック（例えば位相シフトしたクロック１３０Ｂに対応する）が、上述したように選ばれる（ステージ６２８）。（いくつかの例では、位相シフトしたクロック１３０Ａに対応し得るもの等の書き込みクロックも、上述したように選ばれ得る。）
レーンクロックおよび読み取りクロックが選ばれた後、スレーブブロックが、クロックが選ばれておりデータ転送が始まるべきであることを指し示すレディ信号を、マスターブロックへと送り得る（ステージ６３０）。図４に関して上で示されたような、メモリ４１０に対する読み取りポインタ（ステージ６３２）および書き込みポインタ（ステージ６３４）は、このステージで初期化され得る。メモリのデータ完全性を損ない得る潜在的な競合状態を避けるために、読み取りポインタおよび書き込みポインタが、互いからオフセットされる値に初期化されることが望ましくあり得る。読み取りポインタおよび書き込みポインタの初期化に続いて、上述したように、データ送信がマスターブロック（ステージ６３６）において始まり得、データ受信がスレーブブロック（ステージ６３８）において始まり得る。
本明細書で開示されるいくつかの実施形態は、ある周波数で動作するように構成された第一のクロックと、第一のクロックと同期するように構成された第一の回路構成と、第一のクロックに基づいて第二のクロックを決めるように構成された第二の回路構成と、第一のクロックの周波数で動作するように構成され、さらに第一のクロックに対する位相シフトを伴って動作するように構成された第二のクロックと、第二のクロックと同期するように構成された第三の回路構成とを備える電子デバイスに向けられる。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第二のクロックを決めることは、複数のクロック候補を生成することであって、複数のクロック候補の各クロック候補は、第一のクロックの周波数で動作するように構成されており、さらに、第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、それら複数のクロック候補から第二のクロックを選ぶこととを備える。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第二のクロックは、複数のクロック候補のうちの、１８０度に最も近いそれぞれの位相シフトを有するクロック候補であるように選ばれる。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第二のクロックは、電子デバイスのトランジスタ共振を減らすように選ばれる。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、電子デバイスは、ＡＳＩＣであり、第一の回路構成は、ＡＳＩＣの第一の機能ブロックに対応し、第二の回路構成は、ディレイロックループを備え、第三の回路構成は、ＡＳＩＣの第二の機能ブロックに対応する。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、電子デバイスは、さらにメモリを備え、電子デバイスは、メモリに対するデータ書き込み動作（第一のクロックに同期される）を実行するように構成されており、電子デバイスは、さらに、メモリに対するデータ読み取り動作（第二のクロックに同期される）を実行するように構成されている。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第一の回路構成は、さらに、第三の回路構成へとデータを送信するように構成されている。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、電子デバイスは、第一の回路構成および第三の回路構成に電子的に結合されるデータバス（第一のワイヤを含む１つまたは複数のワイヤを備える）をさらに備え、第一の回路構成は、さらに、データバスを介して第三の回路構成へとデータを送信するように構成されており、電子デバイスは、第一のラッチ（第一のワイヤを介してデータを受信するように構成されており、さらに、第一のクロックに基づいて決められる第三のクロックと同期するように構成されている）を含む１つまたは複数のラッチを備え、第一のクロックに基づいて第三のクロックを決めることは、複数のクロック候補を生成することであって、複数のクロック候補の各クロック候補は、第一のクロックの周波数で動作するように構成されており、さらに、第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、複数のクロック候補から第三のクロックを選ぶこととを備え、第三のクロックは、データを送信する第一の回路構成と、データを受信する第一のラッチとの間のレイテンシに基づいて、複数のクロック候補から選ばれる。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、１つまたは複数のラッチのうちの各ラッチは、１つまたは複数のワイヤのうちのそれぞれのワイヤに対応し、それぞれのワイヤを介してデータを受信するように構成されており、１つまたは複数のラッチのうちの各ラッチは、複数のクロック候補から選ばれるそれぞれのクロックと同期するように構成されており、それぞれのクロックは、データを送信する第一の回路構成と、データを受信する、そのそれぞれのラッチとの間のレイテンシに基づいて、複数のクロック候補から選ばれる。
本明細書で開示されるいくつかの実施形態は、第一の回路構成と第二の回路構成と第三の回路構成とを備える電子デバイスにおいて、第一の回路構成をある周波数で動作する第一のクロックと同期させることと、第一のクロックに基づいて第二のクロックを決めることであって、第二のクロックは、第一のクロックの周波数で動作し、さらに、第一のクロックに対する位相シフトを伴って動作する、ことと、第三の回路構成を第二のクロックと同期させることとを備える方法に向けられる。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第二のクロックを決めることは、複数のクロック候補を生成することであって、複数のクロック候補の各クロック候補が、第一のクロックの周波数で動作し、さらに、第一のクロックに対するそれぞれの位相シフトを伴って動作する、ことと、複数のクロック候補から第二のクロックを選ぶこととを備える。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第二のクロックは、複数のクロック候補のうちの、１８０度に最も近いそれぞれの位相シフトを有するクロック候補であるように選ばれる。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第二のクロックは、電子デバイスのトランジスタ共振を減らすように選ばれる。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第一の回路構成は、ＡＳＩＣの第一の機能ブロックに対応し、第二の回路構成は、ディレイロックループを備え、第三の回路構成は、ＡＳＩＣの第二の機能ブロックに対応する。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、方法は、第一のクロックの遷移に従って電子デバイスのメモリに対するデータ書き込み動作を実行することと、第二のクロックの遷移に従ってメモリに対するデータ読み取り動作を実行することとをさらに備える。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、方法は、第一の回路構成から第三の回路構成へとデータを送信することをさらに備える。
本明細書で開示されるいくつかの実施形態は、データを送信する方法に向けられ、方法は、第一の回路構成をある周波数で動作する第一のクロックと同期させることであって、第一のクロックは、第一のクロックドメインに関連付けられる、ことと、第一のクロックに基づいて第二のクロックを決めることであって、第二のクロックは、第一のクロックの周波数で動作し、さらに、第一のクロックに対する位相シフトを伴って動作し、第二のクロックドメインに関連付けられる、ことと、第二の回路構成を第二のクロックと同期させることであって、第二の回路構成は、データバスに電子的に結合される１つまたは複数のラッチを介して第一の回路構成からデータを受信するように構成されており、データバスは、第一のワイヤを含む１つまたは複数のワイヤを備え、１つまたは複数のラッチは、第一のワイヤを介してデータを受信するように構成された第一のラッチを含む、ことと、複数のクロック候補を生成することであって、複数のクロック候補の各クロック候補が、第一のクロックの周波数で動作するように構成されており、さらに、第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、第一のラッチを複数のクロック候補から選ばれる第三のクロックと同期させることと、データバスおよび第一のラッチを介して第一の回路構成から第二の回路構成へとデータを送信することとを備える。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、第三のクロックは、データを送信する第一の回路構成と、データを受信する第一のラッチとの間のレイテンシに基づいて、複数のクロック候補から選ばれる。本明細書で開示される実施形態のうちの１つまたは複数に加えて、または、代えて、いくつかの実施形態では、１つまたは複数のラッチのうちの各ラッチは、１つまたは複数のワイヤのうちのそれぞれのワイヤに対応し、それぞれのワイヤを介してデータを受信するように構成されており、方法は、１つまたは複数のラッチのうちの各ラッチに対して、ラッチと、データを送信する第一の回路構成との間のレイテンシに基づいて複数のクロック候補からそれぞれのクロックを選ぶことと、ラッチをそのそれぞれのクロックに同期させることとをさらに備える。
開示される実施形態が、付属の図面を参照して完全に記述されるが、様々な変更および改良が当業者にとって自明となることが、留意されることとなる。例えば、１つまたは複数の実装形態における要素が、組み合わされ得、削除され得、改良され得、または、さらなる実装形態を形成するために追加され得る。このような変更および改良は、添付の特許請求の範囲によって定義されるものとして開示される実施形態の範疇に含まれていると理解されることとなる。

Claims (19)

  1. ある周波数で動作するように構成された第一のクロックと、
    該第一のクロックと同期するように構成された第一の回路構成と、
    該第一のクロックに基づいて第二のクロックを決めるように構成された第二の回路構成であって、該第二のクロックは、該第一のクロックの該周波数で動作するように構成されており、さらに、該第一のクロックに対する位相シフトを伴って動作するように構成されている、第二の回路構成と、
    該第二のクロックと同期するように構成された第三の回路構成と
    を備える電子デバイス。
  2. 前記第二のクロックを決めることが、
    複数のクロック候補を生成することであって、該複数のクロック候補の各クロック候補が、前記第一のクロックの前記周波数で動作するように構成されており、さらに、該第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、
    該複数のクロック候補から該第二のクロックを選ぶことと
    を備える、請求項１に記載の電子デバイス。
  3. 前記第二のクロックが、前記複数のクロック候補のうちの、１８０度に最も近いそれぞれの位相シフトを有するクロック候補であるように選ばれる、請求項２に記載の電子デバイス。
  4. 前記第二のクロックが、前記電子デバイスのトランジスタ共振を減らすように選ばれる、請求項２に記載の電子デバイス。
  5. 前記電子デバイスが、ＡＳＩＣであり、前記第一の回路構成が、該ＡＳＩＣの第一の機能ブロックに対応し、前記第二の回路構成が、ディレイロックループを備え、前記第三の回路構成が、該ＡＳＩＣの第二の機能ブロックに対応する、請求項１に記載の電子デバイス。
  6. 前記電子デバイスが、さらにメモリを備え、
    該電子デバイスが、該メモリに対するデータ書き込み動作を実行するように構成されており、該データ書き込み動作は、前記第一のクロックに同期され、
    該電子デバイスが、該メモリに対するデータ読み取り動作を実行するように構成されており、該データ読み取り動作は、前記第二のクロックに同期される、
    請求項１に記載の電子デバイス。
  7. 前記第一の回路構成が、さらに、前記第三の回路構成へとデータを送信するように構成されている、請求項１に記載の電子デバイス。
  8. 前記電子デバイスが、前記第一の回路構成および前記第三の回路構成に電子的に結合されるデータバスをさらに備え、該データバスは、第一のワイヤを含む１つまたは複数のワイヤを備え、
    該第一の回路構成が、さらに、該データバスを介して該第三の回路構成へと前記データを送信するように構成されており、
    該電子デバイスが、第一のラッチを含む１つまたは複数のラッチをさらに備え、該第一のラッチは、該第一のワイヤを介して該データを受信するように構成されており、該第一のラッチは、前記第一のクロックに基づいて決められる第三のクロックと同期するように構成されており、
    該第一のクロックに基づいて該第三のクロックを決めることは、
    複数のクロック候補を生成することであって、該複数のクロック候補のうちの各クロック候補は、該第一のクロックの前記周波数で動作するように構成されており、さらに、該第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、
    該複数のクロック候補から該第三のクロックを選ぶことと
    を備え、
    該第三のクロックが、該データを送信する該第一の回路構成と、該データを受信する該第一のラッチとの間のレイテンシに基づいて該複数のクロック候補から選ばれる、
    請求項７に記載の電子デバイス。
  9. 前記１つまたは複数のラッチのうちの各ラッチが、前記１つまたは複数のワイヤのうちのそれぞれのワイヤに対応し、該それぞれのワイヤを介して前記データを受信するように構成されており、
    該１つまたは複数のラッチのうちの各ラッチが、前記複数のクロック候補から選ばれるそれぞれのクロックと同期するように構成されており、
    それぞれのクロックが、該データを送信する前記第一の回路構成と、該データを受信するそのそれぞれのクロックのラッチとの間のレイテンシに基づいて該複数のクロック候補から選ばれる、
    請求項８に記載の電子デバイス。
  10. 第一の回路構成、第二の回路構成および第三の回路構成を備える電子デバイスにおいて、
    該第一の回路構成をある周波数で動作する第一のクロックと同期させることと、
    該第一のクロックに基づいて第二のクロックを決めることであって、該第二のクロックは、該第一のクロックの該周波数で動作し、さらに、該第一のクロックに対する位相シフトを伴って動作する、ことと、
    該第三の回路構成を該第二のクロックと同期させることと
    を備える、方法。
  11. 前記第二のクロックを決めることが、
    複数のクロック候補を生成することであって、該複数のクロック候補のうちの各クロック候補は、前記第一のクロックの前記周波数で動作し、さらに、該第一のクロックに対するそれぞれの位相シフトを伴って動作する、ことと、
    該複数のクロック候補から該第二のクロックを選ぶことと
    を備える、請求項１０に記載の方法。
  12. 前記第二のクロックが、前記複数のクロック候補のうちの、１８０度に最も近いそれぞれの位相シフトを有するクロック候補であるように選ばれる、請求項１１に記載の方法。
  13. 前記第二のクロックが、前記電子デバイスのトランジスタ共振を減らすように選ばれる、請求項１１に記載の方法。
  14. 前記第一の回路構成が、ＡＳＩＣの第一の機能ブロックに対応し、前記第二の回路構成が、ディレイロックループを備え、前記第三の回路構成が、該ＡＳＩＣの第二の機能ブロックに対応する、請求項１０に記載の方法。
  15. 前記第一のクロックの遷移に従って前記電子デバイスのメモリに対するデータ書き込み動作を実行することと、
    前記第二のクロックの遷移に従って、該メモリに対するデータ読み取り動作を実行することと
    をさらに備える、請求項１０に記載の方法。
  16. 前記第一の回路構成から前記第三の回路構成へとデータを送信することをさらに備える、請求項１０に記載の方法。
  17. データを送信する方法であって、該方法は、
    第一の回路構成をある周波数で動作する第一のクロックと同期させることであって、該第一のクロックは、第一のクロックドメインに関連付けられる、ことと、
    該第一のクロックに基づいて第二のクロックを決めることであって、該第二のクロックは、該第一のクロックの該周波数で動作し、さらに、該第一のクロックに対する位相シフトを伴って動作し、該第二のクロックは、第二のクロックドメインに関連付けられる、ことと、
    第二の回路構成を該第二のクロックと同期させることであって、該第二の回路構成は、データバスに電子的に結合される１つまたは複数のラッチを介して該第一の回路構成からデータを受信するように構成されており、該データバスは、第一のワイヤを含む１つまたは複数のワイヤを備え、該１つまたは複数のラッチは、該第一のワイヤを介して該データを受信するように構成された第一のラッチを含む、ことと、
    複数のクロック候補を生成することであって、該複数のクロック候補のうちの各クロック候補は、該第一のクロックの該周波数で動作するように構成されており、さらに、該第一のクロックに対するそれぞれの位相シフトを伴って動作するように構成されている、ことと、
    該第一のラッチを該複数のクロック候補から選ばれる第三のクロックと同期させることと、
    該データバスおよび該第一のラッチを介して該第一の回路構成から該第二の回路構成へと該データを送信することと
    を備える、方法。
  18. 前記第三のクロックが、前記データを送信する前記第一の回路構成と、該データを受信する前記第一のラッチとの間のレイテンシに基づいて前記複数のクロック候補から選ばれる、請求項１７に記載の方法。
  19. 前記１つまたは複数のラッチのうちの各ラッチが、前記１つまたは複数のワイヤのうちのそれぞれのワイヤに対応し、該それぞれのワイヤを介して前記データを受信するように構成されており、
    前記方法が、
    前記１つまたは複数のラッチのうちの各ラッチに対して、該ラッチと該データを送信する前記第一の回路構成との間のレイテンシに基づいて前記複数のクロック候補からそれぞれのクロックを選ぶことと、該ラッチをそのそれぞれのクロックに同期させることと
    をさらに備える、請求項１８に記載の方法。
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