DE102004011672B4

DE102004011672B4 - Vorrichtung zur Datensynchronisation

Info

Publication number: DE102004011672B4
Application number: DE102004011672A
Authority: DE
Inventors: Joerg Goller; Norbert Reichel
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2004-03-10
Filing date: 2004-03-10
Publication date: 2007-04-05
Anticipated expiration: 2024-03-11
Also published as: US20050201191A1; DE102004011672A1; US7145831B2

Abstract

Vorrichtung zur Datensynchronisation für den Austausch von getakteten Daten zwischen verschiedenen Taktbereichen, die in einer digitalen Verarbeitungseinrichtung mit gleicher Taktfrequenz aber mit beliebiger relativer Phasenverschiebung laufen, die folgendes umfasst:
eine Registeranordnung, die eine vorher festgelegte Anzahl an parallelen Registern umfasst, wobei jedes Register einen Dateneingang, einen Schreibtakteingang, einen Lesetakteingang und einen Datenausgang besitzt,
einen Schreib-Auswahl-Multiplexer (Mw1...Mw4), der einen Eingang aufweist, der ein Schreibtaktsignal (CLK1) von einem ersten Taktbereich empfängt, einen Taktausgang für jedes der parallelen Register, der mit einem Schreibtakteingang eines entsprechenden Registers verbunden ist, und einen Schreib-Auswahl-Eingang für jeden Taktausgang,
einen Lese-Auswahl-Multiplexer (Mr1...Mr4), der einen Eingang aufweist, der ein Lesetaktsignal (CLK2) von einem zweiten Taktbereich empfängt, einen Taktausgang für jedes der parallelen Register, der mit einem Lesetakteingang eines entsprechenden Registers verbunden ist, und einen Lese-Auswahl-Eingang für jeden Taktausgang,
ein Schreib-Auswahl-Schieberegister (SRw) mit einer Anzahl an Stufen, die mit der vorher festgelegten Anzahl an Registern...

Description

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zur Datensynchronisation für den Austausch von getakteten Daten zwischen verschiedenen Taktbereichen, die in einer digitalen Verarbeitungseinrichtung mit gleicher Taktfrequenz aber mit beliebiger relativer Phasenverschiebung laufen.

In einem System, in dem synchrone Signale zwischen verschiedenen Taktbereichen mit derselben Taktfrequenz aber mit beliebiger Phasenbeziehung zwischen den Taktsignalen ausgetauscht werden, gibt es das Problem der Metastabilität. Datensignale, die ihren Logikzustand in jeder Taktperiode ändern können, erfordern eine Zwischenspeicherung, um sicherzustellen, dass ihr Zustand stabil ist, wenn sie gelatched werden. Außerdem kann die Zeit, in der ein Bit im Speicher verweilt, in einigen Systemen kritisch sein. Also stellt die in den Datenpfad eingeführte Latenzzeit beim Austausch von Daten zwischen verschiedenen Taktbereichen ein weiteres Problem dar.

Eine herkömmliche Lösung dieser Probleme besteht in der Verwendung eines FIFO-Speichers zur Zwischenspeicherung. Für Schreib- und Leseoperationen werden inkrementierte/dekrementierte Pointer verwendet, die nur mit einem der Taktsignale synchronisiert sind. Dies ist keine ausfallsichere Lösung. Der mittlere Ausfallabstand (MTBF) ist eine Zahl, die von der Phasenbeziehung zwischen den Taktsignalen, dem gewählten Versatz und der Frequenz, bei der der FIFO-Speicher betrieben wird, abhängt.

WO 00/49485 A1 offenbart einen Schaltkreis mit einem asynchronen Dateneingang und einem synchronen Datenausgang mit einem Systemtakt, wobei ein FIFO-Speicher zur Zwischenspeicherung verwendet wird. Mit der fallenden Flanke eines Strobe-Signals werden die Eingangsdaten in ein erstes Flip-Flop eingelesen und mit der steigenden Flanke des Strobe-Signals in ein zweites Flip-Flop. Von den Flip-Flops werden die Daten dann in ein FIFO eingelesen, aus dem sie mit dem Systemtakt ausgelesen werden.

WO 98/13768 A2 offenbart eine Schnittstelle zur Übertragung von synchronen Daten von einem Taktbereich zu einem zweiten Taktbereich, wobei die Daten in Register eingeschrieben und daraus ausgelesen werden. Die beiden Taktsignale sind über eine Phasenregelschleife miteinander verbunden. Der daraus resultierende gemeinsame Taktzyklus wird zur Synchronisierung des Schreib- und Lesevorgangs in den Registern genutzt.

Die vorliegende Erfindung bietet eine Vorrichtung zur Datensynchronisation, die bei hoher Geschwindigkeit und niedriger Leistungsaufnahme ausfallsicher ist. Es ist im Besonderen Aufgabe der Erfindung, eine Vorrichtung zur Datensynchronisation für den Austausch von seriellen Daten oder Bussen zwischen verschiedenen Taktbereichen zur Verfügung zu stellen, wobei die Daten in einer digitalen Verarbeitungseinrichtung mit gleicher Taktfrequenz aber mit beliebiger relativer Phasenverschiebung laufen. Die Vorrichtung zur Datensynchronisation umfasst eine Registeranordnung mit einer vorher festgelegten Anzahl an parallelen Registern, von denen jedes einen Dateneingang, einen Schreibtakteingang, einen Lesetakteingang und einen Datenausgang besitzt. Ein Schreib-Auswahl-Multiplexer weist einen Eingang auf, der ein Schreibtaktsignal von einem ersten Taktbereich empfängt, einen Taktausgang für jedes der parallelen Register, der mit einem Schreibtakteingang eines entsprechenden Registers verbunden ist, und einen Schreib-Auswahl-Eingang für jeden Taktausgang. Ein Lese-Auswahl-Multiplexer weist einen Eingang auf, der ein Lesetaktsignal von einem zweiten Taktbereich empfängt, einen Taktausgang für jedes der parallelen Register, der mit einem Lesetakteingang eines entsprechenden Registers verbunden ist, und einen Lese-Auswahl-Eingang für jeden Taktausgang. Ein Schreib-Auswahl-Schieberegister weist eine Anzahl an Stufen, die mit der vorher festgelegten Anzahl an Registern übereinstimmt, und eine Ausgangsstufe auf, die an eine Eingangsstufe zurückgeschleift ist. Jede Stufe des Schreib-Auswahl-Schieberegisters hat einen Ausgang, der mit einem entsprechenden Eingang der Schreib-Auswahl-Eingänge des Schreib-Auswahl-Multiplexers verbunden ist. Das Schreib-Auswahl-Schieberegister ist mit dem Schreibtaktsignal getaktet. Ein Lese-Auswahl-Schieberegister weist eine Anzahl an Stufen, die mit der vorher festgelegten Anzahl an Registern übereinstimmt, und eine Ausgangsstufe auf, die an eine Eingangsstufe zurückgeschleift ist. Jede Stufe des Lese-Schieberegisters hat einen Ausgang, der mit einem entsprechenden Eingang der Lese-Auswahl-Eingänge des Lese-Auswahl-Multiplexers verbunden ist. Das Lese-Auswahl-Schieberegister ist mit dem Lesetaktsignal getaktet. Ein Rücksetzkreis initialisiert jedes Schieberegister mit einem Bitmuster, das nur einen hohen Wert enthält, wobei die Bitmuster in den Schieberegistern einen konstanten relativen Versatz aufweisen. Im Betrieb wird ein getakteter Eingabedatenstrom, der mit dem Takt des ersten Taktbereichs synchronisiert ist, an die Dateneingänge der Register angelegt, und ein getakteter Ausgabedatenstrom, der mit dem Takt des zweiten Taktbereichs synchronisiert ist, wird von den Datenausgängen der Register abgerufen.

Durch die Integration eines passenden festen Versatzes zwischen den Bitmustern in den zwei Schieberegistern werden niemals Daten gelesen, während sie geschrieben werden. Es gibt eine wählbare, aber mindestens eine volle Taktperiode zwischen dem Schreiben und dem Lesen derselben Daten. Je nach der Leistung der verwendeten Register und/oder der Taktfrequenz kann der Versatz zwischen den Bitmustern der Schieberegister vom Entwickler so festgelegt werden, dass nicht gegen die Anforderungen bezüglich der zeitlichen Abstimmung der Register verstoßen wird. Außerdem beträgt das Risiko, ein Informationsbit zu verlieren, genau Null und der MTBF ist unendlich, da der Versatz zwischen den Bitmustern in den Schieberegistern ein fester Versatz ist und die Frequenz, bei der jedes einzelne Register betrieben wird, gleich Taktfrequenz geteilt durch die Anzahl an parallelen Registern ist. Auch die Leistungsaufnahme wird entsprechend verringert, da zu einem beliebigen Zeitpunkt immer nur ein Register getaktet ist und der größte Teil der Schaltungsvorrichtung inaktiv bleibt.

In einem vorteilhaften Ausführungsbeispiel der Erfindung besitzen die Schieberegister vier Stufen und der Versatz zwischen den Bitmustern beträgt zwei Stufen. Bei der Rücksetzung wird zum Beispiel das Schreib-Schieberegister auf ein Bitmuster „1000" initialisiert und das Lese-Schieberegister wird auf ein Bitmuster „0010" initialisiert. Selbst im schlechtesten Fall einer gemeinsamen Phasendifferenz zwischen den Taktsignalen (die die gleiche Frequenz aufweisen) gibt es mindestens eine volle Taktperiode zwischen einem Schreib- und einem Lesevorgang derselben Daten.

Weitere Vorteile und Merkmale werden aus der folgenden Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen ersichtlich. In den Zeichnungen: stellt 1 ein Blockdiagramm der Vorrichtung zur Datensynchronisation dar;
2 stellt ein Schaltbild eines Lese-Schieberegisters in der Vorrichtung aus 1 dar;
3 stellt ein Schaltbild einer Rücksetz-Synchronisierungschaltung dar; und
4 stellt ein Diagramm dar, das zwei gemeinsam verschobene Vierbitmuster in vier aufeinander folgenden Bedingungen zeigt.
Die Vorrichtung zur Datensynchronisation in 1 ist Teil einer digitalen Verarbeitungseinrichtung und sie wird verwendet für den Austausch von Daten zwischen verschiedenen Taktbereichen, die mit derselben Taktfrequenz mit einer beliebigen relativen Phase zwischen den Taktsignalen laufen. Während die Erfindung unter Bezugnahme auf Datenbits offenbart wird, die sequentiell zwischen einzelnen Datenleitungen ausgetauscht werden, sollte es verstanden werden, dass dieselben Konzepte auch auf Busse mit parallelen Datenleitungen angewendet werden können.
Die Vorrichtung enthält eine Registeranordnung mit vier parallelen Daten-Schreibregistern Rw1 bis Rw4 und vier parallelen Daten-Leseregistern Rr1 bis Rr4. Die Dateneingänge der Schreibregister Rw1 bis Rw4 sind parallel mit einer Dateneingangsschnittstelle DATAin geschaltet. Jedes Schreibregister Rw1 bis Rw4 hat einen Ausgang, der mit einem Dateneingang eines entsprechenden Leseregisters Rr1 bis Rr4 verbunden ist. Im abgebildeten Ausführungsbeispiel handelt es sich bei jedem Register Rw1 bis Rw4 und Rr1 bis Rr4 um ein D-Flipflop.
Ein Taktsignal CLK1 von einem ersten Taktbereich, das Schreibtaktsignal genannt wird, wird selektiv an einen Takteingang nur eines der Schreibregister Rw1 bis Rw4 zur gleichen Zeit mit Hilfe einer Schreib-Multiplexer-Vorrichtung, die aus vier parallelen Multiplexerstufen Mw1 bis Mw4 besteht, angelegt. Jede Schreib-Multiplexerstufe Mw1 bis Mw4 hat einen Wahleingang, der mit einem von vier Ausgängen eines ersten Vier-Phasen-Schieberegisters, dem so genannten Schreib-Schieberegister SRw verbunden ist.
Auf ähnliche Weise wird ein Taktsignal CLK2 von einem zweiten Taktbereich, das Lesetaktsignal genannt wird, selektiv an einen Takteingang nur eines der Leseregister Rr1 bis Rr4 zur gleichen Zeit mit Hilfe einer Lese-Multiplexer-Vorrichtung, die aus vier parallelen Multiplexerstufen Mr1 bis Mr4 besteht, angelegt. Jede Lese-Multiplexerstufe Mr1 bis Mr4 hat einen ausgewählten Eingang, der mit einem von vier Ausgängen eines zweiten Vier-Phasen-Schieberegisters, dem so genannten Lese-Schieberegister SRr verbunden ist.
Die Ausgänge der Leseregister Rr1 bis Rr4 sind jeweils mit einem Eingang einer von vier Entkopplungspufferstufen B1 bis B4 verbunden, deren Ausgänge gemeinsam mit einem Dateneingang eines D-Flipflops DFF0 verbunden sind, der durch das invertierte Taktsignal CLK2 getaktet ist und dessen Ausgang eine Datenausgangsschnittstelle DATAout ist. Die Entkopplungspufferstufen B1 bis B4 empfangen auch ausgewählte Eingaben von den invertierten Ausgängen Q1 bis Q4 vom Lese-Schieberegister SRr, um Konkurrenz zu vermeiden. Die Auswahl der Pufferstufen B1 bis B4 ist so, dass ein Registerausgang zur gleichen Zeit ausgewählt wird und der ausgewählte zu puffernde Registerausgang ein Ausgang eines Registers ist, das zur gleichen Zeit nicht getaktet ist.
Ein bevorzugtes Ausführungsbeispiel eines Schieberegisters ist in 2 unter Bezugnahme auf ein Lese-Schieberegister SRr abgebildet, wobei verstanden sein sollte, dass das Schreib-Schieberegister SRw auf eine ähnliche Weise konfiguriert wäre. Das Schieberegister SRr in 2 besteht aus vier in Reihe geschalteten D-Flipflops F1 bis F4. Der Ausgang der letzten Stufe F4 ist an den Eingang der ersten Stufe F1 zurückgeschleift. Jede Stufe hat einen nicht invertierten Ausgang (Q1 bis Q4) und einen invertierte Ausgang (Q1 bis Q4).
Eine Rücksetz-Synchronisierungschaltung RESET wird bereitgestellt, um beide Schieberegister SRw und SRr mit spezifischen Vierbitmustern bei jeder Rücksetzung der Vorrichtung zu initialisieren, wie unter Bezugnahme auf 3 erläutert wird.
Die in 3 abgebildete Rücksetz-Synchronisierungschaltung enthält vier in Reihe geschaltete D-Flipflops DFF1 bis DFF4 und zwei UND-Schaltungen A1 und A2. Die Flipflops DFF1 und DFF2 sind durch das Schreibtaktsignal CLK1 getaktet und die Flipflops DFF3 und DFF4 sind durch das Lesetaktsignal CLK2 getaktet. Ein Rücksetzsignals RESET_NO_SYNCH wird an den Dateneingang des ersten Flipflops DFF1 und an einen ersten Eingang jeder UND-Schaltung A1, A2 angelegt. Ein zweiter Eingang der UND-Schaltung A1 ist mit dem Ausgang des Flipflops DFF4 verbunden, und ein zweiter Eingang der UND-Schaltung A2 ist mit dem Ausgang des Flipflops DFF2 verbunden. Durch die Synchronisierung des Rücksetzsignals individuell und sequentiell zu jedem der Taktbereiche wird ein korrektes anfängliches Laden der Schieberegister SRw und SRr mit ihren vorher definierten in 4 gezeigten Saatwerten von den Ausgängen der UND-Schaltungen A1 bzw. A2 sichergestellt.
Unter Bezugnahme auf 4 lädt die Rücksetz-Synchronisierungschaltung RESET bei jeder Rücksetzung der Vorrichtung ein Bitmuster „1000" in das Schreib-Schieberegister SRw und ein Bitmuster „0010" in das Lese-Schieberegister SRr. Im Betrieb wird das Schreib-Schieberegister SRw durch das Schreibtaktsignal CLK1 vom ersten Taktbereich getaktet und das Lese-Schieberegister SRr wird durch das Lesetaktsignal CLK2 vom zweiten Taktbereich getaktet. Der anfängliche Nullstellungszustand ist bei a) in 4 abgebildet. In 4b) sind beide Bitmuster um eine Position in der gleichen Richtung verschoben. Es sollte verstanden werden, dass normalerweise keine Verschiebung in beiden Schieberegistern zur exakt gleichen Zeit vorkommt, da der Schreibtakt und der Lesetakt eine willkürliche Phasenbeziehung haben können. Da jedoch die Frequenz beider Taktsignale gleich ist, gibt es niemals eine Veränderung des Versatzes zwischen beiden Bitmustern. Also treten Verschiebungen in den Schieberegistern SRw sowie SRr nacheinander auf, wie aus den 4a) bis d) ersichtlich ist, wodurch die beiden Bitpositionen immer denselben Versatz aufweisen. Als Folge des festen Versatzes zwischen den Bitmustern in beiden Schieberegistern wird eine Schreiboperation niemals gleichzeitig mit einer Leseoperation für dieselben Daten ausgeführt. Es vergeht vielmehr immer mindestens eine volle Taktperiode zwischen einer Schreib- und einer Leseoperation für dieselben Daten.
Somit ist es verständlich, dass die offenbarte Vorrichtung zur Datensynchronisation einen getakteten Eingabedatenstrom, der an der Schnittstelle DATAin empfangen wird und mit dem Takt aus einem ersten Taktbereich synchronisiert ist, an die Schnittstelle DATAout übermittelt, wo er mit dem Takt aus einem zweiten Taktbereich synchronisiert ist, ohne jegliches Risiko, ein Datenbit zu verlieren, wobei der Ausfallabstand (MTBF) unendlich ist.
Die Schnittstellen DATAin und DATAout können als Eingang und Ausgang einer seriellen Schnittstelle verstanden werden, wenn serielle Daten ausgetauscht werden.
Sollten Daten zwischen Datenbussen ausgetauscht werden, benötigt jede Busleitung eine Registeranordnung und einen Multiplexer, wie offenbart, aber es wird nur ein Auswahlmechanismus mit einem Schreib-Schieberegister und einem Lese-Schieberegister für alle Busleitungen benötigt.

Claims

Vorrichtung zur Datensynchronisation für den Austausch von getakteten Daten zwischen verschiedenen Taktbereichen, die in einer digitalen Verarbeitungseinrichtung mit gleicher Taktfrequenz aber mit beliebiger relativer Phasenverschiebung laufen, die folgendes umfasst: eine Registeranordnung, die eine vorher festgelegte Anzahl an parallelen Registern umfasst, wobei jedes Register einen Dateneingang, einen Schreibtakteingang, einen Lesetakteingang und einen Datenausgang besitzt, einen Schreib-Auswahl-Multiplexer (Mw1...Mw4), der einen Eingang aufweist, der ein Schreibtaktsignal (CLK1) von einem ersten Taktbereich empfängt, einen Taktausgang für jedes der parallelen Register, der mit einem Schreibtakteingang eines entsprechenden Registers verbunden ist, und einen Schreib-Auswahl-Eingang für jeden Taktausgang, einen Lese-Auswahl-Multiplexer (Mr1...Mr4), der einen Eingang aufweist, der ein Lesetaktsignal (CLK2) von einem zweiten Taktbereich empfängt, einen Taktausgang für jedes der parallelen Register, der mit einem Lesetakteingang eines entsprechenden Registers verbunden ist, und einen Lese-Auswahl-Eingang für jeden Taktausgang, ein Schreib-Auswahl-Schieberegister (SRw) mit einer Anzahl an Stufen, die mit der vorher festgelegten Anzahl an Registern übereinstimmt, und einer Ausgangsstufe, die an eine Eingangsstufe zurückgeschleift ist, wobei jede Stufe einen Ausgang hat, der mit einem entsprechenden Eingang der Schreib-Auswahl-Eingänge des Schreib-Auswahl-Multiplexers (Mw1...Mw4) verbunden ist, wobei das Schreib-Auswahl-Schieberegister (SRw) mit dem Schreibtaktsignal (CLK1) getaktet ist, ein Lese-Auswahl-Schieberegister (SRr) mit einer Anzahl an Stufen, die mit der vorher festgelegten Anzahl an Registern übereinstimmt, und einer Ausgangsstufe, die an eine Eingangsstufe zurückgeschleift ist, wobei jede Stufe des Lese-Schieberegisters einen Ausgang hat, der mit einem entsprechenden Eingang der Lese-Auswahl-Eingänge des Lese-Auswahl-Multiplexers (Mr1...Mr4) verbunden ist, wobei das Lese-Auswahl-Schieberegister mit dem Lesetaktsignal (CLK2) getaktet ist, und einen Rücksetzkreis (RESET) für die Initialisierung jedes Schieberegisters mit einem Bitmuster, das nur einen hohen Wert enthält, wobei die Bitmuster in den Schieberegistern einen konstanten relativen Versatz aufweisen; wobei ein Eingabedatenstrom (DATAin), der mit dem Takt (CLK1) des ersten Taktbereichs synchronisiert ist, an die Dateneingänge der Register angelegt wird und ein getakteter Ausgabedatenstrom (DATAout), der mit dem Takt (CLK2) des zweiten Taktbereichs synchronisiert ist, von den Datenausgängen der Register abgerufen wird.
Vorrichtung zur Datensynchronisation nach Anspruch 1, bei der die Registeranordnung vier parallele Register aufweist und der relative Versatz der Bitmuster zwei Stufen des Schieberegisters beträgt.
Vorrichtung zur Datensynchronisation nach Anspruch 1 oder Anspruch 2, bei der jedes Register eine Schreib-Registerstufe (Rw1...Rw4) und eine Lese-Registerstufe (Rr1...Rr4) umfasst, wobei jede Schreib-Registerstufe einen Datenausgang aufweist, der mit einem Dateneingang der entsprechenden Lese-Registerstufe verbunden ist.
Vorrichtung zur Datensynchronisation nach Anspruch 3, bei der die Registerstufen durch D-Flipflops gebildet werden.
Vorrichtung zur Datensynchronisation gemäß Anspruch 3 oder Anspruch 4, bei der sich nach den Ausgängen der Lese-Registerstufen (Rr1...Rr4) jeweils eine Entkopplungspufferstufe (B1...B4) befindet, die jeweils einen Auswahleingang aufweist, der mit einem invertierten Ausgang des Lese-Auswahl-Schieberegisters (SRr) verbunden ist.
Vorrichtung zur Datensynchronisation gemäß Anspruch 5, bei der die Ausgänge der Entkopplungspufferstufen (B1...B4) gemeinsam mit einem Dateneingang eines D-Flipflops (DFFO) verbunden sind, der durch das Taktsignal (CLK2) vom zweiten Taktbereich getaktet ist und der einen Ausgang aufweist, der Daten liefert, die mit dem Takt vom zweiten Taktbereich synchronisiert sind.
Vorrichtung zur Datensynchronisation gemäß einem der Ansprüche 1 bis 6, bei der der Rücksetzkreis (RESET) vier in Reihe geschaltete D-Flipflops (DFF1...DFF4) enthält, von denen ein erstes und ein zweites durch das Taktsignal (CLK1) vom ersten Taktbereich getaktet ist und von denen ein drittes und ein viertes durch das Taktsignal (CLK2) vom zweiten Taktbereich getaktet ist, wobei das erste D-Flipflop (DFF1) einen Rücksetzeingang aufweist, an den ein Rücksetzsignal zur Initialisierung angelegt wird, das zweite D-Flipflop (DFF2) einen Ausgang aufweist, der ein Bitmuster für die Initialisierung des Schreib-Auswahl-Schieberegisters (SRw) liefert, und das vierte D-Flipflop (DFF4) einen Ausgang aufweist, der ein Bitmuster für die Initialisierung des Lese-Auswahl-Schieberegisters (SRr) liefert.
Vorrichtung zur Datensynchronisation gemäß einem der Ansprüche 1 bis 7, bei der die Daten serielle Daten sind.
Vorrichtung zur Datensynchronisation gemäß einem der Ansprüche 1 bis 7, bei der die Daten auf parallelen Busleitungen ausgetauscht werden, wobei jede Busleitung eine zugehörige Registeranordnung und zugehörige Schreib- und Lese-Auswahl-Multiplexer aufweist, wobei die parallelen Busleitungen einen gemeinsamen Auswahlmechanismus für die Schreib- und Lese-Auswahl-Multiplexer haben.