DE102007060805B4

DE102007060805B4 - Speichersteuerung und Computersystem mit derselben sowie Verfahren zur Steuerung eines Speichers

Info

Publication number: DE102007060805B4
Application number: DE102007060805A
Authority: DE
Inventors: Hing Y. Cupertino To; Mamun U. Folsom Rashid
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2006-12-28
Filing date: 2007-12-18
Publication date: 2010-06-17
Anticipated expiration: 2027-12-19
Also published as: CN101236775B; US7388795B1; CN101236775A; KR101077685B1; TWI364761B; GB2445260B; JP2008165790A; US20080162977A1; TW200836196A; GB0724806D0; KR20080063157A; DE102007060805A1; GB2445260A

Abstract

Speichersteuerung (112), die umfaßt:
einen phasengekoppelten Regelkreis (phase locked loop, PLL) (410), um einen Differenzbezugstakt zu erzeugen; und
eine erste Taktungskomponente (400), die mit dem PLL (410) gekoppelt ist und Folgendes beinhaltet:
einen ersten verzögerungsgekoppelten Regelkreis (delay locked loop, DLL) (510), um den Bezugstakt zu empfangen und Sende- und Empfangsverzögerungsentzerrungstaktsignale zu erzeugen;
einen ersten Satz Phaseninterpolatoren, um eine Datensendeentzerrung bereitzustellen; und
einen ersten Satz untergeordneter Verzögerungsleitungen (520), um eine Datenempfangsentzerrung bereitzustellen.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Speichersteuerung und ein Computersystem mit derselben sowie ein Verfahren zur Steuerung eines Speichers.
ALLGEMEINER STAND DER TECHNIK
Eine Speichersteuerung ist eine integrierte Schaltung, die sich in einem Computersystem auf der Hauptplatine oder dem Prozessorchip befindet und den Fluß von Daten zu und von einer Hauptspeichervorrichtung verwaltet. Insbesondere umfassen Speichersteuerungen eine Logik, die nötig ist, um Daten in einen dynamischen RAM (DRAM) zu lesen und zu schreiben. Eine Komponente der Logik beinhaltet eine Taktungsarchitektur, um Vorgänge mit dem DRAM durchzuführen.
Die Taktungsarchitektur beinhaltet typischerweise besondere verzögerungsgekoppelte Regelkreise (delay locked loops, DLL), die verwendet werden, um Entzerrungen zu senden und Entzerrungen zu empfangen. Doch die herkömmliche Taktungsarchitektur führt eine verhältnismäßig große Anzahl von Logikkomponenten aus, um die gesamte Entzerrung für einen einzelnen Speichersteuerungskanal zu steuern.
Die DE 103 36 300 A1 bezieht sich auf eine Verzögerungsregelschaltung mit Tastverhältniskorrektur mit einem Phasendetektor zum Detektieren einer Phasendifferenz zwischen einem externen Taktsignal und rückgekoppelten internen Taktsignalen und zum davon abhängigen Erzeugen von Auf- und Ab-Signalen und einer ersten Steuerschaltung, die in Abhängigkeit von den Auf- und Ab-Signalen erste Steuersignale zum groben Synchronisieren der Phasendifferenz und zweite Steuersignale zum feinen Synchronisieren der Phasendifferenz erzeugt, sowie auf ein zugehöriges Verfahren zur Korrektur des Tastverhältnisses eines Taktsignals. Dazu sind eine zweite Steuerschaltung, die Abhängigkeit von den Auf-Signalen und Ab-Signalen dritte Steuersignale und vierte Steuersignale zur Tastverhältniskorrektur des externen Taktsignals erzeugt, und eine Verzögerungsleitungseinheit mit mehreren Verzögerungszellen vorgesehen, welche das externe Taktsignal verzögert, Ausgangssignale von der ersten Verzögerungszelle in Abhängigkeit von einigen der ersten Steuersignale auswählt, Ausgangssignale von zweiten der Verzögerungszellen in Abhängigkeit von anderen der ersten Steuersignale auswählt und Ausgangssignale von dritten der Verzögerungszellen in Abhängigkeit von den dritten Steuersignalen auswählt.
DE 10 2005 013 482 A1 betrifft eine Verzögerungsregelschaltung mit Tastverhältniskorrektur mit einem Phasendetektor zum Detektieren einer Phasendifferenz zwischen einem externen Taktsignal und rückgekoppelten internen Taktsignalen und zum davon abhängigen Erzeugen von Auf- und Ab-Signalen und einer ersten Steuerschaltung, die in Abhängigkeit von den Auf- und Ab-Signalen erste Steuersignale zum groben Synchronisieren der Phasendifferenz und zweite Steuersignale zum feinen Synchronisieren der Phasendifferenz erzeugt, sowie ein zugehöriges Verfahren zur Korrektur des Tastverhältnisses eines Taktsignals. Dazu sind eine zweite Steuerschaltung, die Abhängigkeit von den Auf-Signalen und Ab-Signalen dritte Steuersignale und vierte Steuersignale zur Tastverhältniskorrektur des externen Taktsignals erzeugt, und eine Verzögerungsleitungseinheit mit mehreren Verzögerungszellen vorgesehen, welche das externe Taktsignal verzögert, Ausgangssignale von der ersten Verzögerungszellen in Abhängigkeit von einigen der ersten Steuersignale auswählt, Ausgangssignale von zweiten der Verzögerungszellen in Abhängigkeit von anderen der ersten Steuersignale auswählt und Ausgangssignale von dritten der Verzögerungszellen in Abhängigkeit von den dritten Steuersignalen auswählt.
Der Erfindung liegt somit die Aufgabe zugrunde, die Anzahl der Komponenten für die Entzerrung in einer Einkanal-Speichersteuerung bei vergleichbarer oder sogar besserer Auflösung zu verringern.
Diese Aufgabe wird durch eine Speichersteuerung gemäß Anspruch 1, ein Verfahren gemäß Anspruch 9 und ein Computersystem gemäß Anspruch 14 gelöst.
Die Unteransprüche betreffen besondere Ausführungsformen der Erfindung.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung ist in den Figuren der beiliegenden Zeichnungen, in denen gleiche Bezugszeichen ähnliche Elemente angeben, beispielhaft und nicht beschränkend veranschaulicht, wobei
1 ein Blockdiagramm einer Ausführungsform eines Computersystems ist;
2A und 2B eine herkömmliche Sendearchitektur mit verzögerungsgekoppeltem Regelkreis veranschaulichen;
3 eine herkömmliche Empfangsarchitektur mit verzögerungsgekoppeltem Regelkreis veranschaulicht;
4A und 4B eine Ausführungsform einer globalen Taktungsarchitektur veranschaulichen;
5 eine Ausführungsform einer modularen Taktungsarchitektur veranschaulicht;
6 eine andere Ausführungsform einer modularen Taktungsarchitektur veranschaulicht; und
7 ein Blockdiagramm einer anderen Ausführungsform eines Computersystems ist.
AUSFÜHRLICHE BESCHREIBUNG
Es wird eine modulare Speichersteuerungstaktungsarchitektur beschrieben. In der folgenden ausführlichen Beschreibung der vorliegenden Erfindung sind zahlreiche bestimmte Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Ein Fachmann wird jedoch verstehen, daß die vorliegende Erfindung ohne diese bestimmten Einzelheiten ausgeführt werden kann. In anderen Fällen sind wohlbekannte Aufbauten und Vorrichtungen anstatt ausführlich in Blockdiagrammform gezeigt, um zu vermeiden, daß die vorliegende Erfindung undeutlich gemacht wird.
Eine Bezugnahme auf „eine Ausführungsform” in der Beschreibung bedeutet, daß ein bestimmtes Merkmal, ein bestimmter Aufbau oder eine bestimmte Eigenschaft, das, der bzw. die in Verbindung mit der Ausführungsform beschrieben ist, in zumindest einer Ausführungsform der Erfindung beinhaltet ist. Das Auftreten des Ausdrucks „in einer Ausführungsform” an verschiedenen Stellen in der Beschreibung bezieht sich nicht notwendigerweise immer auf die gleiche Ausführungsform.
1 ist ein Blockdiagramm einer Ausführungsform eines Computersystems 100. Das Computersystem 100 beinhaltet eine zentrale Verarbeitungseinheit (central processing unit, CPU) 102, die mit einer Zwischenverbindung 105 gekoppelt ist. In einer Ausführungsform ist die CPU 102 ein Prozessor aus der von der Intel Corporation, Santa Clara, Kalifornien, erhältlichen Prozessorfamilie Pentium^®. Alternativ können andere CPUs verwendet werden. Die CPU 102 kann zum Beispiel als mehrere Prozessoren oder mehrere Prozessorkerne ausgeführt werden.
In einer weiteren Ausführungsform ist auch ein Chipsatz 107 mit der Zwischenverbindung 105 gekoppelt. Der Chipsatz 107 kann einen Speichersteuerungshub (memory control hub, MCH) 110 beinhalten. Der MCH 110 kann eine Speichersteuerung 112 beinhalten, die mit einem Hauptsystemspeicher 115 gekoppelt ist. Der Hauptsystemspeicher 115 speichert Daten und Abfolgen von Befehlen, die durch die CPU 102 oder jede beliebige andere Vorrichtung, die im System 100 beinhaltet ist, ausgeführt werden.
In einer Ausführungsform beinhaltet der Hauptsystemspeicher 115 einen oder mehrere DIMMs, die dynamische Direktzugriffsspeicher(dynamic random access memory, DRAM)vorrichtungen enthalten; der Hauptsystemspeicher 115 kann jedoch unter Verwendung anderer Speicherarten ausgeführt werden. Zusätzliche Vorrichtungen können ebenfalls mit der Zwischenverbindung 105 gekoppelt sein, wie etwa mehrere CPUs und/oder mehrere Systemspeicher.
Der MCH 110 kann über eine Hubschnittstelle mit einem Ein-/Ausgabesteuerhub (input/output control hub, ICH) 140 gekoppelt sein. Der ICH 140 stellt Ein-/Ausgabe(E/A)vorrichtungen im Computersystem 100 eine Schnittstelle bereit. Der ICH 140 kann Standard-E/A-Tätigkeiten auf E/A-Zwischenverbindungen wie etwa peripheren Komponentenzwischenverbindungen (peripheral component interconnect, PCI), beschleunigten Grafikanschlüssen (accelerated graphics Port, AGP), universellen seriellen Zwischenverbindungen (USB), Zwischenverbindungen mit geringer Stiftzahl (low pin count, LPC), oder jeder beliebigen anderen Art von E/A-Zwischenverbindung (nicht gezeigt) unterstützen. In einer Ausführungsform ist der ICH 140 mit einem drahtlosen Sende-/Empfangsgerät 160 gekoppelt.
7 veranschaulicht eine andere Ausführungsform des Computersystems 100. In dieser Ausführungsform ist die Speichersteuerung 112 in der CPU 102 beinhaltet. Als Ergebnis ist der Speicher 115 mit der CPU 102 gekoppelt. Der weitere Chipsatz 107 beinhaltet einen Steuerhub 740.
Ungeachtet der Ausführungsform führt die Speichersteuerung Tätigkeiten mit dem Hauptspeicher 115 durch, indem sie Daten zwischen dem Computersystem 100 und dem Speicher 115 überträgt. Um die Speichertätigkeiten durchzuführen, beinhaltet die Speichersteuerung 112 einen Taktungsmechanismus, der verzögerungsgekoppelte Regelkreise (delay locked loops, DLL) beinhaltet, die verwendet werden, um eine Entzerrung zu senden und eine Entzerrung zu empfangen. 2A veranschaulicht eine herkömmliche Sendearchitektur mit verzögerungsgekoppeltem Regelkreis.
An der in 2A gezeigten Sendeseite beinhaltet der Mechanismus einen DLL, der mit einem phasengekoppelten Regelkreis (phase locked loop, PLL) und mehreren untergeordneten Verzögerungsleitungen gekoppelt ist. Ein verzögerungsgekoppelter Regelkreis dient als eine Komponente, um eine Verzögerungsverfolgung über PVT aufrechtzuerhalten. Jede untergeordnete Verzögerungsleitung ist mit einem Phaseninterpolator (PI) und einem CMOS-Wandler gekoppelt, der ferner mit einem Sender gekoppelt ist.
Der DLL legt die erforderliche Verzögerung in jedem aus einer Anzahl von Verzögerungselementen im DLL fest. Diese Verzögerung verfolgt Prozeß-, Spannungs- und Temperatur (process, voltage & temperature, PVT)schwankungen, wird in eine analoge Spannung (Vorspannung) umgewandelt, und mit den untergeordneten Verzögerungsleitungen gekoppelt. Der PI, der mit jeder untergeordneten Verzögerungsleitung gekoppelt ist, erzeugt einen feineren Schritt der Verzögerung und verteilt die sich ergebenden Takte auf jeden der Hochgeschwindigkeits-E/A-Sender wie etwa den Stub-Series-Termination-Logic(SSTL)-Treiber.
In einer Speichersteuerung, die einen herkömmlichen Taktungsmechanismus ausführt, gibt es typischerweise elf Gruppen von Sendern, die unabhängig verzerrt sind. Daher gibt es in der Senderichtung elf untergeordnete Verzögerungsleitungen und entsprechende Taktpuffer. Diese Taktungsschaltungen befinden sich an einer zentralen Stelle, wie in 2B gezeigt ist. Daher zeigt der herkömmliche Taktungsmechanismus, daß die physischen Stellen der Hochgeschwindigkeitstreiber in der ursprünglichen Gestaltung weit (z. B. ~3000 μm) von der Taktungsschaltung entfernt sind.
3 veranschaulicht eine herkömmliche Empfangsarchitektur mit verzögerungsgekoppeltem Regelkreis. An der Empfangsseite sind untergeordnete Verzögerungsleitungen vorhanden, die einen Kanalabtastimpuls oder Takt von den DRAMs empfangen. Die untergeordneten Verzögerungsleitungen sind auf eine bestimmte Verzögerung vorprogrammiert, so daß der interne Abtastimpuls oder Takt ein zentraler Abtastimpuls in Bezug auf die Empfangsdaten sein würde. Ein anderer DLL und untergeordnete Verzögerungsleitungen werden verwendet, um für jeweils 8 Bits (oder Byte) an empfangenen Daten die notwendige Verzögerung zu erzeugen. In einer typischen Einkanal-Speichersteuerung gibt es 8 Bytes an empfangenen Daten. Als Ergebnis werden acht Sätze von untergeordneten Verzögerungsleitungen vorhanden sein.
Das Problem beim herkömmlichen Speichersteuerungstaktungsmechanismus ist, daß die Speichersteuerung insgesamt neun DLLs und neunzehn untergeordnete Verzögerungsleitungen verwendet, um das gesamte Entzerren in einer Einkanal-Speichersteuerung zu steuern. Ferner werden die Sendeentzerrungsverzögerungen an einer Stelle erzeugt und dann zu den einzelnen E/A-Sendern, die sich weit von der Erzeugungsstelle entfernt befindet, gesendet. Dies führt zu Flächen- und Leistungsunzulänglichkeiten wie auch einer verlorenen Entzerrungseinstellungsgenauigkeit, wenn die Datenrate hinaufgesetzt wird.
Nach einer Ausführungsform beinhaltet die Speichersteuerung 112 eine Taktungsarchitektur sowohl für Sende- als auch Empfangstaktschaltungen, die die Anzahl der verzögerungsgekoppelten Regelkreise und die Anzahl der untergeordneten Verzögerungsleitungen verringert, was zu einer Verringerung der Siliziumfläche und der Leistung führt, während gegenüber dem herkömmlichen Mechanismus eine vergleichbare bis bessere Auflösung bereitgestellt wird.
4A veranschaulicht eine Ausführungsform eines globalen Taktungsmechanismus 400. Der Taktungsmechanismus 400 beinhaltet einen PLL 410 und Daten-/Befehlsmodule 420. Jedes Modul 420 beinhaltet einen Haupt-DLL (master DLL, MDLL). Nach einer Ausführungsform liefert ein PLL 410 einen wirklichen Differenzbezugstakt zu den MDLLs, der einen Bezugstakt mit geringem Jitter bereitstellt. Der Taktungsmechanismus 400 beinhaltet auch Hochgeschwindigkeits-Ein-/Ausgabe(high speed input/output, HSIO)-Schnittstellen, die Datenübertragungen mit dem Speicher 112 erleichtern.
4B veranschaulicht eine andere Ausführungsform eines globalen Taktungsmechanismus 400, wobei die Stelle des MDLL in jedem Modul 420 eine derartige Stelle ist, daß eine gemeinsame Verwendung durch die Sende- und die Empfangsschaltung ermöglicht wird. Dieses Merkmal verbessert die Genauigkeit, die Anzahl der Taktkomponenten und die Leistung.
5 veranschaulicht eine Ausführungsform eines Moduls 420, das mit dem PLL 410 gekoppelt ist. Wie in 5 gezeigt beinhaltet das Modul 420 sowohl eine Sende als auch eine Empfangstaktungsschaltung. Die Sendeseite ist im Bestandteil in der oberen Hälfte von 5 gezeigt, während die Empfangsseite als der Bestandteil der unteren Hälfte gezeigt ist. Das Modul 420 beinhaltet einen MDLL 510, untergeordnete Verzögerungsleitungen 520 wie auch zusätzliche Komponenten (z. B. PIs, Wandler, usw.).
An der Sendeseite des Moduls 420 erzeugt der MDLL 510 zusammen mit einem Satz von PIs Entzerrungstakte, während die erforderliche Verzögerung aufrechterhalten wird. Die PIs werden nun zum Senden einer Bit-Entzerrung verwendet. Daher sind in einer Ausführungsform im Gegensatz zu den elf untergeordneten Verzögerungsleitungen, die in herkömmlichen Sendetaktungskomponenten eingesetzt werden, elf PIs ausgeführt. Da die Größe jedes PI kleiner als die jeder untergeordneten Verzögerungsleitung ist, gibt es eine Verringerung der Siliziumfläche, die benötigt wird, um das Modul 420 herzustellen.
In einer Ausführungsform wird die Verzögerung, die durch den MDLL 510 erzeugt wird, wie in 5 gezeigt in eine analoge Vorspannung umgewandelt. Die Vorspannung wird an untergeordnete Verzögerungsleitungen 520 für Daten, die eine Entzerrung erhalten, angeschlossen. In einer derartigen Ausführungsform wird für die Empfangsrichtungen kein zusätzlicher DLL benötigt, was die benötigte Siliziumfläche weiter verringert.
6 veranschaulicht eine Ausführungsform einer ausführlichen Ansicht des Moduls 420. Die Sendekomponente an der Unterseite von 6 zeigt einen Phasendeduktor (phase deductor, PD) 600 und Verzögerungselemente des MDLL 510. Bei jedem der Verzögerungselemente mit Ausnahme des letzten ist der Ausgang mit dem nächsten Verzögerungselement und einem Multiplexer gekoppelt. Das letzte Verzögerungsele ment weist einen mit dem Multiplexer und dem PD 600 gekoppelten Ausgang auf. Dadurch ist der PI fähig, über den Multiplexer die gesamte Verzögerungseinstellung aller Verzögerungselemente, oder feinere Verzögerungseinstellungen zu erhalten.
Die Vorspannung wird dann von der Sendekomponente zur untergeordneten Verzögerungsleitung 520 der Empfangskomponente übertragen. Die untergeordneten Verzögerungsleitungen beinhalten ebenfalls Verzögerungselemente, die über einen Multiplexer mit einem PI gekoppelt sind. Die untergeordneten Verzögerungsleitungen empfangen einen Kanalempfangs-/Taktabtastimpuls.
Wie oben gezeigt ermöglicht der modulare Taktungsmechanismus eine Verringerung der Anzahl der DLLs von neun auf vier und der Anzahl der untergeordneten Verzögerungsleitungen von neunzehn auf acht. Die Entzerrungsauflösung wird durch die zusätzlichen PIs zurück bereitgestellt. Daher weist der modulare Taktungsmechanismus infolge der optimalen und wirksamen Verwendung der Schaltungskomponenten eine bessere Skalierung der Leistung zur Datenrate als herkömmliche Architekturen auf.
Obwohl einem Durchschnittsfachmann nach dem Lesen der vorhergehenden Beschreibung zweifellos viele Veränderungen und Abwandlungen der vorliegenden Erfindung offensichtlich werden, versteht sich, daß jedwede besondere Ausführungsform, die erläuternd gezeigt und beschrieben ist, keineswegs als beschränkend betrachtet werden soll. Daher sollen Verweise auf Einzelheiten von verschiedenen Ausführungsformen den Umfang der Ansprüche, die selbst nur jene Merkmale anführen, welche als für die Erfindung wesentlich betrachtet werden, nicht beschränken.

Claims

Speichersteuerung (112), die umfaßt: einen phasengekoppelten Regelkreis (phase locked loop, PLL) (410), um einen Differenzbezugstakt zu erzeugen; und eine erste Taktungskomponente (400), die mit dem PLL (410) gekoppelt ist und Folgendes beinhaltet: einen ersten verzögerungsgekoppelten Regelkreis (delay locked loop, DLL) (510), um den Bezugstakt zu empfangen und Sende- und Empfangsverzögerungsentzerrungstaktsignale zu erzeugen; einen ersten Satz Phaseninterpolatoren, um eine Datensendeentzerrung bereitzustellen; und einen ersten Satz untergeordneter Verzögerungsleitungen (520), um eine Datenempfangsentzerrung bereitzustellen.
Speichersteuerung (112) nach Anspruch 1, die ferner eine zweite Taktungskomponente (400) umfaßt, die mit dem PLL (410) gekoppelt ist und Folgendes beinhaltet: einen zweiten verzögerungsgekoppelten Regelkreis (delay locked loop, DLL) (510), um den Bezugstakt zu empfangen und Sende- und Empfangsverzögerungsentzerrungstaktsignale zu erzeugen; einen zweiten Satz Phaseninterpolatoren, um eine Datensendeentzerrung bereitzustellen; und einen zweiten Satz untergeordneter Verzögerungsleitungen (520), um eine Datenempfangsentzerrung bereitzustellen.
Speichersteuerung (112) nach Anspruch 1, die ferner eine Hochgeschwindigkeits-Ein-/Ausgabeschaltung (450) umfaßt, die mit der ersten und der zweiten Taktungskomponente gekoppelt ist.
Speichersteuerung (112) nach Anspruch 1, wobei der erste DLL Folgendes umfaßt: einen Satz Verzögerungselemente, um den Bezugstakt zu empfangen und den Bezugstakt zu verzögern; und einen Phasendeduktor (600), um den verzögerten Bezugstakt zu empfangen und eine Vorspannung zu erzeugen.
Speichersteuerung (112) nach Anspruch 4, wobei die Vorspannung dem ersten Satz untergeordneter Verzögerungsleitungen (520) zur Verfügung gestellt wird.
Speichersteuerung (112) nach Anspruch 4, die ferner einen Multiplexer umfaßt, der zwischen dem Satz Verzögerungselemente und einem Phaseninterpolator gekoppelt ist.
Speichersteuerung (112) nach Anspruch 5, wobei der erste Satz untergeordneter Verzögerungsleitungen (520) einen zweiten Satz Verzögerungselemente umfaßt, um einen Abtasttakt zu empfangen und den Abtasttakt zu verzögern.
Speichersteuerung (112) nach Anspruch 1, wobei der PLL (410) einen Bezugstakt mit geringem Jitter bereitstellt.
Verfahren, das umfaßt: Empfangen eines Differenzbezugstakts von einem phasengekoppelten Regelkreis (phase locked loop, PLL) (410) durch einen verzögerungsgekoppelten Regelkreis (delay locked loop, DLL) (510); und Erzeugen von Sende- und Empfangsverzögerungsentzerrungstaktsignalen durch den DLL (510); Senden von Daten, die eine Sendeentzerrung bereitstellen, durch einen Satz Phaseninterpolatoren; und Bereitstellen einer Datenempfangsentzerrung durch einen Satz untergeordneter Verzögerungsleitungen (520).
Verfahren nach Anspruch 9, wobei der DLL (510), der Verzögerungsentzerrungstaktsignale erzeugt, Folgendes umfaßt: Empfangen des Bezugstakts an einem Satz Verzögerungselementen im DLL (510); und Verzögern des Bezugstakts.
Verfahren nach Anspruch 10, das ferner das Empfangen des verzögerten Bezugstakts an einem Phasendeduktor (600) umfaßt.
Verfahren nach Anspruch 11, das ferner das Erzeugen einer Vorspannung durch den Phasendeduktor (600) umfaßt.
Verfahren nach Anspruch 12, das ferner das Empfangen der Vorspannung am Satz untergeordneter Verzögerungsleitungen (520) umfaßt.
Computersystem (100), das umfaßt: einen dynamischen Direktzugriffsspeicher (DRAM); und eine Speichersteuerung (112), die mit dem DRAM gekoppelt ist und Folgendes umfaßt: einen phasengekoppelten Regelkreis (phase locked loop, PLL) (410), um einen Differenzbezugstakt zu erzeugen; und eine erste Taktungskomponente (400), die mit dem PLL (410) gekoppelt ist, mit einem ersten verzögerungsgekoppelten Regelkreis (delay locked loop, DLL) (510), um den Bezugstakt zu empfangen und Sende- und Empfangsverzögerungsentzerrungstaktsignale zu erzeugen; einem ersten Satz Phaseninterpolatoren, um eine Datensendeentzerrung bereitzustellen; und einem ersten Satz untergeordneter Verzögerungsleitungen (520), um eine Datenempfangsentzerrung bereitzustellen.
Computersystem (100) nach Anspruch 14, wobei die Speichersteuerung (112) ferner eine zweite Taktungskomponente (400) umfaßt, die mit dem PLL (410) gekoppelt ist und Folgendes umfaßt: einen zweiten verzögerungsgekoppelten Regelkreis (delay locked loop, DLL) (510), um den Bezugstakt zu empfangen und Sende- und Empfangsverzögerungsentzerrungstaktsignale zu erzeugen; einen zweiten Satz Phaseninterpolatoren, um eine Datensendeentzerrung bereitzustellen; und einen zweiten Satz untergeordneter Verzögerungsleitungen (520), um eine Datenempfangsentzerrung bereitzustellen.
Computersystem (100) nach Anspruch 14, wobei die Speichersteuerung (112) ferner eine Hochgeschwindigkeits-Ein-/Ausgabeschaltung (450) umfaßt, die mit der ersten und der zweiten Taktungskomponente gekoppelt ist.
Computersystem (100) nach Anspruch 14, wobei der erste DLL Folgendes umfaßt: einen Satz Verzögerungselemente, um den Bezugstakt zu empfangen und den Bezugstakt zu verzögern; und einen Phasendeduktor (600), um den verzögerten Bezugstakt zu empfangen und eine Vorspannung zu erzeugen.
Computersystem (100) nach Anspruch 17, wobei die Vorspannung dem ersten Satz untergeordneter Verzögerungsleitungen (520) zur Verfügung gestellt wird.
Computersystem (100) nach Anspruch 17, wobei die Speichersteuerung (112) ferner einen Multiplexer umfaßt, der zwischen dem Satz Verzögerungselementen und einem Phaseninterpolator gekoppelt ist.
Computersystem (100) nach Anspruch 18, wobei der erste Satz untergeordneter Verzögerungsleitungen (520) einen zweiten Satz Verzögerungselemente umfaßt, um einen Abtasttakt zu empfangen und den Abtasttakt zu verzögern.