DE102006029698B4

DE102006029698B4 - Synchroner Signalgenerator

Info

Publication number: DE102006029698B4
Application number: DE102006029698A
Authority: DE
Inventors: Paul Dr. Wallner; Peter Gregorius
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-06-30
Filing date: 2006-06-28
Publication date: 2009-02-19
Anticipated expiration: 2026-06-29
Also published as: US7325152B2; DE102006029698A1; US20070006010A1

Abstract

Synchroner Signalgenerator, der aufweist:
eine erste und eine zweite getaktete Zähl- und Verzögerungsschaltung (20, 11),
wobei die erste und die zweite Zähl- und Verzögerungsschaltung (20, 11) zur Erzeugung und Ausgabe eines ersten und zweiten Ladesignals (evload, odload) und eines FIFO-Lesetaktsignals (clk_or_fiford) jeweils synchron und in Phase mit einem ihnen eingegebenen periodischen Grundtaktsignal (clk_hr) zu einem einstellbaren und zum Grundtaktsignal impulssynchronen Zeitpunkt nach einem mit dem Grundtaktsignal synchronisierten Rücksetzsignal (breset_syn) eingerichtet sind;
wobei die erste Zähl- und Verzögerungsschaltung (20, 11) auf der Basis des Grundtaktsignals (clk_hr) flankengetriggert eine Anzahl von Taktimpulsperioden des Grundtaktsignals (clk_hr) ab dem Zeitpunkt des Empfangs des synchronisierten Rücksetzsignals (breset_syn) zählt, ein Anfangsladesignal (load) beim Erreichen eines Zählwerts erzeugt und das um eine halbe Periode des Grundtaktsignals (clk_hr) verzögerte Anfangsladesignal (load) als das erste Ladesignal (evload) und das um eine volle Periode des Grundtaktsignals (clk_hr) verzögerte Anfangsladesignal (load) als das zweite Ladesignal (odload) ausgibt; und...

Description

Hintergrund
Diese Erfindung betrifft das Gebiet der Datenübertragung zwischen schnellen Speicherkomponenten, zwischen den Speicherkomponenten und einer Speichersteuereinheit und besonders das Gebiet der Erzeugung synchroner Steuersignale für einen Parallel/Serien-Wandler, der parallele Sendedaten in einer Speicherschnittstellenschaltung in einen seriellen Sendedatenstrom umsetzt.
Die Datenübertragung zwischen Halbleiterspeicherkomponenten der heutigen Generation geschieht mit einer verhältnismäßig niedrigen Übertragungsfrequenz mittels eines langsamen, bidirektionalen Busses und getrennten Ports für Daten, Adressen und Befehle, und derzeit existieren keine eine serielle Datenübertragung mit sehr hohen Übertragungsfrequenzen ausführende Sendeschnittstellenschaltung für zukünftige Speichergenerationen.
Zukünftige Speichergenerationen, beispielsweise DDR-DRAM-Speicher, werden sehr hohe Übertragungsfrequenzen haben und verschiedenen Beschränkungen unterworfen sein. Die Sendeschnittstellenschaltung zukünftiger Halbleiterspeicher dieser Art muss einerseits einen kleinen Leistungsverbrauch haben und andererseits die Daten mit den erforderlichen hohen Übertragungsfrequenzen so übertragen können, dass ein Ausgleich zwischen hohen Übertragungsfrequenzen, d. h. hohem Leistungsverbrauch und der Forderung nach Reduzierung des Leistungsverbrauchs, um eine Überhitzung zu vermeiden oder die Batterielebensdauer bei mobilen Anwendungen zu erhöhen, gefunden werden muss.
Deshalb ist es Aufgabe der Erfindung, einen Signalgenerator für eine synchrone Erzeugung von Takt- und Steuersignalen zu schaffen, die in den Sendeschnittstellenschaltungen zukünftiger Halbleiterspeichergenerationen erforderlich sind, welcher signalgenerator zur Anpassung der zeitlichen Position dieser Takt- und Steuersignale an individuelle Systemanforderungen eingerichtet ist, und der optional zum Ausschalten der Sendeschnittstelle in Zeiten, wo keine Daten zu senden sind, fähig sein soll.
Aus US 2003/0095442 A1 ist ein synchroner Signalgenerator bekannt, umfassend eine Zähl- und Verzögerungsschaltung, die auf Basis eines Grundtaktsignals flankengetriggert eine Anzahl von Taktimpulsperioden des Grundtaktsignals ab dem Zeitpunkt des Empfangs eines Rücksetzsignals zählt und basierend von dem Zeitpunkt ein erstes Ladesignal und ein um eine halbe Periode des Grundtaktsignals verzögertes zweites Ladesignals erzeugt.
Kurzfassung
Gemäß einem wesentlichen Aspekt der Erfindung wird die obige Aufgabe gelöst durch einen synchronen Signalgenerator, der aufweist:
eine erste und eine zweite getaktete Zähl- und Verzögerungsschaltung;
wobei die erste und die zweite Zähl- und Verzögerungsschaltung zur Erzeugung und Ausgabe eines ersten und zweiten Ladesignals und eines FIFO-Lesetaktsignals jeweils synchron und in Phase mit einem ihnen eingegebenen periodischen Grundtaktsignal zu einem einstellbaren und zum Grundtaktsignal impulssynchronen Zeitpunkt nach einem mit dem Grundtaktsignal synchronisierten Rücksetzsignal eingerichtet sind;
wobei die erste Zähl- und Verzögerungsschaltung auf der Basis des Grundtaktsignals flankengetriggert eine Anzahl von Taktimpulsperioden des Grundtaktsignals ab dem Zeitpunkt des Empfangs des synchronisierten Rücksetzsignals zählt, ein Anfangsladesignal beim Erreichen eines Zählwerts erzeugt und das um eine halbe Periode des Grundtaktsignals verzögerte Anfangsladesignal als das erste Ladesignal und das um eine volle Periode des Grundtaktsignals verzögerte Anfangsladesignal als das zweite Ladesignal ausgibt; und
wobei die zweite Zähl- und Verzögerungsschaltung flankengetriggert von dem Grundtaktsignal das FIFO-Lesetaktsignal ab dem Zeitpunkt des Empfangs des synchronisierten Rücksetzsignals um ein ganzzahliges Vielfaches der halben Taktperiode des Grundtaktsignals verzögert phasenstarr zum ersten und zweiten Ladesignal ausgibt.
In diesem synchronen Signalgenerator ist in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung die zeitliche Position des ersten und zweiten Ladesignals, die zueinander in einer festen Phasenbeziehung stehen, mittels der ersten Zähl- und Verzögerungsschaltung in Schritten einstell- oder bestimmbar, wobei diese Schritte durch die Periode des Grundtaktsignals relativ zur zeitlichen Position des taktsignalsynchronen Rücksetzsignals festgelegt sind. Außerdem lässt sich die zeitliche Position des FIFO-Lesetaktsignals durch die zweite Zähl- und Verzögerungsschaltung in Schritten festlegen oder einstellen, wobei diese Schritte durch die halbe Taktimpulsperiode des Grundtaktsignals relativ zur zeitlichen Position des taktsignalsynchronen Rücksetzsignals festgelegt sind, wodurch das erste und zweite Ladesignal in jedem Fall phasenstarr zum FIFO-Lesetaktsignal erzeugt und ausgegeben werden.
Kurze Beschreibung der Zeichnungen
Die beiliegenden Zeichnungen ermöglichen ein vertieftes Verständnis dieser Erfindung, sind in dieser Spezifikation enthalten und bilden einen Teil derselben. Die Zeichnungen veranschaulichen die Ausführungsbeispiele dieser Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. Andere Ausführungsbeispiele der Erfindung und viele ihrer beabsichtigten Vorteile werden unmittelbar einleuchtend, da sie durch den Bezug auf die folgende detaillierte Beschreibung besser verstanden werden. Die Elemente der Zeichnungen stehen nicht notwendigerweise zueinander in einem bestimmten Größenverhältnis. Gleiche Bezugszeichen bezeichnen entsprechend gleiche Teile.
1 stellt ein Funktionsblockdiagrarm eines synchronen Parallel/Serien-Wandlers dar, der als ein Abschnitt einer Sendeschnittstellenschaltung eines DRAMs gestaltet ist.
2 veranschaulicht ein Funktionsblockdiagramm eines einem Ausführungsbeispiel der Erfindung entsprechenden synchronen Signalgenerators.
3 veranschaulicht grafisch Signalzeitdiagramme zur Illustration von Funktionen und Ausführungsbeispielen des in 2 gezeigten synchronen Signalgenerators.
4 veranschaulicht grafisch Signalzeitdiagramme einer Funktionsverbesserung des in 2 gezeigten synchronen Signalgenerators.
Detaillierte Beschreibung
Die folgende detaillierte Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die einen Teil derselben bilden und die illustrativ spezifische Ausführungsbeispiele zeigen, in denen sich die Erfindung verkörpert. In diesem Zusammenhang beziehen sich Richtungsangaben, wie „oben", „unten", „vorne", „hinten", „Vorder-", „Rück-" u. s. w. auf die Ausrichtung der beschriebenen Figuren. Da die Komponenten der Ausführungsbeispiele der Erfindung in einer Vielzahl unterschiedlicher Ausrichtungen positioniert sein können, dienen die Richtungsangaben lediglich für Darstellungszwecke und sind in keiner Weise beschränkend. Es ist zu bemerken, dass andere Ausführungsbeispiele verwendet werden können und dass strukturelle oder logische Änderungen ohne Abweichungen vom Umfang der Erfindung ausgeführt werden können. Die folgende Detaillierte Beschreibung ist deshalb in keinem beschränkenden Sinn zu verstehen, und der Umfang der Erfindung ist durch die beiliegenden Ansprüche definiert.
Ein Ausführungsbeispiel der ersten und zweiten Zähl- und Verzögerungsschaltung enthält einen synchronen n-Werte-Zähler, der durch jede Vorderflanke des Grundtaktsignals getriggert wird und das Anfangsladesignal erzeugt, das bei einem bestimmten oder einstellbaren Zählwert beginnt und ein Tastverhältnis von 1:4 und eine Periodizität von 4 Zyklen des Grundtaktsignals hat. Die erste und zweite Zähl- und Verzögerungsschaltung enthält auch ein erstes Verzögerungs-Flipflop, welches das Anfangsladesignal empfängt und, getriggert von der Rückflanke des Grundtaktsignals, das Anfangssignal verzögert um die halbe Taktperiode des Grundtaktsignals als das erste Ladesignal ausgibt. Die erste und zweite Zähl- und Verzögerungsschaltung enthält stromabwärts vom ersten Verzögerungs-Flipflop auch ein zweites Verzögerungs-Flipflop, welches das erste Ladesignal empfängt und, getriggert von der Vorderflanke des Grundtaktsignals, das erste Ladesignal um eine halbe Taktperiode des Grundtaktsignals verzögert als das zweite Ladesignal ausgibt.
Hier ist die Einstellung der zeitlichen Position des ersten und zweiten Ladesignals auf den Entwurf oder die Einstellung des n-Werte-Zählers zurückgeführt, wobei zwei mögliche Einstellung zur Verfügung stehen: der n-Wert-Zähler kann entweder auf einen definierten Anfangszählwert nach dem Empfang des synchronisierten Rücksetzsignals gesetzt werden oder gibt das Anfangsladesignal aus, wenn er einen bestimmten oder einstellbaren Zählwert erreicht.
In einem Fall ist der n-Werte-Zähler ein 4-Werte-Zähler.
Bei einem Ausführungsbeispiel ist die zweite Zähl- und Verzögerungsschaltung so aufgebaut, dass sie das FIFO-Lesetaktsignal phasenstarr zum Grundtaktsignal, mit einer Periodizität von vier Taktimpulsperioden des Grundtaktsignals und einem Tastverhältnis von 1:2 erzeugt.
In einem Ausführungsbeispiel enthält der synchrone Signalgenerator auch eine Rücksetzsignalsynchronisier- und -verzögerungsschaltung, die ein externes asynchrones Rücksetzsignal, ein FIFO-Schreibtaktsignal und das Grundtaktsignal empfängt, und die das synchronisierte Rücksetzsignal auf die erste dem asynchronen Rücksetzsignal folgende Vorderflanke des FIFO-Schreibtaktsignals hin so erzeugt, dass es zum Grundtaktsignal synchron und, bezogen auf die Vorderflanke des FIFO-Schreibtaktsignals, um ein bestimmtes oder einstellbares ganzzahliges Vielfaches einschließlich Null der Hälfte der Taktperiode des Grundtaktsignals verzögert erzeugt wird, wobei das FIFO-Schreibtaktsignal ein Impulstastverhältnis von 1:2, eine Periodizität von vier Taktimpulsperioden des Grundtaktsignals hat und in seiner Phase bezogen auf das FIFO-Lesetaktsignal um ein ganzzahliges Vielfaches der Hälfte der Taktimpulsperiode des Grundtaktsignals verschoben ist.
Die zweite Zähl- und Verzögerungsschaltung erzeugt als Funktion des von der Rücksetzsignalsynchronisier- und -verzögerungsschaltung erzeugten und zugeführten synchronisierten Rücksetzsignals das FIFO-Lesetaktsignal so, dass dessen Vorderflanke mindestens eine halbe Taktimpulsperiode des Grundtaktsignals nach der Vorderflanke des FIFO-Schreibtaktsignals und mindestens um die halbe Taktimpulsperiode des Grundtaktsignals vor der Rückflanke des FIFO-Schreibtaktsignals liegt. Im Allgemeinen wird angenommen, dass das FIFO-Lesetaktsignal und das FIFO-Schreibtaktsignal zu verschiedenen Taktdomänen gehören. Dieses FIFO dient zur genauen Einstellung der Speicherlatenzzeit und/oder um unterschiedliche Taktdomänen aufeinander abzustimmen. Falls das FIFO-Schreibtaktsignal zusammen mit den Lesedaten aus dem Speicherkern kommt, braucht es nicht periodisch zu sein.
In einem Ausführungsbeispiel sind die von dem synchronen Signalgenerator erzeugten Signale, nämlich das erste und zweite Ladesignal und das FIFO-Lesetaktsignal jeweils 1-Bit-Signale.
Ein Ausführungsbeispiel der Erfindung betrifft die Anwendung dieses synchronen Signalgenerators in einem synchronen Parallel/Serien-Wandler für die Parallel/Serien-Wandlung von Sendedatensignalen, die durch eine Sendeschnittstellenschaltung eines DRAM-Halbleiterspeicherchips oder eine Speichersteuereinheit zu senden sind. Dieser Parallel/Serien-Wandler enthält ein FIFO-Register, das ein paralleles Sendedatensignal empfängt und dieses synchron mit dem Grundtaktsignal und als Funktion des FIFO-Lesetaktsignals in einen Teil mit geradzahligen und einen Teil mit ungeradzahligen Bits aufteilt. Der Parallel/Serien-Wandler enthält auch ein erstes Schieberegister, das den geradzahligen Teil des parallelen Sendedatensignals als Funktion des ersten Ladesignals und synchron entweder mit der Vorder- oder Rückflanke des Grundtaktsignals in einen ersten seriellen Sendedatenstrom umsetzt. Außerdem enthält der Parallel/Serien-Wandler auch ein zweites Schieberegister, das den ungeradzahligen Teil des parallelen Sendedatensignals als eine Funktion des zweiten Ladesignals synchron mit der entsprechenden anderen Flanke, d. h. entweder synchron zur Rückflanke oder zur Vorderflanke des Grundtaktsignals in einen zweiten seriellen Sendedatenstrom umsetzt, sowie eine Verschmelzungseinheit, die den ersten Sendedatenstrom und den zweiten Sendedatenstrom synchron mit der Rückflanke oder Vorderflanke des Grundtaktsignals in einen seriellen Ein-Bit-Sendedatenstrom zusammensetzt.
Insbesondere ist ein derartiger Parallel/Serien-Wandler, in dem der einem Ausführungsbeispiel der Erfindung entsprechende synchrone Signalgenerator eingesetzt ist, zur Parallel/Serien-Umsetzung eines 8 Bit breiten Sendedatensignals eingerichtet, wobei das erste und zweite Schieberegister jeweils als ein 4:1-Schieberegister realisiert sind.
Vor der Darstellung der Einzelheiten und Funktionen des einem Ausführungsbeispiel der Erfindung entsprechenden synchronen Signalgenerators auf der Basis der 2 bis 4 wird zunächst ein Funktionsblockdiagramm eines synchronen Parallel/Serien-Wandlers bezogen auf 1 veranschaulicht, der als ein Abschnitt einer Sendeschnittstellenschaltung eines DRAM-Speichers gestaltet ist.
Der in 1 gezeigte Parallel/Serien-Wandler 1 enthält ein FIFO-Register FIFO, ein erstes (4:1) Schieberegister SR_ev, ein zweites (4:1) Schieberegister SR_od und eine (2:1) Verschmelzungseinheit M. Ein paralleles 8-Bit-Sendedatensignal D1_in kommt an dem FIFO-Register FIFO an, das stromaufwärts von dem ersten Schieberegister SR_ev und dem zweiten Schieberegister SR_od liegt, und wird dann mit einem FIFO-Schreibtaktsignal clk_or_fifowr in das FIFO-Register FIFO eingeschrieben. Das FIFO-Register FIFO teilt das zugeführte 8-Bit breite Sendedatensignal D1_in in einen geradzahligen Teil D1_ev (1/8) und einen ungeradzahligen Teil D1_od (1/8). Zu diesem Zweck wird dem FIFO-Register FIFO ein Lesetaktsignal clk_or_fiford zusätzlich zum Schreibtaktsignal clk_or_fifowr zugeführt. Das FIFO-Lesetaktsignal clk_or_fiford ist synchron zu einem Grundtaktsignal clk_hr (hier nicht gezeigt), hat in einem Fall ein Impulstastverhältnis von 1:2 und seine Frequenz ist ein Viertel derjenigen des Grundtaktsignals clk_hr.
Zum Takten des ersten und zweiten Schieberegisters SR_ev und SR_od wird vom Grundtaktsignal ein Taktsignal clk_hr1 mit der gleichen Frequenz und Phase abgeleitet und dem ersten Schieberegister SR_ev in nicht invertierter Form und dem zweiten Schieberegister SR_od in invertierter Form zugeführt. Außerdem bekommt die Verschmelzungseinheit M ein zweites Taktsignal clk_hr2 zugeführt, dessen Phase und Frequenz mit denjenigen des Grundtaktsignals identisch ist. Das erste Schieberegister SR_ev setzt den ihm vom FIFO-Register FIFO zugeführten geradzahligen Teil D1_ev (1/8) des parallelen Sendedatensignals als Funktion des ersten Ladesignals evload synchron entweder mit der Vorderflanke oder Rückflanke des nicht invertierten ersten Taktsignals clk_hr1 in einen ersten seriellen Sendedatenstrom D2_ev (1/2) um, wohingegen das zweite Schieberegister SR_od den ihm vom FIFO-Register FIFO zugeführten ungeradzahligen Teil D1_od (1/8) des parallelen Sendedatensignals als Funktion eines zweiten Ladesignals odload synchron mit der jeweiligen anderen Flanke des ersten Taktsignals clk_hr1 in einen zweiten seriellen Sendedatenstrom D2_od (1/2) umsetzt. Die Verschmelzungseinheit M empfängt vom ersten und zweiten Schieberegister SR_ev und SR_od jeweils den ersten und zweiten seriellen Sendedatenstrom D2_ev (1/2) und D2_od (1/2) und wandelt dieses synchron zur Rückflanke oder Vorderflanke des zweiten Taktsignals clk_hr2 in einen seriellen Ein-Bit-Ausgabedatenstrom D3 (1/1) um. In diesem Zusammenhang soll bemerkt werden, dass das (nicht gezeigte) Grundtaktsignal clk_hr und das von ihm mit derselben Frequenz und Phase abgeleitete erste und zweite Taktsignal clk_hr1 und clk_hr2 jeweils die halbe Taktimpulsfrequenz eines (nicht gezeigten) Systemtaktimpulses haben, das in Bezug auf diese Beschreibung nur virtuell vorhanden ist, und dass der Grund für die Aufteilung in das erste Taktsignal clk_hr1 und das zweite Taktsignal clk_hr2 darin liegt, dass der nachstehend beschriebene synchrone Signalgenerator Mittel zum Abschalten des zweiten Taktsignals clk_hr2 beim Empfang eines externen Abschaltsignals aufweist und damit die Ausgabe des seriellen Datenstroms D3 (1/1) verhindert.
1 enthält ein in gestrichelten Linien dargestelltes Invertierglied INV zum Invertieren des dem zweiten Schieberegister SR_od zugeführten ersten Taktsignals clk_hr1, und dieses Invertierglied INV ist unter der Voraussetzung, dass das erste Taktsignal in Form eines differentiellen Taktsignals zugeführt wird, entbehrlich. Dies ist in 1 durch die in strichpunktierter Linie dargestellte Signalleitung des ersten Taktsignals clk_hr1 angedeutet.
Die nachfolgende Beschreibung erläutert ein Ausführungsbeispiel eines synchronen Signalgenerators mit einer ersten und zweiten getakteten Zähl- und Verzögerungsschaltung jeweils für die Erzeugung und Ausgabe:

a) des ersten und zweiten Ladesignals evload und odload (erste und zweite Zähl- und Verzögerungsschaltung) und
b) des FIFO-Lesetaktsignals clk_or_fiford synchron und in Phase mit dem zugeführten periodischen Grundtaktsignal clk_hr und zu einem einstellbaren und zum Grundtaktsignal Impuls-synchronen Zeitpunkt nach einem Rücksetzsignal breset_syn, das mit dem Grundtaktsignal clk_hr (zweite Zähl- und Verzögerungsschaltung) synchronisiert ist, wobei – die erste Zähl- und Verzögerungsschaltung auf der Basis des Grundtaktsignals clk_hr flankengetriggert eine bestimmte oder einstellbare Anzahl von Taktimpulsperioden des Grundtaktsignals clk_hr ab dem Zeitpunkt des Empfangs des synchronisierten Rücksetzsignals breset_syn zählt, ein Anfangsladesignal beim Erreichen eines bestimmten oder einstellbaren Zählwerts erzeugt und das Anfangsladesignal um die halbe Periodendauer des Grundtaktsignals verzögert als das erste Ladesignal evload und um eine ganze Periodendauer des Grundtaktsignal verzögert als das zweite Ladesignal odload ausgibt, und – die zweite Zähl- und Verzögerungsschaltung auf der Basis des Grundtaktsignals clk_hr flankengetriggert das FIFO-Lesetaktsignal clk_or_fiford um ein bestimmtes oder einstellbares ganzzahliges Vielfaches der halben Taktperiode des Grundtaktsignals clk_hr von dem Zeitpunkt des Empfangs des synchronisierten Rücksetzsignals breset_syn verzögert und phasenstarr zu dem ersten und zweiten Ladesignal evload und odload ausgibt.

2 stellt ein Funktionsblockdiagramm des mit einem Ausführungsbeispiel der Erfindung übereinstimmenden synchronen Signalgenerators dar, der allgemein durch die Bezugsziffer 2 bezeichnet ist. Die in diesem synchronen Signalgenerator enthaltenen Einheiten, nämlich eine Rücksetzsignalsynchronisier- und -verzögerungsschaltung 10, eine zweite Zähl- und Verzögerungsschaltung 11, eine Taktsignalteiler-/Abschaltschaltung 12 und eine erste Zähl- und Verzögerungsschaltung 20 bilden in der angegebenen Reihenfolge eine Hierarchie. Die Rücksetzsignalsynchronisier- und -verzögerungsschaltung 10 empfängt ein externes asynchrones Rücksetzsignal breset und ein FIFO-Schreibtaktsignal clk_or_fifowr (siehe die obige Beschreibung der 1) und auch das Grundtaktsignal clk_hr und ist dafür eingerichtet, das zugeführte asynchrone Rücksetzsignal breset mittels des FIFO-Schreibsignals clk_or_fifowr zu synchronisieren und ein synchronisiertes Rücksetzsignal breset_syn zu erzeugen. Dementsprechend erzeugt die Rücksetzsignalsynchronisier-/Verzögerungsschaltung 10 das synchronisierte Rücksetzsignal breset_syn mit der ersten nach dem asynchronen Rücksetzsignal breset ankommenden Vorderflanke des FIFO-Schreibtaktsignals clk_or_fifowr, so dass das synchronisierte Rücksetzsignal breset_syn synchron zu dem Grundtaktsignal clk_hr ist und, bezogen auf die Vorderflanke des FIFO-Schreibtaktsignals clk_or_fifowr, um ein bestimmtes oder einstellbares ganzzahliges Vielfaches einschließlich Null der halben Taktimpulsperiode des Grundtaktsignals verzögert auftritt. Wie erwähnt, hat das FIFO-Schreibtaktsignal clk_or_fifowr in einem Fall ein Impulstastverhältnis von 1:2 und eine Periodizität von vier Taktimpulsperioden des Grundtaktsignals clk_hr.
Die zweite Zähl- und Verzögerungsschaltung 11 wird von dem Grundtaktsignal clk_hr getaktet, empfängt das synchronisierte Rücksetzsignal breset_syn und erzeugt daraus das FIFO-Lesetaktsignal clk_or_fiford synchron zum Grundtaktsignal clk_hr. Gleich wie das FIFO-Schreibtaktsignal hat das FIFO-Lesetaktsignal clk_or_fiford in einem Fall ein Impulstastverhältnis von 1:2 und eine Periodizität von vier Taktimpulsperioden des Grundtaktsignals clk_hr, und die zweite Zähl- und Verzögerungsschaltung 11 erzeugt das FIFO-Lesetaktsignal clk_or_fiford mit einer um ein ganzzahliges Vielfaches der halben Taktperiode des Grundtaktsignals clk_hr bezogen auf die Phase des FIFO-Schreibtaktsignals clk_or_fifowr verzögerten Phase. Ein Impulstastverhältnis von 1:2 wird in einem Fall für die Signals clk_or_fiford und clk_or_fifowr verwendet, wobei dieses Tastverhältnis in der Realität nicht immer leicht und genau zu erzeugen ist.
Die erste Zähl- und Verzögerungsschaltung 20 ist von dem ersten Taktsignal clk_hr1, das von der Einheit 12 aus dem Grundtaktsignal clk_hr mit identischer Frequenz und Phase abgeleitet ist, flankengetriggert und empfängt auch das synchronisierte Rücksetzsignal breset_syn von der oben beschriebenen Rücksetzsignalsynchronisier- und -verzögerungsschaltung 10. Die erste Zähl- und Verzögerungsschaltung 20 enthält einen synchronen n-Werte-Zähler CTR 21, der in einem Fall ein 4-Werte-Zähler ist und der von der Vorderflanke des ersten Taktsignals clk_hr1 zur Erzeugung eines Anfangsladesignals „load" bei einer bestimmten oder einstellbaren Zählwert getriggert wird, wobei dieses Anfangsladesignal load ein Impulstastverhältnis von 1:4 und eine Periodizität von vier Taktzyklen des Grundtaktsignals hat. Die erste Zähl- und Verzögerungsschaltung 20 enthält darüber hinaus ein erstes Verzögerungs-Flipflop FFI 22 und ein zweites Verzögerungs-Flipflop FFII 23. FFI 22 empfängt das Anfangsladesignal load von CTR 23 und gibt es, getriggert von der Rückflanke des ersten Taktsignals clk_hr1, bezogen auf das Anfangsladesignal load verzögert um die Hälfte einer Taktimpulsperiode des ersten Taktsignals als das erste Ladesignal evload aus. Das zweite Verzögerungs-Flipflop FFII 23 ist stromabwärts von dem ersten Flipflop FFI 22 angeordnet und gibt, getriggert von der Vorderflanke des ersten Taktsignals clk_hr1, das zweite Ladesignal odload, bezogen auf das erste Ladesignal evload, verzögert um eine halbe Taktimpulsperiode aus.
Wie oben erwähnt, ist der Zähler CTR 21 ein n-Werte-Zähler, in einem Fall ein 4-Werte-Zähler, der, getriggert von der Vorderflanke des ersten Taktsignals Clk_hr1, die Werte 0, 1, 2, 3, 0,... (oder 3, 2, 1, 0, 3, ...) zählt und das Anfangsladesignal „load" an dem Ausgangsanschluss ausgibt, wenn ein bestimmter Zählwert erreicht ist. Z. B. kann dieser zum Anfangsladesignal „load" führende Zählwert der Wert 0 sein. Wie zuvor erwähnt, tritt für ein anderes Frequenzverhältnis von clk_hr und clk_or_fiford ein anderes Zählwertmaximum auf. Das Gesamtziel besteht darin, für jedes Datenpaket ein einzelnes Ladesignal unter Einhaltung bestimmter anderer Grenzbedingungen zu erzeugen.
Bezogen auf 3, die (in 3 von oben nach unten) ein Signalzeitdiagramm folgender Signale darstellt: erstes Taktsignal clk_hr1, FIFO-Schreibtaktsignal clk_or_fifowr, asynchrones Rücksetzsignal breset, synchronisiertes Rücksetzsignal breset_syn, FIFO-Lesetaktsignal clk_or_fiford, geradzahliges/ungeradzahlices Sendedatensignal D1_ev (1/8), D1_od (1/8), Anfangsladesignal load, erstes Ladesignal evload und zweites Ladesignal odload, werden verschiedene Optionen für das Setzten oder Einstellen der zeitlichen Positionen:

1) des Anfangsladesignals load und damit auch des ersten Ladesignals evload und des zweiten Ladesignals odload;
2) des synchronisierten Rücksetzsignals breset_syn; und
3) des FIFO-Lesetaktsignals clk_or_fiford,

Obwohl es in den 3 und 4 so scheint, hat das FIFO-Schreibtaktsignal clk_or_fifowr im Allgemeinen keine feste Phasenbeziehung zu dem Grundtaktsignal clk_hr und zur FIFO-Lesetaktdomäne.
Als erstes wird der obige Fall 1 beschrieben.
Wie erwähnt, beginnt CTR 21 mit der Vorderflanke des synchronisierten Rücksetzsignals breset_syn das erste Taktsignal clk_hr1 zu zählen und kann zu diesem Zweck auf einen bestimmten/einstellbaren Anfangszählwert durch das synchronisierte Rücksetzsignal breset_syn gesetzt werden. Da CTR 21 maximal vier Werte zählen kann, zählt er vier Vorderflanken des ersten Taksignals clk_hr1 und beginnt dann von Neuem. In 3 sind fünf Zeitpunkte t1, t2, t3, t4 und t5 gezeigt, die jeweils um die halbe Taktimpulsperiode T/2 des ersten Taktsignals clk_hr1 verschoben sind. Wenn die Vorderflanke des synchronisierten Rücksetzsignals breset_syn auftritt, z. B. zum Zeitpunkt t1, kann CTR 21 das Anfangsladesignal load erstmals mit der nächsten Vorderflanke des ersten Taktsignals clk_hr1, d. h. zum Zeitpunkt t3, oder ebenso das Anfangsladesignal load zum Zeitpunkt der übernächsten Vorderflanke des ersten Taktsignals clk_hr1 nach der Vorderflanke von berest_syn, d. h. zum Zeitpunkt t5 ausgegeben. Dies bedeutet, dass abhängig vom Entwurf oder von der Einstellung von CTR 21 für das Anfangsladesignal jeweils mit einem zeitlichen Abstand von einer Periode T des ersten Taktsignals clk_hr1 vier zeitliche Positionen möglich sind, von denen zwei mögliche Positionen (siehe gestrichelte Linien) in 3 eingezeichnet sind. Wie dargestellt, verzögert dann FFI 22 dieses Anfangsladesignal um die halbe Taktimpulsperiode T/2 und erzeugt das erste Ladesignal evload und dies wird dann erneut durch FFII 23 um eine halbe Taktimpulsperiode T/2 des ersten Taktsignals clk_hr1 verzögert und liefert das zweite Ladesignal odload. Eine Schaltungsstruktur, bei der CTR 21 das Anfangsladesignal load beim Zählwert „0" erzeugt, ist lediglich beispielhaft. Alternativ kann CTR 21 durch das synchronisierte Rücksetzsignal breset_syn auf den anfänglichen Zählwert 3 gesetzt werden, und der die Erzeugung des Anfangs ladesignals load bestimmende Zählwert kann der Wert „1" sein. Andere Kombinationen des Anfangszählswerts und des Endzählwerts des Zählers CTR 21 sind auch möglich.
Bezogen auf den obigen Fall 2 stellt 3 die Option dar, die zeitliche Position der Vorderflanke des synchronisierten Rücksetzsignals breset_syn in Bezug auf das FIFO-Schreibtaktsignal clk_or_fifowr durch die Rücksetzsignalsynchronisier- und -verzögerungsschaltung 10 einzustellen. Wie 3 zeigt, kann die Rücksetzsignalsynchronisier-/Verzögerungsschaltung 10 die zeitliche Position des synchronisierten Rücksetzsignals breset_syn beispielsweise auf die Zeitpunkte t1, t2, t3 setzen, d. h. in Schritten, deren Länge gleich der halben Taktimpulsperiode des ersten Taktsignals clk_hr1 ist, so dass CTR 21, wie zuvor, die zeitliche Position des Anfangsladesignals load relativ zur zeitlichen Position des synchronisierten Rücksetzsignals breset_syn erzeugen kann.
Für den obigen Fall 3 zeigt 3, dass die zweite Zähl- und Verzögerungsschaltung 11 das FIFO-Lesetaktsignal clk_or_fiford bezogen auf den Zeitpunkt t1 des Empfangs des mit dem ersten Taktsignal clk_hr1 synchronisierten Rücksetzsignals breset_syn um eine Zeitdauer T1 verzögert, die einem bestimmten oder einstellbaren ganzzahligen Vielfachen der Hälfte der Taktimpulsperiode T/2 des ersten Taktsignals clk_hr1 entspricht. Beispielhaft zeigt 3 zwei mögliche Fälle, nämlich, dass die zeitliche Position des FIFO-Lesetaktsignals clk_or_fiford beispielhaft um 1,5 Taktperioden T von der Vorderflanke des synchronisierten Rücksetzsignals breset_syn verzögert zu einem durch die Zeitdauer T1 dargestellten Zeitpunkt (mit einer durchgezogenen Linie dargestellt) oder um 2,5 Taktperioden T von der Vorderflanke des synchronisierten Rücksetzsignals breset_syn verzögert, erzeugt wird (siehe die gestrichelte Linie). Bei der Einstellung der zeitlichen Position des FIFO-Lesetaktsignals clk_or_fiford muss sichergestellt sein, dass es phasenstarr zum ersten und zweiten Ladesignal evload und odload erzeugt und ausgegeben wird.
4 veranschaulicht eine weitere Maßnahme zur Einstellung der zeitlichen Position des Anfangsladesignals load und des ersten und zweiten Ladesignals evload und odload durch die erste Zähl- und Verzögerungsschaltung 20, d. h. in jedem Fall durch CTR 21, FFI 22 und FFII 23, und in diesem Zusammenhang werden die Einstellungen der zeitlichen Positionen des FIFO-Lesetaktsignals clk_or_fiford durch die zweite Zähl- und Verzögerungsschaltung 11 erläutert.
Wie 4 zeigt, ist die durch T1 gezeigte zeitliche Position des FIFO-Lesetaktsignals clk_or_fiford durch die zweite Zähl- und Verzögerungsschaltung 11 bezogen auf die Vorderflanke des synchronisierten Rücksetzsignals breset_syn um die halbe Taktimpulsperiode T/2 des ersten Taktsignals clk_hr1 verzögert. Falls nun in Betracht gezogen oder festgelegt wird, dass die durch den ersten FIFO-Lesetaktimpuls direkt aus dem FIFO (vergleiche 1) ausgelesenen Sendedaten ungültig sind, können die zeitlichen Positionen des Anfangsladesignals load, des ersten Ladesignals evload und des zweiten Ladesignals odload so, wie es in 4 gezeigt ist, um bestimmte zeitliche Anforderungen zu erfüllen, durch die erste Zähl- und Verzögerungsschaltung 20, d. h. durch CTR 21 so gelegt werden, dass die zeitlichen Positionen der zuerst nach dem synchronisierten Rücksetzsignal breset_syn erzeugten Signale load, evload und odload um einen vollen Zyklus des FIFO-Lesetaktsignals clk_or_fiford verzögert sind. Dies kann, wie oben beschrieben, durch eine entsprechende Einstellung des Anfangszählwerts des Zählers CTR 21 erreicht werden. Als Ergebnis haben das FIFO-Lesetaktsignal clk_or_fiford und das erste und zweite Ladesignal evload und odload zueinander die korrekte Position und halten die erforderlichen zeitlichen Beziehungen zu dem geradzahligen und ungeradzahligen Teil D1_ev und D1_od des Sendedatensignals ein.
Wieder bezogen auf 2 dient der zusätzliche Schaltungsblock 12, der das erste Taktsignal clk_hr1 und das zweite Taktsignal clk_hr2 ausgibt, dazu letzteres auf ein externes Abschaltsignal txfreeze abzuschalten.
Die zweite Zähl- und Verzögerungsschaltung 11 kann ein externes statisches Einstellsignal chg_fiford empfangen, durch das ein interner Zähler der zweiten Zähl- und Verzögerungsschaltung 11 und damit, wie oben diskutiert, die zeitliche Position des FIFO-Lesetaktsignals clk_or_fiford eingestellt werden können. Zusätzlich soll auch erwähnt werden, dass die vom vorliegenden synchronen Signalgenerator erzeugten und ausgegebenen Signale, d. h. das FIFO-Lesetaktsignal clk_or_fiford, das erste und zweite Ladesignal evload und odload und das erste und zweite Taktsignal clk_hr1 und clk_hr2 jeweils Ein-Bit-Signale sind. Diese Signale können bei einer alternativen Realisierung auch als differentielle Signale ausgegeben werden.
Wie einleitend erwähnt, ist der oben, bezogen auf die 2 bis 4, beschriebene synchrone Signalgenerator für eine Anwendung in einem synchronen Parallel/Serien-Wandler 1 entworfen worden, wie er einleitend bezogen auf 1 beschrieben ist. Um verschiedenen Zeitbedingungen eines mit einem derartigen synchronen Parallel/Serien-Wandler und einem erfindungsgemäßen Synchron- und Signalgenerator ausgerüsteten Halbleiterspeicherchips und Halbleitersystems Rechnung zu tragen, weisen die erste und die zweite Zähl- und Verzögerungsschaltung 20 und 21 und die Rücksetzsignalsynchronisier- und -verzögerungsschaltung 10 dieses synchronen Signalgenerators Mittel zur Einstellung/Festlegung der zeitlichen Positionen des ersten und zweiten Ladesignals evload und odload und des FIFO-Lesetaktsignals clk_or_fiford bezogen auf das mit dem ersten Taktsignal clk_hr1 synchronisierte Rücksetzsignal breset_syn auf, dessen zeitliche Position wiederum bezogen auf die Position des FIFO-Schreibtaktsignals clk_or_fifowr durch die Rücksetzsignalsynchronisier- und -verzögerungsschaltung 10 eingestellt und/oder abgeglichen werden kann. Da die Rücksetzsignalsynchronisier-/Verzögerungsschaltung 10 und die erste und zweite Zähl- und Verzögerungsschaltung 20 und 11 eine Unterhierarchie bilden, den beiden letzteren das synchronisierte Rücksetzsignal breset_syn angelegt und sie durch das Grundtaktsignal clk_hr oder das von ihm abgeleitete erste Taktsignal clk_hr1 flankengetriggert sind, ist in jedem Fall die korrekte relative zeitliche Positionierung des ersten und zweiten Ladesignals evload und odload bezogen auf das FIFO-Lesetaktsignal clk_or_fiford sichergestellt.
Wegen ihrer hohen Geschwindigkeit haben die Ladesignale evload und odload sehr strenge Zeitbedingungen, die sie einhalten müssen. Grundsätzlich lässt sich dies sehr genau durchführen, wenn die Generatorblöcke der aufeinander abgestimmten Signale identisch und sehr klein sind. Die Verwendung zweier identischer Flipflop-Schaltungen FFII 22 und FFII 23 trägt zu diesen Anpassungsanforderungen bei.
Obwohl hier spezifische Ausführungsbeispiele dargestellt und beschrieben sind, werden die auf diesem Gebiet durchschnittlich erfahrenen Fachleute erkennen, dass die beschriebenen und dargestellten speziellen Ausführungsbeispiele durch eine Vielzahl alternativer und/oder äquivalenter Realisierungen ersetzt werden können, ohne dass vom Umfang dieser Erfindung abgewichen wird. Diese Anmeldung soll jegliche Anpassung oder Variation der hier diskutierten speziellen Ausführungsbeispiele umfassen. Deshalb ist es beabsichtigt, dass diese Erfindung nur durch die Patentansprüche und ihre Äquivalente beschränkt ist.

Claims

Synchroner Signalgenerator, der aufweist: eine erste und eine zweite getaktete Zähl- und Verzögerungsschaltung (20, 11), wobei die erste und die zweite Zähl- und Verzögerungsschaltung (20, 11) zur Erzeugung und Ausgabe eines ersten und zweiten Ladesignals (evload, odload) und eines FIFO-Lesetaktsignals (clk_or_fiford) jeweils synchron und in Phase mit einem ihnen eingegebenen periodischen Grundtaktsignal (clk_hr) zu einem einstellbaren und zum Grundtaktsignal impulssynchronen Zeitpunkt nach einem mit dem Grundtaktsignal synchronisierten Rücksetzsignal (breset_syn) eingerichtet sind; wobei die erste Zähl- und Verzögerungsschaltung (20, 11) auf der Basis des Grundtaktsignals (clk_hr) flankengetriggert eine Anzahl von Taktimpulsperioden des Grundtaktsignals (clk_hr) ab dem Zeitpunkt des Empfangs des synchronisierten Rücksetzsignals (breset_syn) zählt, ein Anfangsladesignal (load) beim Erreichen eines Zählwerts erzeugt und das um eine halbe Periode des Grundtaktsignals (clk_hr) verzögerte Anfangsladesignal (load) als das erste Ladesignal (evload) und das um eine volle Periode des Grundtaktsignals (clk_hr) verzögerte Anfangsladesignal (load) als das zweite Ladesignal (odload) ausgibt; und wobei die zweite Zähl- und Verzögerungsschaltung (11) flankengetriggert von dem Grundtaktsignal (clk_hr) das FIFO-Lesetaktsignal (clk_or_fiford) ab dem Zeitpunkt des Empfangs des synchronisierten Rücksetzsignals (breset_syn) um ein ganzzahliges Vielfaches der halben Taktperiode des Grundtaktsignals (clk_hr) verzögert phasenstarr zum ersten und zweiten Ladesignal (evload, odload) ausgibt.
Synchroner Signalgenerator nach Anspruch 1, bei dem die von der ersten Zähl- und Verzögerungsschaltung (20) gezählte Anzahl der Taktimpulsperioden des Grundtaktsignals einstellbar ist, der bei der Erzeugung des Anfangsladesignals (load) erreichte Zählwert ein einstellbarer Zählwert ist und das ganzzahlige Vielfache für die Verzögerung des FIFO-Lesetaktsignals (clk_fiford) einstellbar ist.
Synchroner Signalgenerator nach Anspruch 1, bei dem die von der ersten Zähl- und Verzögerungsschaltung (20) gezählte Anzahl der Taktimpulsperioden des Grundtaktsignals eine bestimmte Anzahl ist, der bei der Erzeugung des Anfangsladesignals (load) erreichte Zählwert ein bestimmter Zählwert ist und das ganzzahlige Vielfache der Verzögerung des FIFO-Lesetaktsignals (clk_fiford) ein bestimmtes ganzzahliges Vielfaches ist.
Synchroner Signalgenerator nach Anspruch 1, bei dem die erste Zähl- und Verzögerungsschaltung (20) aufweist: einen synchronen n-Werte-Zähler (21), der, getriggert durch die Vorderflanke des Grundtaktsignals (clk_hr), das mit einem bestimmten oder einstellbaren Zählwert beginnende Anfangsladesignal (load) mit einem Impulstastverhältnis von 1:4 und einer Periodizität von vier Zyklen des Grundtaktsignals (clk_hr) erzeugt; ein erstes Verzögerungs-Flipflop (22), das das Anfangsladesignal (load) empfängt und es, getriggert von der Rückflanke des Grundtaktsignals (clk_hr) um eine halbe Taktperiode desselben verzögert als das erste Ladesignal (evload) ausgibt; und ein stromabwärts vom ersten Verzögerungs-Flipflop (22) gelegenes zweites Verzögerungs-Flipflop (23), das das erste Ladesignal (evload) empfängt und es, getriggert von der Vorder flanke des Grundtaktsignals (clk_hr) um eine halbe Taktperiode desselben verzögert, als das zweite Ladesignal (odload) ausgibt.
Synchroner Signalgenerator nach Anspruch 1, bei dem die zweite Zähl- und Verzögerungsschaltung (11) das FIFO-Lesetaktsignal (clk_or_fiford) phasenstarr zum Grundtaktsignal (clk_hr) mit einer Periodizität von vier Taktimpulsperioden des Grundtaktsignals (clk_hr) und einem Impulstastverhältnis von 1:2 erzeugt.
Synchroner Signalgenerator nach Anspruch 1, der außerdem eine Rücksetzsignalsynchronisier- und -verzögerungsschaltung (10) aufweist, die ein externes asynchrones Rücksetzsignal (breset), ein FIFO-Schreibtaktsignal (clk_or_fifowr) und das Grundtaktsignal (clk_hr) empfängt und das synchronisierte Rücksetzsignal (breset_syn) auf die dem asynchronen Rücksetzsignal (breset) folgende erste Vorderflanke des FIFO-Schreibtaktsignals (clk_or_fifowr) so erzeugt, dass das synchronisierte Rücksetzsignal (breset_syn) synchron zum Grundtaktsignal (clk_hr) und, bezogen auf die Vorderflanke des FIFO-Schreibtaktsignals (clk_or_fifowr), um ein bestimmtes oder einstellbares ganzzahliges Vielfaches einschließlich Null der halben Taktperiode des Grundtaktsignals (clk_hr) verzögert ist, wobei das FIFO-Schreibtaktsignal (clk_or_fifowr) ein Impulstastverhältnis von 1:2 und eine Periode von vier Taktimpulsperioden des Grundtaktsignals (clk_hr) hat und bezogen auf das FIFO-Lesetaktsignal (clk_or_fiford) um ein ganzzahliges Vielfaches einer halben Taktimpulsperiode des Grundtaktsignals (clk_hr) phasenverschoben ist.
Synchroner Signalgenerator nach Anspruch 4, bei dem die Vorderflanke des FIFO-Lesetaktsignals (clk_or_fiford) wenigs tens um eine halbe Taktimpulsperiode des Grundtaktsignals (clk_hr) nach der Vorderflanke des FIFO-Schreibtaktsignals (clk_or_fifowr) und wenigstens um eine halbe Taktimpulsperiode des Grundtaktsignals (clk_hr) vor der Vorderflanke des FIFO-Schreibtaktsignals (clk_or_fifowr) liegt.
Synchroner Signalgenerator nach Anspruch 1, bei dem das erste und zweite Ladesignal (evload, odload) und das FIFO-Lesetaktsignal (clk_or_fiford) jweils Ein-Bit-Signale sind.
Synchroner Signalgenerator nach Anspruch 1, der für einen synchronen Parallel/Serien-Wandler (1) für die Parallel/Serien-Wandlung von durch eine Sendeschnittstellenschaltung eines DRAM-Speicherchips zu sendenden Sendedatensignalen eingerichtet ist, und der weiterhin aufweist: ein FIFO-Register (FIFO), das ein paralleles Sendedatensignal (D1_in) empfängt und dieses synchron zu dem Grundtaktsignal (clk_hr) und als Funktion des FIFO-Lesetaktsignals (clk_or_fiford) in einen geradzahligen (D1_ev(1/8)) und einen ungeradzahligen Teil (D1_od(1/8)) teilt; ein erstes Schieberegister (SR_ev), das den geradzahligen Teil des parallelen Sendedatensignals (D1_in) als Funktion des ersten Ladesignals (ev_load) und synchron entweder zu der Vorderflanke oder Rückflanke des Grundtaktsignals (clk_hr) in einen ersten seriellen Sendedatenstrom (D2_ev(1/2)) umwandelt; ein zweites Schieberegister (SR_od), das den ungeradzahligen Teil des parallelen Sendedatensignals als Funktion des zweiten Ladesignals (odload) synchron zu der jeweils anderen Flanke des Grundtaktsignals (clk_hr) in einen zweiten seriellen Sendedatenstrom (D2_od(1/2)) umwandelt und eine Verschmelzungseinheit (D1), die den ersten Sendedatenstrom (D2_ev(1/2)) und den zweiten Sendedatenstrom (D2_od(1/2)) synchron zur Rückflanke oder Vorderflanke des Grundtaktsignals (clk_hr) unter Bildung eines seriellen Ein-Bit-Sendedatenstroms D3(1/1) vereinigt.
Synchroner Signalgenerator nach Anspruch 9, bei dem das in den Parallel/Serien-Wandler (1) eingegebene parallele Sendedatensignal (D1_in) acht Bit breit ist und das erste und zweite Schieberegister (SR_ev, SR_od) jeweils als 4:1-Schieberegister realisiert sind.