KR950002722B1 - 직렬-병렬 데이타 변환장치 - Google Patents

직렬-병렬 데이타 변환장치 Download PDF

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Abstract

내용 없음.

Description

직렬-병렬 데이타 변환장치
제1도는 종래의 직렬-병렬 데이타 변환 장치의 블럭 구성도.
제2도는 테이프에 기록되는 데이타 구조도로써, (a)는 동기 블럭의 구조이고, (b)는 테이프의 기록형태이며, (c)는 하나의 트랙에 기록되는 데이타 구조도이다.
제3도는 본 발명의 직렬-병렬 데이타 변환장치의 전체 구성도.
제4도는 제3도의 시스템 조절부의 상세 구성도.
제5도의 (a) 내지 (f)는 제4도의 각부 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 자리 이동 레지스터 20 : 동기검출부
40 : 병렬 자리 이동 레지스터 50 : 검출창 제어부
60 : 시스템 조절부 70 : 제1카운터부
90 : 제2카운터부 61,72,92 : 카운터
51,65,71,80,91 : 앤드게이트 62,64A∼64D : 낸드게이트
766A∼66C,68 : D플립플롭
본 발명은 디지탈 방식의 자기 기록 재생장치에서 연속적으로 재생되는 데이타로부터 정확하게 동기 신호를 검출하고 그 동기 신호를 기준으로 직렬 데이타를 원래의 병렬 데이타로 변환하도록 한 직렬-병렬 데이타 변환장치에 관한 것이다.
일반적으로 디지탈 VCR과 같은 자기 기록장치에서는 병렬 단위로 데이타를 처리하고, 기록시에는 병렬 데이타에 일정한 간격으로 동기신호를 부여한 후 직렬 데이타로 변환하여 기록하게 된다.
그러므로 재생할 때는 상기 직렬 데이타를 정확한 시점에서 병렬로 바꾸어 주어야 하며, 이때 바꾸는 시간이 어긋나면 병렬 데이타가 원래의 값과 다르게 된다.
예를 들어, 한 클럭 빨리 직렬 데이타를 병렬로 바꾸면 바꾸어진 데이타의 최하위 비트가 그 다음 병렬 데이타의 최상위 비트로 바뀌게 된다.
따라서, 직렬 데이타를 병렬로 바꾸는 시간이 매우 중요하므로 기록할 때 부가했던 동기 신호를 검출하여 그 신호를 기준으로 변환하게 된다.
제1도는 종래의 직렬-병렬 데이타 변환 장치의 블럭 구성도로서, 동기 검출을 위해 입력되는 직렬 데이타를 동기 신호 패턴의 비트수만큼 지연시키는 자리 이동 레지스터(10)와, 상기 자리이동 레지스터(10)의 출력 신호로부터 동기신호를 검출하는 동기검출부(20)와, 상기 동기 검출부(20)의 출력 신호를 이용해 병렬데이타를 로드(load)하기 위한 신호와 병렬 클럭 신호를 발생시키는 병렬 클럭 발생부(30)와, 상기 병렬클럭 발생부(30)의 병렬 로드신호에 따라 자리이동 레지스터(10)의 출력 신호를 로드하여 병렬 데이타로 바꾸는 병렬 자리 이동 레지스터(40)로 구성된다.
이와 같이 구성된 종래 회로는 테이프로부터 연속적으로 데이타가 재생되어 나오면, 이 직렬 데이타를 16비트 자리 이동레지스터(10)에서 받아 직렬 클럭 신호에 따라 지연시킨다.
그 이유는 16비트의 동기 신호를 검출하기 위한 것으로, 통상 테이프에 데이타가 기록될 때는 동기 블럭단위로 기록되며, 하나의 동기 블럭은 제2도의 (a)에 도시된 바와 같이 100개의 8비트의 병렬 데이타로 이루어져 2개의 동기 패턴(16비트)과 98개의 데이타로 구성되기 때문이다.
지연된 자리 이동 레지스터(10)의 출력값(Q1∼Q6)은 동기 검출부(20)로 인가되어 조합 논리 회로에 의해 동기 신호가 검출되고, 이 동기신호를 기준으로 하여 병렬 클럭 발생부(30)의 3비트 카운터가 작동되므로 병렬 데이타 처리시 필요한 병렬 클럭신호가 출력되어 진다.
아울러 8비트 간격으로 펄스 신호가 출력되어 병렬 자리 이동 레지스터(40)로 인가되므로 병렬 자리 이동 레지스터(40)는 이 펄스신호에 따라 자리 이동 레지스터(10)의 출력값(Q1∼Q8)을 래치하여 처음 동기신호가 검출된 후 다음번 동기 신호가 검출될 때까지 계속해서 8비트의 병렬 데이타를 출력하게 된다.
그러나 이러한 종래 회로에 의하면 테이프가 손상되거나, 장시간 사용하여 신호가 열화되거나, 기구적인 불안정등으로 인해 정상적인 동기신호를 검출할 수 없는 경우가 생긴다.
예를들어, 테이프가 손상되면 연집 에러(burst error)가 발생하여 동기신호 사이의 간격이 바뀌거나 동기신호 패턴이 깨질 수 있고, 랜덤 에러(random error)가 발생하여 동기신호 패턴이 깨질 수 있으며, 다른신호가 동기신호로 바뀌는 경우가 생긴다.
또, 제2개의 (b)와 같은 테이프의 기록 형태에서 하나의 트랙에는 제2도의 (c)와 같이 200개의 동기블럭이 기록되고, VCR의 종류에 따라 몇개의 헤드가 교대로 한 트랙씩을 주행하면서 신호를 읽으므로 헤드가 바뀌는 순간 기구적인 오차에 의해 트랙의 처음과 끝 부분에 위치한 동기 블럭에서 에러가 발생하여 신호 패턴이 깨지고 클럭이 변하게 된다.
그러므로 정확하게 동기신호를 검출 수 없어 데이타를 병렬로 바꾸는 시간이 어긋나게 되고, 이로 인해 얻어진 병렬 데이타가 원래의 값과 달라지게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 테이프의 손상이나 기구적인 불안정에 관계없이 동기신호를 정학하게 검출하여 원래의 병렬 데이타를 얻을 수 있게 하는 직렬-병렬 데이타 변환장치를 제공하는 데 있다.
이와 같은 목적을 가지는 본 발명은 동기 신호사이의 간격이 일정하지 않을 경우 새로 검출된 동기신호를 기준으로 데이타를 변환하고, 동기 신호 패턴이 바뀌었을 경우에는 동기 신호가 나타나야 할 위치에 동기신호를 만들어 주며, 동기 신호 사이의 다른 데이타를 동기로 인식하지 않기 위해 동기 신호가 나타날 위치에 검출창을 만들고, 헤드가 바뀌는 부분에 가상의 데이타를 기록한 후 검출창을 만들어 검출창이 열려 있는 경우에만 동기신호를 검출하게 하였다.
이하, 첨부된 제3도 내지 제5도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제3도는 본 발명의 직렬-병렬 데이타 변환장치의 전체 구성도로써 이에 도시된 바와 같이, 직렬 클럭신호(S-CLK)에 동기되어 입력되는 직렬 데이타(S-DATA)를 동기신호 패턴의 비트수만큼 지연시키는 자리 이동 레지스터(10)와, 상기 자리 이동 레지스터(10)의 출력 신호로부터 동기 신호(SYNC1)를 검출하는 동기 검출부(20)와, 제1카운터부(70) 및 제2카운터부(90)에서 출력된 검출창 신호(WIN1)(WIN2)에 따라 동기 검출부(20)의 출력 신호(SYNC1)를 시스템 조절부(60)에 전달 및 차단하는 앤드 게이트(51), 오아게이트(52)로 된 검출창 제어부(50)와, 스타트 신호(START1) 및 검출된 동기신호(SYNC2)를 기준으로 하여 병렬 로드 신호(P-LD), 병렬 클럭 신호(P-CLK), 병렬 시간의 동기신호(SYNC3), 스타트신호(START2) 등을 발생시키는 시스템 조절부(60)와, 상기 시스템 조절부(60)의 병렬 로드 신호(P-LD)에 따라 자리 이동 레지스터(10)의 출력 데이타를 로드하여 병렬 데이타(P-DATA)로 바꾸는 병렬 자리 이동 레지스터(40)와, 상기 시스템 조절부(60)의 병렬 클럭신호(P-CLK) 및 스타트신호(START2)와 제2카운터부(90)의 클리어신호(CLR2)에 의해 동작하여 검출창 신호(WIN1)와 동기 패턴이 깨졌을 때 동기신호를 만들어 주기 위한 클리어신호(CLR1)를 발생시키는 앤드게이트(71), 카운터(72)로 된 제1카운터부(70)와,상기 시스템 조절부(60)의 병렬 시간 동기신호(SYNC3)와 제1카운터부(70)의 클리어 신호(CLR1)를 논리곱하여 수평 동기신호(H-SYNC)를 만들어주는 앤드게이트(80)와, 상기 시스템 조절부(60)의 스타트신호(START2)와 제1카운터부(70)내의 앤드게이트(71)에서 출력된 수평 클럭신호(H-CLK)에 의해 동작하여 헤드 변환 부분에서 4개(0,1,198,199)블럭의 동기신호만을 발생시키기 위한 검출창 신호(WIN2)와 클리어신호(CLR2)를 발생시키는 앤드게이트(91) 및 카운터(92)로 된 제2카운터부(90)로 구성되어 있다.
여기서, 상기 시스템 조절부(60)의 상세 구성은 제4도에 나타낸 바와 같이 직렬 클럭 신호(S-CLK)를 카운트하는 카운터(61)와, 상기 카운터(61)의 출력 신호들을 부정 논리곱하여 8비트 간격으로 "0"을 출력하는 낸드게이트(62)와, 상기 카운터(61)의 출력 신호들을 논리 연산하여 병렬 클럭신호(P-CLK)를 발생시키는 인버터(62A∼63C) 및 낸드게이트(64A∼64D)와, 상기 낸드게이트(62)의 출력신호 및 검출된 동기신호(SYNC2), 스타트신호(START1)를 논리곱하여 병렬 로드신호(P-LD)를 발생시키고 이 병렬 로드신호(P-LD)에 의해 상기 카운터(61)가 클리어되게 하는 앤드게이트(65)와, 검출된 동기 신호(SYNC2)를 소정 시간동안 지연시켜 병렬 시간의 동기신호(SYNC3)를 발생시키는 D플립플롭(66A∼64C)과, D플립플롭(66C)의 출력신호(SYNC3)를 반전 및 지연시켜 스타트신호(START2)를 발생시키는 인버터(67) 및 D플립플롭(68)으로 구성된다.
상기와 같이 구성된 본 발명에 의한 직렬-병렬 데이타 변환장치의 동작 및 작용효과를 제5도의 파형도를 참조하여 설명한다.
테이프로부터 연속적으로 데이타가 재생되어 나오면, 자리 이동 레지스터(10)는 직렬 클럭 펄스(S-CLK)가 인가될 때마다 상기 직렬 데이타를 이동시켜 지연시키고, 지연된 자리 이동 레지스터(10)의 출력값(Q1∼Q16)은 동기 검출부(20)로 인가되어 16비트의 동기신호(SYNC1)가 검출된다.
검출된 신호(SYNC1)는 검출창 제어부(50)의 오아게이트(52)로 인가되어 앤드게이트(51)의 출력 상태가 저전위("0")일 경우에만 시스템 조절부(60)로 전달된다.
제4도에서와 같이 구성된 시스템 조절부(60)는 직렬 클럭펄스(S-CLK)가 인가될 때마다 카운터(61)의 출력값(Q1∼Q3)이 변하여 7("l11")이 출력되면 낸드게이트(62)로부터 저전위 신호가 출력된다.
즉, 카운터(61)와 낸드게이트(62)는 8개의 직렬 클럭펄스(S-CLK)를 카운트하고, 그때마다 저전위 신호를 출력하게 된다.
상기한 카운터(61)는 3비트 카운터이므로 0부터 7까지 카운트하게 되고 7이 되면 출력값(Q1,Q2,Q3)이 모두 1이므로 낸드게이트(62)는 저전위 신호를 출력하게 되는 것이다.
낸드게이트(62)의 출력신호는 앤드게이트(65)로 인가되는데, 상기 앤드게이트(65)는 스타트신호(START1)가 제5도의 (b)와 같이 고전위로 인가되어 있는 상태에서 오아게이트(52)로부터 인가되는 동기신호(SYNC2)가 제5도의 (a)와 같이 저전위로 인가되거나, 카운터(61)의 출력값이 7이 되면, 저전위신호를 출력하여 카운터(61)를 클리어시킨다.
이와 같은 클리어 동작은 제5도의 (d)에 도시된 병렬 로드신호(P-LD) 파형도에서와 같이 8비트 간격으로 수행되고, 앤드 게이트(65)에서 출력된 병렬 로드신흐(P-LD)가 병렬자리 이동 레지스터(40)로 인가되므로 병렬 자리 이동 레지스터(40)는 이 펄스신호에 따라 자리 이동 레지스터(10)의 출력값(Q1∼Q8)을 래치하여 8비트의 병렬 데이타(P-DATA)를 출력하게 된다.
한편, 병렬 클럭신호(P-CLK)는 카운터(61)의 출력단에 인버터(63A∼63C)와 낸드 게이드(64A∼64D)를 연결하여 제5도의 (c)에 도시된 바와 같이 카운터(61)의 출력값(Q1∼Q3)이 1("1"), 2("10"), 3("11"), 4("100")일 경우에는, ''1''이, 카운터(61)의 출력값(Q1∼Q3)이 5("101"), 6("110"), 7("111"), 0("0")일 경우에는 "0"이 되모록 하였다.
예를들어, 카운터(61)의 출력값(Q1∼Q3)이 "1"이면 낸드게이트(64A)(64B)로부터는 "1"이, 낸드게이트(64C)로부터는 ''0"이 각각 출력되므로 낸드게이트(64D)로부터는 "1"이 출력되고, 가운터(61)의 출력값(Q1∼Q3)이 ''101"이면 낸드게이트(64A∼64C)로부터 모두 "1"이 출력되므로 낸드게이트(64D)로부터는 "0"이 출력된다.
테이프로부터 재생, 검출된 동기신호(SYNC2)는 직렬 클럭신호(S-CLK)와 낸드게이드(62)의 출력신호에 의해 동작되는 D플립플롭(66A∼66C)을 차례로 거침으로서 제5도의 (e)와 같은 병렬 시간의 동기신호(SYNC3)가 되고, 동기 패턴이 깨질 경우에 이 신호를 이용하여 동기 신호를 만들어 줄 수 있다.
즉, 동기패턴이 깨질 경우 동기신호로 작용하는 것은 클리어신호(CLR1)이다.
카운터(72)는 동기블럭의 경우 100개를 카운트하는 것이므로 클리어신호(CLR1)가 발생되는 지점이 동기발생 예상지점이다.
카운터(72)를 클리어 시키는데에는 스타트신호(START2)가 사용되고 이 스타트신호(START2)는 동기신호(SYNC3)에 의해 만들어지게 된다.
즉, 동기패턴이 깨진 동기블럭의 바로 앞 동기 블럭에서 찾은 동기패턴으로부터 찾은 동기신호(SYNC3)로부터 100번째 되는 것이 깨진 동기패턴이 있는 지점이 있는 것이다.
아울러, 상기 동기신호(SYNC3)는 인버터(67)에 의해 반전된 후 D플립플릅(68)을 거침으로써 제5도의 (f)와 같은 스타트 신호(START2)가 되어 제1 및 제2카운터부(70)(90)의 두 앤드게이트(71)(91)로 인가된다.
제1카운터부(70)의 앤드게이트(71)는 상기 스타트 신호(START2)와 카운터(72)(92)로부터 궤환된 클리어 신호(CLR1)(CLR2)를 논리곱한 수평 클럭 신호(H-CLK)를 카운터(72)(92)로 출력하고, 카운터(72)는 이 신호와 시스템 조절부(60)의 병렬 클럭 신호(P-CLK)에 따라 동작하여 동기 신호 패턴이 바뀌었을 때 동기신호가 나타나야 할 위치에 동기신호를 만들어 주기 위한 클리어 신호(CLR1)를 앤드게이트(80)로 출력한다.
아울러 동기신호 사이에서 발생하는 동기검출을 무시하기 위해 검출상 제어부(50)의 앤드게이트(51)로 검출창 신호(WIN1)를 출력하여 99와 0의 병렬 두 클럭 시간에서 검출창을 열도록 하였다.
상기 동기 검출부(20)에서 출력되는 동기신호(SYNC1)는 모든 데이타에 대해서 검출한 것이므로 동기패턴이 아닌 데이타에 의해서도 나올 수 있다.
동기 패턴이 나오리라고 기대되는 곳은 카운터(72)의 카운터값이 0인 부분이고, 그 외의 지점에서 발생한 동기 검출은 무시되어야 한다.
앤드게이트(51)로부터 99와 0에서만 로우가 되는 검출창 신호가 출력되고 오아게이트(52)에서는 이 검출창 신호와 동기신호가 출력되어진다.
동기신호는 검출되었을 경우 로우로 나오므로 오아게이트(52)의 출력동기신호( SYNC2)는 99와 0위치 이외에서는 로우로 나올 수가 없다.
제2카운터부(90)의 앤드게이트(91)는 시스템 조성부(60)의 스타트신호(START2)와 카운터(92)로부터 궤환된 클리어신호(CLR2)를 논리곱한 신호를 카운터(92)로 출력하고 카운터(92)는 검출창 제어부(50)로 검출창 신호(WIN2)를 출력하여 헤드가 바뀌는 순간 에러와 클럭 변동이 발생하여도 최초의 동기 패턴을 정확히 찾고 하나의 트랙에서 일정한 갯수의 동기를 찾아 다음단에서 신호처리를 수월하게 한다.
여기서, 트랙의 시작과 끝의 각 2개 동기 블럭은 실제 필요한 데이타가 아닌 가상의 데이타를 넣어 헤드가 바뀔 때 에러가 날 확률이 매우 높은 부분에 실제 데이타를 기록하는 것을 피하게 된다.(제2도의 (c)참조)
헤드가 바뀔때도 동기 블럭0과 199에서만 데이타가 깨진다고 가정하면, 동기 블럭3에서의 동기신호를 카운터(92)의 최초 클럭으로 사용하여 카운터(92)의 출력이 199일 때 카운터(72)(92)를 클리어하고, 이 신호를 검출창으로 사용하면 동기 검출부에서 새로운 동기신호를 검출할 수 있다.
이 동기 신호는 다음 트랙 동기 블럭3의 동기신호가 되며, 이렇게 하면 하나의 트랙에서 200개의 동기신호만 검출되어진다.
이상에서와 같이 본 발명은 직렬 데이타를 병렬 데이타로 바꿀 때 동기간의 간격이 일정하지 않거나 동기패턴이 깨지면 동기신호가 나타나야 할 위치에 동기신호를 만들어 주고, 헤드가 바뀌는 부분에는 가상의 데이타를 기록한 후 검출창을 만들어 동기 신호를 검출하므로 동기를 정확하게 검출하여 원래의 병렬 데이타를 얻을 수 있고, 디지탈 데이타를 처리하여 전송하거나 기록, 재생하는 모든 장치에 적용할 수 있는 효과가 있다.

Claims (3)

  1. 입력되는 직렬 데이타를 동기 신호 패턴의 비트수만큼 지연시키는 자리이동 레지스터(10)와, 자리 이동 레지스터(10)의 출력 신호로부터 동기신호를 검출하는 동기 검출부(20)와, 검출창 신호에 따라 동기 검출부(20)에서 출력된 동기신호를 시스템 조절부(60)로 전달 및 차단하는 검출창 제어부(50)와, 스타트 신호 및 동기신호를 기준으로하여 병렬로드신호, 병렬 클럭신호, 병렬시간의 동기신호, 스타트 신호 등을 발생시키는 시스템 조절부(60)와, 시스템 조절부(60)의 병렬 로드신호에 따라 자리 이동 레지스터(10)의 출력을 병렬 데이타로 바꾸는 병렬 자리 이동 레지스터(40)와, 시스템 조절부(60)의 병렬 클럭신호 및 스타트 신호와 제2카운터부(90)의 클리어 신호에 따라 동작하여 동기 신호사이의 동기검출을 무시하기 위한 검충창 신호와 동기 패턴이 깨졌을 때 동기신호를 만들어 주기 위한 클리어 신호를 발생시키는 앤드게이트(71) 카운터(72)로 된 제1카운터부(70)와, 상기 시스템 조절부(60)에서 발생된 병렬 시간 동기신호(SYNC3)와 제1카운터부(70)에서 발생된 클리어신호를 논리곱하여 수평 동기신호를 만들어 주는 앤드게이트(80)와, 시스템 조절부(60)의 스타트 신호와 제1카운터부(70)에서 발생된 수평 클럭 신호에 따라 동작하여 헤드 변환부분에서 4개(0,1,198,199) 블럭의 동기신호만을 발생시키기 위한 클리어 신호와 검출창신호(COIN2)와 클리어신호(CLR2)를 발생시키는 앤드게이트(91) 및 카운터(92)로 된 제2카운터부(90)를 구비한 것을 특징으로 하는 직렬-병렬 데이타 변환 장치.
  2. 제1항에 있어서, 상기 검출창 제어부(50)는 제1카운터부(70)와 제2카운터부(90)의 두 검출창 신호를 논리 곱하는 앤드게이트(51)와, 앤드게이트(51)의 출력상태에 따라 동기검출부(20)의 출력신호를 시스템 조절부(60)로 전달 및 차단하는 오아게이트(52)로 구성하는 것을 특징으로 하는 직렬-병릴 데이타 변환장치.
  3. 제1항에 있어서, 상기 시스템 조절부(60)는 직렬 클럭신호를 카운트하는 카운터(61)와, 카운터(61)의 출력신호를 부정 논리곱하여 소정비트 간격으로 "0"을 출력하는 낸드게이트(62)와, 카운터(61)의 출력신호를 논리 연산하여 병렬 클럭신호를 발생시키는 인버터(63A∼63C) 및 낸드게이트(64A∼64D)와, 상기 낸드게이트(62)의 출력신호 및 입력된 동기신호, 스타트신호를 논리곱하여 병렬 로드신호를 발생시키고 이 병렬 로드신호에 의해 상기 카운터(61)가 클리어되게 하는 앤드게이트(65)와, 상기 오아게이트(52)로부터의 동기신호를 소정 시간 지연시켜 병렬시간의 동기신호를 발생시키는 D플립플롭(66A∼66C)과, D플립플릅(66C)의 출력신호를 반전 및 지연시켜 스타트신호를 발생시키는 인버터(67) 및 D플립플롭(68)으로 구성하는 것을 특징으로 하는 직렬-병렬 데이타 변환장치.
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