KR0136465B1 - 디지탈 브이씨알(dvcr)의 신호복원장치 - Google Patents

디지탈 브이씨알(dvcr)의 신호복원장치

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KR0136465B1
KR0136465B1 KR1019940024517A KR19940024517A KR0136465B1 KR 0136465 B1 KR0136465 B1 KR 0136465B1 KR 1019940024517 A KR1019940024517 A KR 1019940024517A KR 19940024517 A KR19940024517 A KR 19940024517A KR 0136465 B1 KR0136465 B1 KR 0136465B1
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Abstract

본 발명은 2개의 임계치(Threshold Value)를 이용하여 비트 이레이저(BE)신호를 발생하여 동기검출에 이용함으로써 신호복조시 에러검출/정정확률을 높일 수 있도록한 DVCR의 신호복원장치에 관한 것이다.
종래의 경우 신호간 간섭이나 불완전한 등화등으로 인해 검출 에러가 많이 발생하게 됨에도 불구하고 m비트중 1비트만 틀려도 패턴 매칭을 하지 않음에 따라 매칭확률이 낮아지며 이에 따라 매칭되는 패턴이 없을 경우 그전의 맞는 동기신호로 부터 일정한 간격후 동기신호를 출력시키는 카운터로 부터 발생시킨 동기신호도 역시 틀린 것이 되므로 정확한 신호복원이 어려웠던 점을 감안하여 본 발명은 신호검출시 서로 다른 값을 갖는 2개의 임계치를 이용하여 0, 1, BE의 세가지로 검출하여 검출된 BE를 이용하여 매칭확률을 높이고 BE신호가 일정수 이상 발생하면 매칭을 하지 않고 심볼 이레이저 신호를 띄어주어 잘못된 동기신호의 출력을 억제함으로써 신호복원시의 에러정정능력을 향상시킬 수 있도록 한 것이다.

Description

디지탈 브이씨알(DVCR)의 신호복원장치.
제 1 도는 일반적인 DVCR의 신호 재생계를 나타낸 블럭도
제 2 도는 (a)는 제 1 도 신호검출부의 상세 구성도
(b)는 신호검출부의 입출력파형도
제 3 도는 제 1 도 동기검출부의 상세 구성도
제 4 도는 제 1 도 복조부의 구성도
제 5 도는 (a)는 일반적인 신호검출에서의 검출에러가 발생한 샘플링도
(b)는 일반적인 신호검출에서의 정상신호의 샘플링도
제 6 도는 본 발명의 DVCR의 신호복원장치의 구성도
제 7 도는 제 6 도으 신호검출부의 상세 구성도
제 8 도는 제 6 도의 동기검출부의 상세 구성도
제 9 도는 제 7 도의 입력신호의 예를 나타낸 도면
제 10 도 (a)-(i)는 제 8 도의 동기검출부의 각부 타이밍도
제 11 도는 제 8 도의 동기검출부의 입력신호의 예를 나타낸 도면
제 12 도는 제 6 도의 복조부의 입출력신호 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
1, 10 : 신호검출부2, 20 : 동기검출부
2a : 쉬프트 레지스터2b : 패턴 메칭부
2c : 윈도우 신호 발생부2d : 카운터
3, 30 : 복조부4 : 내부디코더
5 : 역인터리빙부6 : 외부 디코더
21 : BE카운팅부22 : 로직부
40 : 디코더부1a, COMP11, COMP12 : 비교기
AND1, AND11, AND12 : 앤드 게이트OR1 : 오아 게이트
본 발명은 DVCR의 신호복원장치에 관한 것으로서, 더욱 상세하게는 2개의 임계치(Threshold Value)를 이용한 비트 이레이저(이하, BE라 칭함)신호를 발생하여 동기검출부에 이용함으로써 신호복조시 에러검출/정정확률을 높일 수 있도록 한 DVCR의 신호복원장치에 관한 것이다.
제 1 도는 일반적인 DVCR의 신호 재생계를 도시한 것으로, 도시하지 않은 헤드에서 읽어낸 신호는 등화기와 증폭기를 거쳐 신호검출부(1)로 입력되며, 상기 신호검출부(1)는 입력신호가 0 또는 1로 결정되어 바이너리 비트 스트림으로 출력된다.
상기 신호검출부(1)로 부터의 바이너리 비트 스트림은 동기검출부(2)로 입력되어 바이너리 비트 스트림중에서 기록시 미리 정해진 패턴 즉, 동기 패턴(Sync Pattern)을 찾아내게 된다.
상기 동기검출부(2)에서 동기 패턴을 찾게 되면 1개의 심볼을 이루는 m비트 신호의 시작과 끝을 알 수 있게 된다. 따라서 m비트씩 끊어서 심볼단위로 다음단에서 처리 할 수 있게 해준다.
따라서 복조부(3)에서는 m비트로 입력된 신호를 1바이트 즉, 8비트의 심볼로 매핑시켜주게 된다. 예를 들어, 8-14변조를 했을 경우 m=14이고, 8-10변조를 했을 경우에는 m=10이 된다.
그리고 상기 복조부(3)에서 복조된 신호는 내부(Inner) 디코더(4)로 입력되고 여기에서는 에러검출/정정이 수행된다.
상기 내부 디코더(4)의 출력은 역인터리빙부(5)로 입력되어 역인터리빙(Deinterleaving)이 수행된 후, 외부(Outer) 디코더(6)로 입력되어 에러 및 이레이저(Erasure)보정이 수행된다.
제 2 도 (a)는 상기 신호검출부(1)의 상세 구성도를 나타낸 것으로, 비교기(1a)로 구성되며, 상기 비교기(1a)는 입력되는 신호와 주어진 임계치(TH)를 비교해서 임계치(TH)보다 입력심호 레벨이 크면 1로, 입력신호 레벨이 작으면 0으로 검출해서 제 2 도 (b)와 같은 바이너리 비트 스트림을 만들어 주게 된다.
제 3 도는 상기 동기검출부(2)의 상세 구성도를 나타낸 것으로, 바이너리 비트 스트림 즉, 직렬 데이타(Ds)가 쉬프트 레지스터(2a)를 통하여 패턴 매칭부(2b)로 입력되어 패턴이 매칭이 되면 상기 패턴 매칭부(2b)는 로우신호를 출력한다. 여기서, 상기 패턴 매칭부(2b)는 동기패턴을 가지고 있어 이 동기패턴과 입력신호중의 동기신호의 패턴을 비교하여 동일하면 즉, 매칭이 되면 로우신호를 출력하게 된다.
또한, 헤드 스위칭 펄스(HSP)의 듀티비 변조신호인 HSP' 신호의 입력에 따라 동기 패턴이 있어야 할 위치를 알려주는 윈도우 신호를 신호 발생부(2c)에서 발생하며, 이 윈도우 신호 발생부(2c)의 출력과 상기 패턴 매칭부(2b)의 출력이 오아 게이트(OR1)에서 오아되는데, 이 오아 게이트(OR1)의 출력은 상기 패턴 매칭부(2b) 및 윈도우 신호 발생부(2c)의 출력이 모두 로우가 되어야 로우가 출력된다. 즉, 매칭된 신호중 있어야 할 부분이 아닌 엉뚱한 곳에서 매칭된 신호는 동기로 인정하지 않겠다는 의미이다.
그리고 카운터(2d)에서는 동기 패턴간의 간격만큼 세어서 만약 매칭되는 패턴이 없을 경우 그전의 맞는 동기신호로 부터 일정한 간격 후 동기신호를 출력시켜 주게 된다.
그리고, 상기 오아 게이트(OR1)와 카운터(2d)의 출력이 앤드 게이트(AND1)에서 앤드 되어 최종적으로 검출된 동기신호로써 출력되게 된다.
또한, 상기 복조부(3)는 제 4 도에 도시한 바와 같이 매핑부(3a)로 구성되어 m비트의 심볼을 입력으로 받아 그에 해당하는 8비트의 심볼을 찾아내어 출력한다.
한편, 제 5 도 (a), (b)에 도시한 바와 같이 신호 검출을 위한 입력신호는(b)와 같이 샘플링 타임에서 최고의 피크를 보여주지 않고, (a)의 (p1)와 같이 신호 피크가 타임축상에서 늘어지게 되는 경우가 발생된다.
이외에도 신호간 간섭(Inter-Symbol Interference : ISI)이라던가 불완전한 등화(Equalization)등으로 인해 검출 에러가 많이 발생하게 된다.
이러한 신호를 동기검출부에서 직렬 데이타로 받아들이게 될 때 m비트중 1비트만 틀려도 패턴 매칭을 하지 못하게 된다. 따라서 매칭확률이 낮아져서 일단 잘못 매칭 되었을 경우 패턴매칭부에서 매칭되는 패턴이 없을 경우 그전의 맞는 동기신호로 부터 일정한 간격후 동기신호를 출력시키는 동기검출부의 카운터로 부터 발생시킨 동기신호도 역시 틀린 것이 되므로 정확한 신호복원이 어렵게 되는 단점이 있다.
또한, 복조부에서는 매핑을 하는 과정에서 한 비트만 틀려도 에러가 발생하게 되거나 합당한 심볼이 될 수 없는 m비트가 되는 단점이 있다.
따라서 본 발명은 이러한 점을 감안하여 동기검출부에서 에러일 것 같은 비트는 패턴 매칭시 사용치 않으므로써 매칭확률을 높이고 에러일 것 같은 비트가 일정수 이상이라고 간주되면 심볼 이레이저 신호를 띄어줌으로써 오검출 확률을 낮추고 효율적인 디코딩이 이루어질 수 있도록 한 DVCR의 신호복원장치를 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 특징은 신호검출수단으로 입력 데이타와 서로 다른 값을 갖는 두개의 임계치를 이용하여 1, 0, BE값을 발생하고, 동기검출수단으로 상기 신호검출수단의 값중 BE의 갯수를 체킹하여 BE의 갯수에 따라 동기신호를 검출하고 직렬데이타를 병렬데이타로 변환하며, 복조수단으로 상기 동기검출수단의 병력 출력 데이타를 매핑하면서 BE갯수를 체킹하여 BE갯수가 일정수 이상이면 이레이저 신호를 띄어주며, 디코딩수단으로 상기 복조수단으로 부터의 이레이저 신호를 이용하여 에러검출/정정하도록 구성되는 DVCR의 신호복원장치에 있다.
이하, 본 발명의 실시예를 첨부도면을 참조로 하여 상세히 설명한다.
제 6 도는 본 발명의 DVCR의 신호복원장치의 블럭 구성도로써, 입력 데이타와 서로 다른 값을 갖는 두개의 임계치(THa), (THb)을 가지고 1, BE, 0값을 발생시키는 신호 검출부(10)와, 상기 신호검출부(10)의 값중 BE의 갯수를 체킹하여 동기신호를 검출하고 직렬데이타를 병렬데이타로 변환하는 동기검출부(20)와, 상기 동기검출부(20)의 병렬 출력 데이타를 매핑하면서 BE갯수를 체킹하여 일정수 이상이면 심볼 이레이저 신호를 띄어주는 복조부(30)와, 상기 복주부(30)로 부터의 심볼 이레이저 신호를 이용하여 에러검출/정정하는 디코더부(40)로 구성된다.
상기 신호검출부(10)는 제 7 도에 도시한 바와 같이 입력데이타와 임계치(THa), (THb)을 각각 비교하는 비교기(COMP11), (COMP12)와, 상기 비교기(COMP11), (COMP12)의 출력을 앤드하여 1, 0의 바이너리 비트 스트림을 출력하는 앤드 게이트(AND11)와, 상기 비교기(COMP11)의 출력을 반전시키는 인버터(INV11)와, 상기 인버터(INV11)와 상기 비교기(COMP12)의 출력을 앤드하여 BE신호를 출력하는 앤드 게이트(AND12)로 구성된다.
그리고 상기 동기검출부(20)는 제 8 도에 도시한 바와 같이 제 3 도와 같은 종래의 구성에 상기 신호검출부(10)로 부터의 BE신호를 카운팅하여 설정된 일정수(K)와 비교하여 비교결과에 따라 하이 및 로우신호를 출력하는 BE카운팅부(21), 상기 BE카운팅부(21)의 출력이 하이일 경우는 하이를, 로우일 경우는 상기 앤드 게이트(AND1)의 출력을 출력으로 내보내는 로직부(22)가 더 구비되어 구성된다. 여기서, 제 3 도와 동일부분에 대해서는 동일부호를 사용한다.
상기와 같이 구성된 본 발명에서 상기 신호검출부(10)는 임계치를 THa, THb의 2가지로 정하여 각각 비교기(COMP11), (COMP12)에서 입력 데이타와 비교하여 비교결과에 따라 바이너리 비트 스트림과 BE신호를 출력한다.
즉, 상기 비교기(COMP11), (COMP12)는 입력데이타와 임계치(THa), (THb)를 비교하여 입력데이타의 값이 크면 1을, 작으면 0을 비교결과로 출력한다.
그리고 상기 비교기(COMP11), (COMP12)의 출력을 앤드 게이트(AND11)에서 앤드하여 0과 1의 바이너리 비트 스트림을 출력하고, 상기 비교기(COMP11)의 출력을 인버터(INV11)을 통하여 앤드 게이트(AND12)에 상기 비교기 (COMP12)의 출력과 함께 입력하여 BE신호를 얻는다.
제 9 도는 상기 신호검출부(10)의 입력 신호의 일예를 들은 것으로, 샘플링 포인트(a, b, e, f)는 1로 검출된 포인트들이고, 샘플링 포인트(c)는 0으로 검출된 포인트이며, 샘플링 포인트(d, g)는 믿을 수 없는 부분이라 판단하여 BE신호를 내보내주는 포인트들이다.
상기 샘플링 포인트(a)를 예로 상기 신호검출부(10)의 동작을 다시한번 살펴보면 상기 샘플링 포인트(a) 입력 데이타 값은 임계치(THa), (THb)보다 크므로 비교기(COMP11), (COMP12)의 출력이 하이가 되고, 이에 따라 앤드 게이트(AND11)의 출력이 하이가 되어 샘플링 포인트(a)는 1로 검출되는 것이다.
한편, 상기 신호검출부(10)에서 만들어진 BE신호는 제 8 도의 동기검출부(20)의 BE 카운팅부(11) 및 패턴 매칭부(2b)로 입력되어 동기검출에 사용된다.
상기 동기검출부(20)에서는 동기를 이루는 비트수가 m개라고 했을 때 일정수(k)를 k≤m의 관계로 정하여 BE카운팅부(21)가 BE신호의 수를 카운팅했을 때 현재 쉬프트 레지스터(2a) 저장된 m비트중 k보다 많은 수가 BE임이 판명되었을 경우 패턴 매칭이 무의미하다고 판단하여 m-k 비트의 매칭여부에 상관없이 동기신호는 검출되지 않았다는 신호를 로직부(22)로 보내준다. 이 경우 상기 BE카운팅부(21)는 로직부(22)로 하이신호를 보내며, 로직부(22)는 상기 BE카운팅부(21)로 부터 하이신호 입력시는 하이신호를 출력한다.
그리고 상기 BE카운팅부(21)에서 BE신호의 수를 카운팅했을 때 BE신호의 수가 일정수(k)보다 적을 때 즉, 패턴 매칭이 의미있다고 판단되었을 경우 패턴 매칭부(2b)에서 BE신호에 해당하는 비트를 제외하고 나머지 비트만 가지고 패턴 매칭을 시도하게 된다. 이 경우 BE카운팅부(21)로 부터 로직부(22)로는 로우신호가 입력되며 로직부(22)는 상기 BE카운팅부(21)에서 로우신호 입력시는 상기 앤드 게이트(AND1)의 출력을 동기검출출력으로 내보낸다.
즉, BE신호의 갯수가 m비트중 너무 많이 발생했을 때가 아니면 믿을 수 없는 BE신호 부분을 제외한 나머지 비트들만으로 패턴 매칭을 시도한다는 의미이다.
한편, 제 10 도는 상기 동기검출부(20)의 각부의 파형도를 나타낸 것으로, (a)는 헤드 스위칭 펄스(HSP)의 듀티 비(Duty Ratio)를 바꾼 신호이며, (b)는 패턴 매칭한 결과 파형이며, (c)는 윈도우 신호이며, (d)는 (b)와 (c)의 논리합 결과이며, (e)는 카운터(2d)의 출력이며, (f)는 (d)와 (e)의 논리곱결과이며, (h)는 BE카운팅부(21)의 출력으로 m비트 중 BE갯수k이면 하이, 아니면 로우이다.
그리고 (b)에서 점선으로 표시된 부분은 동기신호를 검출하지 못한 부분을 나타낸다. 그러나 앞에서 검출된 신호가 맞다면 카운터(2d)에 의해 (e)와 같이 찾아낼 수 있다.
그리고 (f)에서 두번째 검출된 신호는 그 부분에 BE갯수가 너무 많아 (h)에서 하이가 출력되었으므로 동기로 인정하지 않는다. 따라서 최종결과는 (i)와 같이 출력된다.
이를 제 11 도에서 살펴보면 만약, m=6이라고 가정하고 k=2이라고 가정하면 쉬프트 레지스터(2a)의 내용이 ①이라면 6비트중 x로 표시된 BE비트의 갯수가 2개 존재하므로 나머지 4개의 비트로 패턴 매칭을 시도한다.
그리고 ④일 경우에는 BE비트의 갯수가 1개이고 이는 k보다 적으므로 ①과 마찬가지로 패턴 매칭을 시도한다.
그러나 ②, ③의 경우에는 BE비트의 갯수가 k보다 큰 3개이므로 패턴 매칭과 상관없이 동기 패턴이 검출되지 않았다는 신호를 내보내주게 된다.
한편, 상기 신호검출부(10)에서 종래 기술의 제 2 도와 같은 방법으로 검출한 신호가 Ds1이고, 제 7 도와 같은 방법으로 검출한 신호가 Ds2이며, 동기검출부(20)에서는 상기 Ds1신호와 BE신호를 이용하여 동기신호를 검출하고 또한 직병렬 변환을 수행한다. 즉, 연속적인 직렬 데이타를 심볼 단위로 끊어주는 역할을 한다.
그리고 일단 동기검출과 어떤 비트에서 부터 어떤 비트까지가 하나의 심볼을 이루는 m비트인가를 알 수 있게 되면 복조부(30)에는 상기 Ds2를 m비트씩 끊어서 만든 Dp2와 BE신호가 입력된다.
따라서 상기 복조부(30)에는 BE신호를 이용하여 복조하고자 하는 신호가 믿을 만한 신호인가 아닌가를 판정한다.
즉, 입력되는 m비트는 8비트의 심볼로 매핑되어 나가고 그중 해당하는 BE의 갯수가 지정된 수(β) 이상이면 심볼 이레이저 신호를 띄어준다.
이를 제 12 도에 나타내었으며, 여기서 (a), (b), (c), (e)부분의 BE의 갯수가 2, 3, β-1, 1등이므로 상기 지정된 β와 동일하므로 (d)부분에 심볼 이레이저신호를 띄어주게 된다.
그리고 디코더부(40)에서는 에러 검출/정정이 이루어지는데, 그 능력은 다음식으로 결정된다.
2t + e ≤ dmin -1 ........(1)식
여기서, t : 발생한 에러갯수, e : 이레이저 갯수, dmin : 코드의 최소 거리(Minimum Distance)이다.
예를 들어, 리드-솔로몬(Reed-Solomon) 코드의 경우 dmin - 1 = 패리티의 갯수이므로 t개의 에러와 e개의 이레이저를 정정하기 위해서는 최소한 2t + e개의 패리티가 필요하다.
다시 말하면 같은 패리티를 가지고 에러를 t개 정정할 수 있다면 이레이저는 2t개를 정정할 수 있다는 것이다.
따라서, 상기 복조부(30)에서 어떤 심볼에 대해서 믿을 수 없다면 에러가 발생한 체로 디코더부(40)로 넘겨주기 보다는 그 심볼에 대해서는 이레이저 신호를 보내주는 것이 에러 정정능력을 향상시킬 수 있게 된다.
이상에서, 살펴본 바와 같이 본 발명은 신호검출시, 서로 다른 값을 갖는 2개의 임계치를 이용하여 0, 1, BE의 세가지로 검출하여 검출된 BE를 이용하여 매칭확률을 높이고 BE신호가 일정수 이상 발생하면 매칭을 하지 않고 이레이저 신호를 띄어주어 잘못된 동기신호의 출력을 억제함으로써, 신호복원시의 에러정정능력을 향상시킨 것이다.

Claims (4)

  1. 입력 데이타와 서로 다른 값을 갖는 두개의 임계치를 이용하여 1, 0, 비트 이레이저(BE)값을 발생하는 신호검출수단과,
    상기 신호검출수단의 값중 BE의 갯수를 체킹하여 BE의 갯수에 따라 동기신호를 검출하고 직렬데이타를 병렬데이타로 변환하느 동기검출수단과,
    상기 동기검출수단의 병렬 출력 데이타를 매핑하면서 BE갯수를 체킹하여 BE갯수가 일정수 이상이면 이레이저 신호를 띄어주는 복조수단과,
    상기 복조수단으로 부터의 이레이저 신호를 이용하여 에러검출/정정하는 디코더 수단으로 구성됨을 특징으로 하는 DVCR의 신호복원장치.
  2. 제 1 항에 있어서,
    상기 신호검출수단은 입력데이타와 두개의 임계치를 각각 비교하는 제1, 제2 비교기와,
    상기 제1, 제 2 비교기의 출력을 앤드하여 바이너리 비트 스트림을 출력하는 제 1 앤드 게이트와,
    상기 제 1 비교기의 출력을 반전시키는 인버터와,
    상기 인버터와 상기 제 2 비교기의 출력을 앤드하여 BE신호를 출력하는 제 2 앤드 게이트로 구성됨을 특징으로 하는 DVCR의 신호복원장치.
  3. 제 1 항에 있어서,
    상기 동기검출수단은 입력되는 직렬 데이타를 쉬프트시키는 쉬프트 레지스터와, 상기 신호검출부로 부터 BE신호가 입력되며 상기 쉬프트 레지스터의 출력을 저장되어 있는 동기 패턴과 비교하여 동일하면 로우신호를 출력하는 패턴 매칭부와, 듀티비를 변화시킨 헤드 스위칭 펄스를 이용하여 동기 패턴이 있어야 할 위치를 알려주는 윈도우 신호를 발생하는 윈도우 신호 발생부와,
    상기 패턴 매칭부와 윈도우 신호 발생부의 출력을 논리합하는 오아 게이트와,
    상기 패턴 매칭부의 매칭결과 매칭되는 패턴이 없을 경우 클럭을 이용하여 동기 신호를 출력시켜주는 카운터와,
    상기 오아 게이트와 카운터의 출력을 논리곱하는 앤드 게이트와,
    상기 신호검출부로 부터의 BE신호를 카운팅하여 BE신로의 갯수가 설정되어 있는 일정수 이상이 되면 하이신호를 출력하는 BE카운팅부와,
    상기 카운터에 클리어신호를 제공하며 상기 BE카운팅부의 출력이 하이이면 하이 신호를 출력하고 로우이면 상기 앤드 게이트의 출력을 출력하는 로직부로 구성됨을 특징으로 하는 DVCR의 신호복원장치
  4. 제 1 항에 있어서,
    상기 이레이저 신호는 심볼 단위로 발생됨을 특징으로 하는 DVCR의 신호복원장치.
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