JP2590935B2 - デジタル伝送データ再生回路 - Google Patents
デジタル伝送データ再生回路Info
- Publication number
- JP2590935B2 JP2590935B2 JP62239609A JP23960987A JP2590935B2 JP 2590935 B2 JP2590935 B2 JP 2590935B2 JP 62239609 A JP62239609 A JP 62239609A JP 23960987 A JP23960987 A JP 23960987A JP 2590935 B2 JP2590935 B2 JP 2590935B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- character
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル伝送データ再生回路に関し、特に
データの伝送速度に依存せずに、データを再生するデジ
タル伝送データ再生回路に関する。
データの伝送速度に依存せずに、データを再生するデジ
タル伝送データ再生回路に関する。
従来、この種のデジタル伝送データ再生回路は、デー
タ伝送速度に対応するサンプリング・クロックを供給し
て、ビット同期をとった上で、非同期（調歩同期）方式
あるいは、同期キャラクタ方式によりキャラクタ同期を
とるような回路構成となっていた。
タ伝送速度に対応するサンプリング・クロックを供給し
て、ビット同期をとった上で、非同期（調歩同期）方式
あるいは、同期キャラクタ方式によりキャラクタ同期を
とるような回路構成となっていた。
上述した従来のデジタル伝送データ再生回路は、外部
よりビット同期を確立するためのサンプリング・クロッ
クを供給する構成となっているので、サンプリング・ク
ロックが供給できない場合や、サンプリング・クロック
周波数が、データ伝送速度に合致したものでない場合、
受信したデジタル伝送データを正常に再生することが不
可能となるという欠点がある。
よりビット同期を確立するためのサンプリング・クロッ
クを供給する構成となっているので、サンプリング・ク
ロックが供給できない場合や、サンプリング・クロック
周波数が、データ伝送速度に合致したものでない場合、
受信したデジタル伝送データを正常に再生することが不
可能となるという欠点がある。
本発明のデジタル伝送データ再生回路は、信号１と信
号２との２相信号の状態をＳ（信号1,信号２）と表現し
たとき（1,1）＝S3→Ｓ（0,0）＝S0なる状態遷移を、伝
送データキャラクタの直前に配置し、伝送データ・キャ
ラクタの各ビットの中間点にS0→Ｓ（1,0）＝S2、S2→S
3、S3→Ｓ（0,1）＝S1、S1→S0の遷移をこの順に配置
し、最終データ・ビットでの遷移が、S1→S0のときはそ
のまま、S3→S1のときには、S1→S3、S3→S2、S2→S0の
３つの遷移を、S2→S3のときには、S3→S2、S2→S0の２
つの遷移を、またS0→S2のときにはS2→S0の１つの遷移
を、最終データ・ビットの直後に追加配置し、その直後
にS0→S3の遷移を配置するようにした前記２相信号を随
伴した伝送データ信号の再生回路に於て、前記２相信号
よりキャラクタ開始同期信号、ビット同期信号及びキャ
ラクタ終了同期信号を生成する同期信号生成回路部と、
前記キャラクタ開始同期信号をイニシャライズ入力、前
記ビット同期信号をシフトクロック入力、前記の伝送デ
ータ信号をデータ入力する伝送データ再生用シフト・レ
ジスタ回路と、前記キャラクタ開始同期信号をリセット
入力、前記ビット同期信号をカウント入力とするキャラ
クタ長カウント回路と、前記キャラクタ開始同期信号及
び外部入力信号をリセット入力、前記キャラクタ終了同
期信号をセット入力とするデータ・レディ検出信号発生
用Ｒ−Ｓフリップ・フロップ回路とを有し、前記同期信
号生成回部は前記信号１を入力とする遅延回路１と、前
記信号２を入力とする遅延回路２と、前記信号１と前記
遅延回路２の出力とを入力する排他的論理和回路１と、
前記信号２と前記遅延回路１の出力とを入力とする排他
的論理和回路２と、前記排他的論理和回路１の出力と前
記排他的論理和回路２の出力を反転した信号とを入力と
する２入力論理積回路１と、前記信号１及び信号２を各
々反転した信号と前記遅延回路１及び遅延回路２の出力
とを入力する４入力論理積回路２と、前記遅延回路１及
び遅延回路２の出力を各々反転した信号と前記信号１及
び信号２とを入力とする４入力論理積回路３から構成さ
れ、前記論理積回路１の出力を前記ビット同期信号と
し、前記論理積回路２の出力を前記キャラクタ開始同期
信号とし、前記論理積回路３の出力をキャラクタ終了同
期信号とする。
号２との２相信号の状態をＳ（信号1,信号２）と表現し
たとき（1,1）＝S3→Ｓ（0,0）＝S0なる状態遷移を、伝
送データキャラクタの直前に配置し、伝送データ・キャ
ラクタの各ビットの中間点にS0→Ｓ（1,0）＝S2、S2→S
3、S3→Ｓ（0,1）＝S1、S1→S0の遷移をこの順に配置
し、最終データ・ビットでの遷移が、S1→S0のときはそ
のまま、S3→S1のときには、S1→S3、S3→S2、S2→S0の
３つの遷移を、S2→S3のときには、S3→S2、S2→S0の２
つの遷移を、またS0→S2のときにはS2→S0の１つの遷移
を、最終データ・ビットの直後に追加配置し、その直後
にS0→S3の遷移を配置するようにした前記２相信号を随
伴した伝送データ信号の再生回路に於て、前記２相信号
よりキャラクタ開始同期信号、ビット同期信号及びキャ
ラクタ終了同期信号を生成する同期信号生成回路部と、
前記キャラクタ開始同期信号をイニシャライズ入力、前
記ビット同期信号をシフトクロック入力、前記の伝送デ
ータ信号をデータ入力する伝送データ再生用シフト・レ
ジスタ回路と、前記キャラクタ開始同期信号をリセット
入力、前記ビット同期信号をカウント入力とするキャラ
クタ長カウント回路と、前記キャラクタ開始同期信号及
び外部入力信号をリセット入力、前記キャラクタ終了同
期信号をセット入力とするデータ・レディ検出信号発生
用Ｒ−Ｓフリップ・フロップ回路とを有し、前記同期信
号生成回部は前記信号１を入力とする遅延回路１と、前
記信号２を入力とする遅延回路２と、前記信号１と前記
遅延回路２の出力とを入力する排他的論理和回路１と、
前記信号２と前記遅延回路１の出力とを入力とする排他
的論理和回路２と、前記排他的論理和回路１の出力と前
記排他的論理和回路２の出力を反転した信号とを入力と
する２入力論理積回路１と、前記信号１及び信号２を各
々反転した信号と前記遅延回路１及び遅延回路２の出力
とを入力する４入力論理積回路２と、前記遅延回路１及
び遅延回路２の出力を各々反転した信号と前記信号１及
び信号２とを入力とする４入力論理積回路３から構成さ
れ、前記論理積回路１の出力を前記ビット同期信号と
し、前記論理積回路２の出力を前記キャラクタ開始同期
信号とし、前記論理積回路３の出力をキャラクタ終了同
期信号とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明になるデジタル伝送データ再生回路
の一実施例を示したものである。図で１及び２は、伝送
データに随伴する同期用２相の信号１及び信号２の入力
端子である。以後信号１をA,信号２をＢと表わす。3,4
は所要の同期信号パルス幅を決めるための遅延回路であ
る。遅延回路３の出力をA0,遅延回路４の出力をB0とす
ると、ビット同期信号14は の論理式で表わされるように、排他的論理和回路5,6
と、反転回路７及び論理積回路８とにより生成され、ま
たキャラクタ開始同期信号15は、A0・B0・・の論理
式で表わされるように、反転回路9,10及び４入力論理積
回路11とにより生成され、キャラクタ終了同期信号22は
▲▼・▲▼・Ａ・Ｂの論理式で表わされるよう
に、反転回路19,20及び４入力論理積回路21とにより生
成される。12は、ｎビット・シフトレジスタ（ｎは、最
大キャラクタ長以上の整数）で、キャラクタ開始同期信
号15により初期状態（通常は全データ“H"）にイニシャ
ライズし、ビット同期信号14をシフト・クロックとして
入力端子13に入力される伝送データ信号、信号３を順次
再生する。このとき、同時にキャラクタ開始同期信号15
によりリセット（０クリア）されたカウンタ17により、
ビット同期信号14を計数することによりキャラクタ・ビ
ットを計数する。
の一実施例を示したものである。図で１及び２は、伝送
データに随伴する同期用２相の信号１及び信号２の入力
端子である。以後信号１をA,信号２をＢと表わす。3,4
は所要の同期信号パルス幅を決めるための遅延回路であ
る。遅延回路３の出力をA0,遅延回路４の出力をB0とす
ると、ビット同期信号14は の論理式で表わされるように、排他的論理和回路5,6
と、反転回路７及び論理積回路８とにより生成され、ま
たキャラクタ開始同期信号15は、A0・B0・・の論理
式で表わされるように、反転回路9,10及び４入力論理積
回路11とにより生成され、キャラクタ終了同期信号22は
▲▼・▲▼・Ａ・Ｂの論理式で表わされるよう
に、反転回路19,20及び４入力論理積回路21とにより生
成される。12は、ｎビット・シフトレジスタ（ｎは、最
大キャラクタ長以上の整数）で、キャラクタ開始同期信
号15により初期状態（通常は全データ“H"）にイニシャ
ライズし、ビット同期信号14をシフト・クロックとして
入力端子13に入力される伝送データ信号、信号３を順次
再生する。このとき、同時にキャラクタ開始同期信号15
によりリセット（０クリア）されたカウンタ17により、
ビット同期信号14を計数することによりキャラクタ・ビ
ットを計数する。
26は、Ｒ−Ｓフリップ・フロップでキャラクタ開始同
期信号15によりリセットされ、キャラクタ終了同期信号
22によりセットされる。これにより、Ｒ−Ｓフリップ・
フロップ26の出力27は、伝送データ・キャラクタが完全
に再生されたことを示し、データ受信制御部は、この信
号により、受信データの読出しタイミングを得ることが
可能となり、再生データ出力16及び、キャラクタ長カウ
ント出力18を正しく、読み取ることができる。またデー
タ読み取り後、外部信号入力23により、リセットするこ
とも可能である。
期信号15によりリセットされ、キャラクタ終了同期信号
22によりセットされる。これにより、Ｒ−Ｓフリップ・
フロップ26の出力27は、伝送データ・キャラクタが完全
に再生されたことを示し、データ受信制御部は、この信
号により、受信データの読出しタイミングを得ることが
可能となり、再生データ出力16及び、キャラクタ長カウ
ント出力18を正しく、読み取ることができる。またデー
タ読み取り後、外部信号入力23により、リセットするこ
とも可能である。
以上説明したように、本発明は、伝送データ信号に随
伴する２相信号よりビット同期信号，キャラクタ同期信
号を生成することにより、データ伝送速度に依存せず、
伝送データの再生が可能となるという効果がある。
伴する２相信号よりビット同期信号，キャラクタ同期信
号を生成することにより、データ伝送速度に依存せず、
伝送データの再生が可能となるという効果がある。
第１図は本発明の一実施例によるデジタル伝送データ再
生回路を示すブロック図、第２図は、第１図の各部の信
号タイミングを示す波形図である。 １……２相信号の内、信号１入力端子、２……２相信号
の内、信号２入力端子、3,4……遅延回路、5,6……排他
的論理和回路、７……反転回路、８……AND回路、9,10
……反転回路、11……４入力AND回路、12……シフトレ
ジスタ回路、13……伝送データ信号信号３入力、14……
ビット同期信号、15……キャラクタ開始同期信号、16…
…再生データ出力、17……カウンタ回路、18……キャラ
クタ長カウント出力、19,20……反転回路、21……４入
力AND回路、22……キャラクタ終了同期信号、23……デ
ータ読み出し確認入力、24……Ｒ回路、25……リセッ
ト信号、26……Ｒ−Ｓフリップ・フロップ、27……デー
タ・レディ信号出力。
生回路を示すブロック図、第２図は、第１図の各部の信
号タイミングを示す波形図である。 １……２相信号の内、信号１入力端子、２……２相信号
の内、信号２入力端子、3,4……遅延回路、5,6……排他
的論理和回路、７……反転回路、８……AND回路、9,10
……反転回路、11……４入力AND回路、12……シフトレ
ジスタ回路、13……伝送データ信号信号３入力、14……
ビット同期信号、15……キャラクタ開始同期信号、16…
…再生データ出力、17……カウンタ回路、18……キャラ
クタ長カウント出力、19,20……反転回路、21……４入
力AND回路、22……キャラクタ終了同期信号、23……デ
ータ読み出し確認入力、24……Ｒ回路、25……リセッ
ト信号、26……Ｒ−Ｓフリップ・フロップ、27……デー
タ・レディ信号出力。
Claims (1)
- 【請求項１】信号１と信号２との２相信号の状態をＳ
（信号1,信号２）と表現したとき（1,1）＝S3→Ｓ（0,
0）＝S0なる状態遷移を、伝送データキャラクタの直前
に配置し、伝送データ・キャラクタの各ビットの中間点
にS0→Ｓ（1,0）＝S2、S2→S3、S3→Ｓ（0,1）＝S1、S1
→S0の遷移をこの順に配置し、最終データ・ビットでの
遷移が、S1→S0のときはそのまま、S3→S1のときには、
S1→S3、S3→S2、S2→S0の３つの遷移を、S2→S3のとき
には、S3→S2、S2→S0の２つの遷移を、またS0→S2のと
きにはS2→S0の１つの遷移を、最終データ・ビットの直
後に追加配置し、その直後にS0→S3の遷移を配置するよ
うにした前記２相信号を随伴した伝送データ信号の再生
回路に於て、前記２相信号よりキャラクタ開始同期信
号、ビット同期信号及びキャラクタ終了同期信号を生成
する同期信号生成回路部と、前記キャラクタ開始同期信
号をイニシャライズ入力、前記ビット同期信号をシフト
クロック入力、前記の伝送データ信号をデータ入力する
伝送データ再生用シフト・レジスタ回路と、前記キャラ
クタ開始同期信号をリセット入力、前記ビット同期信号
をカウント入力とするキャラクタ長カウント回路と、前
記キャラクタ開始同期信号及び外部入力信号をリセット
入力、前記キャラクタ終了同期信号をセット入力とする
データ・レディ検出信号発生用Ｒ−Ｓフリップ・フロッ
プ回路とを有し、前記同期信号生成回部は前記信号１を
入力とする遅延回路１と、前記信号２を入力とする遅延
回路２と、前記信号１と前記遅延回路２の出力とを入力
する排他的論理和回路１と、前記信号２と前記遅延回路
１の出力とを入力とする排他的論理和回路２と、前記排
他的論理和回路１の出力と前記排他的論理和回路２の出
力を反転した信号とを入力とする２入力論理積回路１
と、前記信号１及び信号２を各々反転した信号と前記遅
延回路１及び遅延回路２の出力とを入力する４入力論理
積回路２と、前記遅延回路１及び遅延回路２の出力を各
々反転した信号と前記信号１及び信号２とを入力とする
４入力論理積回路３から構成され、前記論理積回路１の
出力を前記ビット同期信号とし、前記論理積回路２の出
力を前記キャラクタ開始同期信号とし、前記論理積回路
３の出力をキャラクタ終了同期信号とすることを特徴と
するデジタル伝送データ再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239609A JP2590935B2 (ja) | 1987-09-22 | 1987-09-22 | デジタル伝送データ再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62239609A JP2590935B2 (ja) | 1987-09-22 | 1987-09-22 | デジタル伝送データ再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481425A JPS6481425A (en) | 1989-03-27 |
| JP2590935B2 true JP2590935B2 (ja) | 1997-03-19 |
Family
ID=17047289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62239609A Expired - Lifetime JP2590935B2 (ja) | 1987-09-22 | 1987-09-22 | デジタル伝送データ再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590935B2 (ja) |
-
1987
- 1987-09-22 JP JP62239609A patent/JP2590935B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481425A (en) | 1989-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2944039B2 (ja) | 不安定防止回路 | |
| JPH09312669A (ja) | データ伝送方式 | |
| JPS62501044A (ja) | クロック回復回路 | |
| US4862482A (en) | Receiver for Manchester encoded data | |
| JPS5811780B2 (ja) | デイジタル・デ−タ伝送方式 | |
| US4740998A (en) | Clock recovery circuit and method | |
| JP2641276B2 (ja) | ２段式同期装置 | |
| JPS5923647A (ja) | 直列デ−タ信号の変換方法および変換回路 | |
| JP2590935B2 (ja) | デジタル伝送データ再生回路 | |
| JP2948245B2 (ja) | 通信ネットワーク局のための送受信同期化装置 | |
| JP2722634B2 (ja) | シリアルデータ伝送方式 | |
| JPS60224346A (ja) | 同期クロツク発生回路 | |
| JP2752654B2 (ja) | スクランブル化符号のデータ伝送方式 | |
| JP3001414B2 (ja) | 符号誤り訂正装置 | |
| JPH0210619B2 (ja) | ||
| JP3513399B2 (ja) | シリアルデータによるタイミング可変装置 | |
| JP2723078B2 (ja) | 非同期データ伝送回路 | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JP2536435Y2 (ja) | パリテイ計数回路 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| JPH1198200A (ja) | 調歩同期式シリアルデータ送受信方法と送信装置，受信装置および送受信装置 | |
| JP2698287B2 (ja) | 調歩同期方式通信のための受信回路 | |
| JPS6224736A (ja) | スタツフ同期回路 | |
| JPH0438017A (ja) | シリアル‐パラレル変換回路 | |
| JPH0450777B2 (ja) |