JPS5811780B2 - デイジタル・デ−タ伝送方式 - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル信号を装置相互間に伝送する方式に
実施するに適するデータ伝送方式に関する。

特に、そのデータ伝送速度を向上するための改良に関す
るものである。

ディジタル信号を取扱う方式で屯ディジタル信号を２点
間に伝送することがしばしば必要になる。

一般にその伝送は可能な限り高速に行われることが望ま
れる。

このようなディジタル伝送は、ある一つの場所に配置さ
れた一つのシステムから、遠方の他の場所に配置された
別の一つのシステムに対して発生することもあれば、ま
た、一つのシステム内の長い伝送路で結合されたサブユ
ニット間に発生することもある。

例えば大規模ディジタルシステムでは、複数の架に多数
のサブユニットが配置され、架間配線手段によってこれ
らが相互に結線されて構成される。

このために様々なタイミングエラーが発生し、そのうち
の最悪のものに対しても正確な架間伝送が行われるよう
に、データ伝送の最高伝送速度が定められる。

またこのような方式では、伝送されるデータ１バイト毎
の遅延とクロック信号との間の時間差が大きくなると、
リタイミングが問題になる。

一般には設計段階でこの伝送遅延の限界が認識されて、
サブユニット間のデータ伝送の同期方式では、その速度
限界がリタイミングの問題が発生しないような速度に定
められる。

通常のデータ速度にはこのように上限があり、このよう
なシステムでは、この上限に等しい速度あるいはこれよ
り低い速度でデータ伝送が行われるときには、リタイミ
ングの問題は発生しない。

しかし、これを越えるとリタイミングの問題が起こる。

この上限を越えるようなことは、そのシステムの中に特
別な従来技術が採用されたときにしばしば発生する。

従来はこの場合に複雑なりタイミングの回路を導入する
等の方法によりこれを解決しなければならなかった。

本発明は、通常のデータ伝送速度を越えた場合に対する
方法あるいは装置を提供することを目的とする。

本発明は、このような２つの位置の装置間に行われるデ
ータ伝送で、通常のデータ速度限界を越えるデータ伝送
が必要になったときに、リタイミングその他の複雑な装
置を導入することなく、高速のデータ伝送を行うことの
できる方式および装置を提供することを目的とする。

本発明は、第１の位置から第２の位置へ伝送路を介して
ディジタル・データを伝送するデータ伝送方式において
、上記伝送路のクロック信号に同期する第１のクロック
信号発生回路から発生された第１のクロック信号を上記
第１の位置から上記第２の位置へ伝送する手段と、上記
第２の位置に配置された複数のデータ記憶回路と、上記
第２の位置に配置され上記第２の位置で受信されたデー
タを上記第２の位置で受信された上記第１のクロック信
号の制御の下に上記データ記憶回路に配分する選択回路
手段と、上記第２の位置に配置され上記記憶回路に記憶
されたデータを上記第２の位置にある第２のクロック信
号発生回路から発生されその周波数が上記第１のクロッ
ク信号のｎ倍（ｎは１以上の整数）である第２のクロッ
ク信号により制御されて直列データ流を変換する手段と
を備えたことを特徴とする。

ここで、二つの位置の間の伝送路のデータ伝送速度上限
はＡｂｉｔｓ／ｓｅｃであり、その間にはデータがデー
タ伝送速度Ｃｂｉｔｓ／ｓｅｃで伝送され、ここにＣは
Ａより大きく、第一のクロック信号の周波数はその正し
い伝送を保証するためにＡヘルツ以下でなげればならな
い。

この正しく伝送された信号は、第２の（または部分的な
）クロック信号によって再編成あるいはリタイミングさ
れる前にデータ記憶回路に分配するために使用される。

第１の位置から第２の位置へデータを伝送する方法には
、第２の位置に配置された発生器からの第二のクロック
信号の制御の下にデータ記憶回路から他のデータ記憶回
路へのリフロッキングのステップを含む。

ここに他のデータ記憶回路からのデータは、受信クロッ
ク発生器の制御の下に１個のデータハイウェイに多重化
される。

次に、第１の位置から第２の位置に対して、通常のシス
テムのデータ速度限界を越える速度でディジタルデータ
を伝送する装置、およびこの装置の動作について実施例
を図示して説明する。

第１図は第１および第２の位置で配置された装置、およ
び伝送路のブロック構成図で、この装置は通常のデータ
速度限界の約２倍の速度の動作を行うことができる。

第２図は第１および第２の位置に配置された装置、およ
び伝送路のブロック構成図で、この装置は通常のデータ
速度限界の約Ｎ倍の速度の動作を行うことができる。

第３図は上記第１図に示すシステムの正常動作時の波形
図である。

第４図は上記第２図に示すシステムの正常動作時の波形
図である。

第１図で、第１の位置Ｘと第２の位置Ｙは伝送路Ｚで結
合されている。

この伝送路は一例として通常の伝送速度２０４８Ｋｂｉ
ｔｓ／ｓｅｃと４０９６Ｋｂｉｔｓ／ｓｅｃとの間にあ
る。

いま、データ伝送速度が４０９６Ｋｂｉｔｓ／ｓｅｃに
選ばれたものとする。

第１の位置Ｘにおける内部クロック信号ハイウェイは、
４０９６ＫＨｚに選ばれ、このクロック信号は接続線１
に与えられ、この接続線はＤ形フリップフロップ２のク
ロック端子、およびＪＫフリップフロップ３のクロック
端子にそれぞれ接続されている。

このＪＫフリップフロップ３のＪおよびＫの入力端子は
、それぞれ論理「１」の電位に接続されている。

従って、このＪＫフリップフロップ３の出力は矩形波で
あって、内部クロック周波数の半分の周波数で、データ
伝送周期のほぼ中央またはちょうど中央でその変化が起
こる。

送信データは端子１００に供給され、Ｄ形フリップフロ
ップ２のＤ入力に与えられる。

その出力には４０９６ＫＨｚの内部クロック信号に同期
した信号が現われる。

二進分割回路として動作するＪＫフリップフロップ３か
ら得られる２０４８ＫＨｚクロツクは伝送路に供給され
る前に、差動出力伝送路駆動回路５に引渡される。

一方データ信号は伝送路駆動回路４により、伝送に先立
って増幅される。

従って、伝送路１０１の部分に現われる送信データは４
０９６Ｋｂｉｔｓ／ｓｅｃの速度であり、伝送路１０２
の部分に現われるクロック信号は２０４８ＫＨｚの速度
である。

このデータ信号は第２の位置Ｙで、差動入力単一出力線
路受信回路６により受信される。

一方、クロック信号は差動入力単一出力線路受信回路７
により受信される。

フリップフロップ３および９は一対のデータ記憶回路で
、正側のクロックパルスを受入れるように構成されたエ
ツジ・トリガ・フリップフロップである。

フリップフロップ９は、反転回路１０から供給される反
転された２０４８ＫＨｚのクロック信号を受信するよう
に構成されている。

フリップフロップ８は２０４８ＫＨｚのクロック信号を
直接受信するように構成されている。

従って、フリップフロップ８および９は、データを交互
に受信することになる。

線路受信回路６の出力に現われる４０９６Ｋｂｉｔｓ／
ｓｅｃの「奇数」ビットはデータ記憶回路８に記憶され
、同じく「偶数」ビットはデータ記憶回路９に記憶され
ることになる。

ここに「奇数」および「偶数」の語はデータビットの２
つを区別するために使用される。

「奇数」データビットは、もう一対のＤ形フリップフロ
ップからなるデータ記憶回路の一方１１に記憶され、「
偶数」データビットはその一対のＤ形フリップフロップ
からなるデータ記憶回路の他方に引渡される。

フリップフロップ１１および１２には、２０４８ＫＨｚ
のローカル・クロック信号の制御によりデータの読込み
が行われる。

このローカル・クロック信号は線路１４に与えられるロ
ーカル・クロック４０９６ＫＨｚから、第２の分周回路
１３により部分されて得られる。

この第２の分周回路１３はＪＫフリップフロップにより
構成され、そのＪおよびＫの入力端子には論理「１」が
与えられていて、相補 （ｃｏｍｐｌｅｍｅｎｔｉｎｇまたはｔｏｇｇｌｅ）フ
リップフロップとして動作し、４０９６ＫＨｚの入力ク
ロック信号を２分周する。

フリップフロップ１１および１２にそれぞれ記憶された
「奇数」および「偶数」のデータビットは、データ選択
回路１５で再結合される。

この選択回路１５の選択制御は第２の分周回路１３に接
続されているので、そのクロック速度は２０４８ＫＨｚ
である。

この選択回路１５には２個の入力端子と１個の出力端子
があり、その選択端子のクロック信号が論理「１」であ
るとき一方の入力端子のデータを選択し、その選択端子
のクロック信号が論理「Ｏ」であるとき他方の入力端子
のデータを選択するよう構成されている。

選択されたデータはその出力端子に現われる。

第二の分周回路１３から２０４８ＫＨｚのクロック信号
がこの選択回路に与えられているので、前述の「奇数」
および「偶数」ビットが交互に、一個の出力端子に現わ
れる。

このようにして、このデータ選択回路によって、データ
信号ははじめの形に戻され、しかも第２の位置Ｙのクロ
ックによってリタイミングされたことになる。

再結合されたデータは、Ｄ形フリップフロップ１６から
なる出力データ記憶回路に与えられ、４０９６ＫＨｚの
ローカル・クロック信号により同期される。

すなわち、第１の位置から第２の位置へ、４０９６Ｋｂ
ｉｔｓ／ｓｅｃで、２０４８ＫＨｚのクロック信号の制
御下で伝送されたデータ信号は、第２の位置Ｙでローカ
ル・クロック信号４０９６ＫＨｚによりリタイミングさ
れたことになる。

各装置の好ましい部品構成を示すと次のとおりである。

フリップフロップ２，８，９，１１，１２および１６は
・・・・・・・・・５Ｎ７４ＬＳ１７４フリツプフロツ
プ３、および１３は・・・・・・・・・５Ｎ７４Ｓ１１
２ データ選択回路１５は・・・・・・・・・５Ｎ７４ＬＳ
１５７反応回路１０は・・・・・・・・・５Ｎ７４ＳＯ
４線路駆動回路４および５は・・・・・・・・・５Ｎ７
５１１０線路受信回路６および７は・・・・・・・・・
５Ｎ７５１０７がよい。

伝送路１０１および１０２にそれぞれ付加された抵抗器
１７〜２４は、公知の手法により各伝送路の特性インピ
ーダンスを終端するよう構成されたものである。

すなわち、各抵抗器はそれの付加された各伝送線路の特
注インピーダンスの半分に等しい抵抗に設定されている
。

この構成のシステムでは、伝送路が複数（ｎ）の並行す
るデータハイウェイにより構成されることが好ましい。

第３図には上記第１図で説明した実施例装置の動作波形
図を示す。

第３図の上段には、Ａ１゜Ａ２およびＡ３で示す３個の
データパルスを示す下段の波形は、デユーティサイクル
５０％のクロックパルスで、その変移点はちょうど上段
波形のデータパルスと一致する。

上段の通常データ速度は、パルスＡ１およびＡ３の周波
数に相当するもので、この通常データ速度にパルスＡ２
が追加され、データ速度を増加した状態を示す。

クロックパルスの周波数は、上段の通常データ速度に相
当する。

クロックパルスがシステム内で受ける歪は上段の通常デ
ータ速度では最小である。

単一のクロック信号が供給される場合には、デユーティ
サイクル５０％のクロックパルスを使用すると、このパ
ルスの全ての変移点でシステムが正しい動作を行うよう
に有効に利用することができる。

クロック信号に他のデユーティサイクルを採用すると、
他のクロック信号を必要とすることになるが、システム
の正しい動作の妨げになるものではない。

理想的には、クロックパルスの変移はデータパルスの中
心領域に一致することがよい。

もし、クロックパルスの変移がデータパルスの変移に接
近すると、このタイミングの相互関係はむつかしくなり
、装置設計も困難を伴うことになる。

すなわち、クロック信号の変移点がデータの変移点に接
近したとしても、データ記憶回路によりそれがはっきり
論理「１」であるか論理「０」であるかが区別されるよ
うに、信号の値は一定であることがよい。

また、クロック信号の変移点で、データ記憶回路により
それがはっきり論理「１」であるか論理「０」であるか
が区別されるように、信号の値は一定であることがよい
。

第２図は本発明の別の実施例構成図である。

この例は通常のデータ速度限界の６倍の伝送を行うよう
に構成された例である。

第１図に述べた装置の全ての部分が含まれ、さらにいく
つかの部分が追加されている。

データ信号は、伝送路の部分１０１を介して送信され、
第２の位置で差動入力単一出力の線路受信機６により受
信される。

追加された部分には、ＪＫフリップフロップ４８および
４９が含まれる。

第１の位置の送信側に配置されたＪＫフリップフロップ
３，４８および４９はリングカウンタを構成し、入力線
１にある送信側のクロック信号により駆動されている。

フリップフロップ４８および４９により供給される追加
のパルスは、第２の位置に送信される追加の２個のクロ
ック信号を作るために使われる。

この追加の２個のクロック信号は、駆動回路３３および
３５により駆動され、それぞれ伝送路の部分１０３およ
び１０１を経て伝送される。

駆動回路３３および３５の構成は駆動回路５と同様であ
る。

第２の位置では、この追加の２個のクロック信号は一線
路受信回路７と同様の線路受信回路３４および３６によ
り受信される。

第２の位置には、追加に２対のデータ記憶回路３９およ
び４０、および４３および４４が備えられている。

このうち、１対のデータ記憶回路３９および４０は、そ
れぞれ線路受信回路３４および反転回路３７により得ら
れるクロック信号で制御される。

また他の１対のデータ記憶回路４３および４４は、それ
ぞれ線路受信回路３６および反転回路３８により得られ
るクロック信号で制御される。

これらのデータ記憶回路３９および４０、および４３お
よび４４は、前述のデータ記憶回路８および９と同様に
、それぞれのクロック信号に制御されて機能する。

データ記憶回路１１および１２に対応して、さらに追加
のデータ記憶回路４１および４２、および４５および４
６が備えられている。

これらのデータ記憶回路は、第２の位置で発生されるロ
ーカルタロツク信号により制御される。

このローカルクロック信号は、リングカウンタ４７によ
り得られる。

リングカウンタ４７は送信側のリングカウンタと同様の
構成である。

リングカウンタ４７は第２の位置に配置されたローカル
タロツク信号により駆動される。

記憶されたデータはマルチプレクサ１５により、直列形
態に順次再編成される。

このマルチプレクサ１５は第１図に示す選択回路と同様
の機能のものであるが、当然のことながら多数のデータ
信号の処理を行うことができるように、その規模が大き
く構成されている。

このマルチプレクサ１５はカウンタγ３により制御され
る。

カウンタ７３は、マルチプレクサ１５０６個の入力から
１個を選択するように、少なくとも６個の出力を送出す
ることかできるように構成されている。

ここで選択されたデータはフリップフロップ１６によっ
て、ローカル・クロック信号に同期させられる。

これは第１図に示すものと同様である。

第２図に示す装置の動作を第４図に示す波形図により説
明する。

第４図最上段のデータ波形のうち、Ａ１およびＡ３が通
常のデータ速度のデータである。

このデータの間に、データパルスＢ１゜ＣＩ、Ａ２．Ｂ
２およびＣ２が挿入増加されている。

これらのデータパルスは、１対毎に１個のクロックパル
スによって選別される。

すなわち、クロック信号ＣＬ１はデータパルスＡ１およ
びＡ２を選別し、クロック信号ＣＬ２はデータパルスＢ
１およびＢ２を選別し、クロック信号ＣＬ３はデータパ
ルスＣ１およびＣ２を選別する。

このクロック信号ＣＬ２はフリップフロップ４８の出力
であり、クロック信号ＣＬ３はフリップフロップ４９の
出力である。

第４図に示すクロック信号はいずれもデユーティサイク
ル５０％のものであり、３個のクロック信号はこのシス
テムを動作させるための６個の変移を与える。

これ以外のデユーティサイクルのクロック信号を用いる
と、各データ信号＆クロック信号が必要になって、クロ
ック信号の数が増加する。

またクロック信号の伝送帯域幅も増加することになる。

しかし、デユーティサイクル５０％以外のクロック信号
によっても、なおこのシステムを動作させることが可能
である。

以上実施例で述べたように、通常のデータ速度限界の２
倍（即ちＮ−２）のデータ速度の信号を伝送するために
、１個のクロック信号と、第２の位置に配置された１対
のデータ記憶回路が必要である。

通常のデータ速度限界の６倍（即ちＮ＝６）のデータ速
度の信号を伝送するために、３個のクロック信号と、第
２の位置に配置された３対のデータ記憶回路が必要であ
る。

第２図に示す実施例で説明したように、通常の４デ一タ
速度の２倍以上のデータ速度でデータ伝送を行う場合に
は、送信側の周波数分割回路から得られるただ１個のク
ロック信号をいくつかの異なる位相のクロック信号とし
て伝送路に伝送すればよいことがわかる。

受信側では、その１個のクロック信号が例えば一連の並
列遅延線のような装置を通過するので、適当なタイミン
グのクロック信号の変移は送信データを受信側記憶回路
にゲートさせるために供することができる。

以上述べたように、本発明によれば２つの位置の装置間
に行われるデータ伝送で、通常のデータ速度限界を越え
るデータ伝送が必要になったときに、極く簡単ないくつ
かの回路を追加することにより、高速のデータ伝送を行
うことができる。

本発明の方式は、一つのシステムのサブユニットの間で
架間の伝送線を通じて行われるデータ伝送に実施して特
に効果的である。

本発明を実施するために、そのサブユニット内に辻助瞳
れる部品は、僅かに数個の集積回路であり、既存の装置
を根本的に変更することを必要としない優れた特長があ
る。

【図面の簡単な説明】

第１図は本発明実施例装置のブロック構成図。 第２図は本発明の別の実施例装置のブロック構成図。 第３図は第１図に示す実施例装置の動作説明用波形図。 第４図は第２図に示す実施例装置の動作説明用波形図。 １・・・・・・送信クロック信号線、２・・・・・・Ｄ
形フリップフロップ、３・・・・・・ＪＫフリップフロ
ップ、４°°。 ・・・データ信号送信駆動回路、５・・・・・・クロッ
ク信号・送信駆動回路、６・・・・・・データ信号線路
受信回路、７・・・・・・クロック信号線路受信回路、
８，９・・・・・・データ記憶回路、１０・・・・・・
反転回路、１１，１２・・・・・・データ記憶回路、１
３・・・・・・ＪＫフリップフロップ、１４・・・・・
・受信クロック信号線、１５・・・・・・選択回路、１
６・・・・・・Ｄ形フリップフロップ、１７〜３２・・
・・・・線路終端抵抗、３３・・・・・・クロック信号
送信駆動回路、３４・・・・・・クロック信号線路受信
回路、３５・・・・・・クロック信号送信駆動回路、３
６・・・・・・クロック信号線路受信回路、３７，３８
・・・・・・反転回路、３９〜４６・・・・・・データ
記憶回路、４７・・・・・・リングカウンタ、４８，４
９・・・・・・フリップフロップ、７３・・・・・・カ
ウンタ、１００・・・・・・データ信号入力線、１０１
〜１０４・・・・・・伝送線路。

Claims (1)

1. 【特許請求の範囲】 １ 第１の位置から第２の位置へ伝送路を介してディジ
   タル・データを伝送するデータ伝送方式において、 上記伝送路のクロック信号に同期する第１のクロック信
   号発生回路から発生された第１のクロック信号を上記第
   １の位置から上記第２の位置へ伝送する手段と、 上記第２の位置に配置された複数のデータ記憶回路と、 上記第２の位置に配置され上記第２の位置で受信された
   データを上記第２の位置で受信された上記第１のクロッ
   ク信号の制御の下に上記データ記憶回路に配分する選択
   回路手段と、 上記第２の位置に配置され上記データ記憶回路に記憶さ
   れたデータを上記第２の位置にある第２のクロック信号
   発生回路から発生されその周波数が上記第１のクロック
   信号のｎ倍（ｎは１以上の整数）である第２のクロック
   信号により制御されて直列データ流に変換する手段と を備えたことを特徴とするディジタル・データ伝送方式
   。 ２ 第２の位置に配置されたデータ記憶回路は２個のフ
   リップフロップにより構成され、 この２個のフリップフロップのうちの一方のフリップフ
   ロップは受信された第１のクロック信号がそのクロック
   入力端子に供給され、 上記２個のフリップフロップのうちの他方のフリップフ
   ロップは上記第１のクロック信号を入力とする反転回路
   の出力に馴れるクロック信号がそのクロック入力端子に
   供給されるように構感された 特許請求の範囲第１項に記載のディジタル・データ伝送
   方式。 ３ 第１のクロック信号発生回路が、周波数および波形
   が同一で位相が異なる複数のクロック信号を発生するよ
   うに構成された特許請求の範囲第１項に記載のディジタ
   ル・データ伝送方式。 ４ 第１の位置から第２の位置へ伝送路を介してディジ
   タル・データを伝送するデータ伝送方式において、 上記伝送路のクロック信号に同期する第１のクロック信
   号発生回路から発生された第１のクロック信号を上記第
   １の位置から上記第２の位置へ伝送する手段と、 上記第２の位置に配置された複数のデータ記憶回路と、 上記第２の位置に配置され上記第２の位置で受信された
   データを上記第２の位置で受信された上記第１のクロッ
   ク信号の制御の下に上記データ記憶回路に配分する選択
   回路手段と、 上記第２の位置に配置され上記記憶回路に記憶されたデ
   ータを上記第２の位置にある第２のクロック信号発生回
   路から発生されその周波数が上記第１のクロック信号の
   周波数と等しい第２のクロック信号により制御されて転
   送記憶する複数の追加のデータ記憶回路と、 上記第２の位置に配置され上記追加のデータ記憶回路に
   記憶されたデータを上記第２のクロック信号から発生さ
   れその周波数が上記第１のクロック信号のｎ倍（ｎは１
   以上の整数）である第３のクロック信号により制御され
   て直列データ流に変換する手段と を備えたことを特徴とするディジタル・データ伝送方式
   。 ５ 第２の位置に配置されたデータ記憶回路は２個のフ
   リップフロップにより構成され、 この２個のノリツブフロップのうちの一方のノリツブフ
   ロップは受信された第１のクロック信号がそのクロック
   入力端子に供給され、 上記２個のフリップフロップのうちの他方のフリップフ
   ロップは上記第１のクロック信号を入力とする反転回路
   の出力に現れるクロック信号がそのクロック入力端子に
   供給されるように構成され、第２の位置に配置された追
   加のデータ記憶回路も２個の７リツプフロツプにより構
   成され、この２個のフリップフロップのクロック入力端
   子には同一周波数の互いに位相の異なる第３のクロック
   信号が供給されるように構成された 特許請求の範囲第４項に記載のディジタル・データ伝送
   方式。 ６ 第１のクロック信号発生回路が、周波数および波形
   が同一で位相が異なる複数のクロック信号を発生するよ
   うに構成された特許請求の範囲第４項に記載のディジタ
   ル・データ伝送方式。 ７ 第１の位置から第２の位置へ伝送路を介してディジ
   タル・データを伝送するデータ伝送方式において、 上記伝送路のクロック信号に同期する第１のクロック信
   号発生回路から発生された第１のクロック信号を上記第
   １の位置から上記第２の位置へ伝送する手段と、 上記第２の位置に配置された複数のデータ記憶回路と、 上記第２の位置に配置され上記第２の位置で受信された
   データを上記第２の位置で受信された上記第１のクロッ
   ク信号の制御の下に上記データ記憶回路に配分する選択
   回路手段と、 上記第２の位置に配置され上記記憶回路に記憶されたデ
   ータを上記第２の位置にある第２のクロック信号発生回
   路から発生されその周波数力吐記第１のクロック信号の
   ｎ倍（ｎは１以上の整数）である第２のクロック信号に
   より制御されて直列データ流に変換する手段と を備え、 上記第１の位置に、周波数Ｃヘルツ（Ｈｚ）の内部クロ
   ック信号で駆動される送信データ記憶回路を備え、 上記第１のクロック信号発生回路は上記内部クロックを
   Ｎ分周（Ｎは２以上の整数）するディジタル分周回路に
   より構成され、 伝送路上で実用的な限度の歪により伝送できるデータ速
   度限界をＡとするとき、 （Ｃ／Ｎ）＜Ａ であることを特徴とするディジタル・データ伝送方式。 ８ 第２のクロック信号発生回路は、第１の位置の内部
   クロック信号と等しい周波数のクロック信号を発生する
   特許請求の範囲第７項に記載のディジタル・データ伝送
   方式。