JPH09312635A - クロック信号伝送装置 - Google Patents
クロック信号伝送装置Info
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- JPH09312635A JPH09312635A JP12577796A JP12577796A JPH09312635A JP H09312635 A JPH09312635 A JP H09312635A JP 12577796 A JP12577796 A JP 12577796A JP 12577796 A JP12577796 A JP 12577796A JP H09312635 A JPH09312635 A JP H09312635A
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- signal
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- Synchronisation In Digital Transmission Systems (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】伝送路での波形歪の影響を軽減してクロック信
号を伝送する。 【解決手段】送信側の分周器1は、周期Tのクロック信
号P1を1/n(nは2以上の整数)に分周し、パルス
幅nTでデューティ50%のパルス信号P2を生成して
シフトレジスタ2へ出力する。シフトレジスタ2は、パ
ルス信号P2をクロック信号P1に応じて順次シフト
し、互いに一定の時間差Tを有するn個のパルス信号P
3−1,P3−2,……,P3−nを生成し、伝送路1
01,102,……,10nへそれぞれ送出する。受信
側のパルス検出器3は、パルス信号P3−1,P3−
2,……,P3−nをそれぞれ受信し、各パルスの立上
り、立下りをそれぞれ検出し、パルスの立上り、立下り
を示すパルスP4を生成する。クロック再生器4は、パ
ルスP4に基づいてクロック信号P1と同一周波数の再
生クロック信号P5を生成する。
号を伝送する。 【解決手段】送信側の分周器1は、周期Tのクロック信
号P1を1/n(nは2以上の整数)に分周し、パルス
幅nTでデューティ50%のパルス信号P2を生成して
シフトレジスタ2へ出力する。シフトレジスタ2は、パ
ルス信号P2をクロック信号P1に応じて順次シフト
し、互いに一定の時間差Tを有するn個のパルス信号P
3−1,P3−2,……,P3−nを生成し、伝送路1
01,102,……,10nへそれぞれ送出する。受信
側のパルス検出器3は、パルス信号P3−1,P3−
2,……,P3−nをそれぞれ受信し、各パルスの立上
り、立下りをそれぞれ検出し、パルスの立上り、立下り
を示すパルスP4を生成する。クロック再生器4は、パ
ルスP4に基づいてクロック信号P1と同一周波数の再
生クロック信号P5を生成する。
Description
【0001】
【発明の属する技術分野】本発明はクロック信号伝送装
置に関し、特にデータ信号と共に伝送するクロック信号
の伝送装置に関する。
置に関し、特にデータ信号と共に伝送するクロック信号
の伝送装置に関する。
【0002】
【従来の技術】一般に、伝送するクロック信号の周波数
が高くなると、伝送路上でクロック信号に波形歪が発生
し、パルス幅またはデューティが変動する。このような
問題点を解決する手段が特開平4−10011号公報に
より開示されている。この公報によれば、送信側では、
クロック信号及びその反転信号の2信号をそれぞれ送出
し、受信側では、前記2信号を受信してそれぞれ1/2
分周し、これら1/2分周した信号間の排他的論理和信
号を受信クロック信号としている。
が高くなると、伝送路上でクロック信号に波形歪が発生
し、パルス幅またはデューティが変動する。このような
問題点を解決する手段が特開平4−10011号公報に
より開示されている。この公報によれば、送信側では、
クロック信号及びその反転信号の2信号をそれぞれ送出
し、受信側では、前記2信号を受信してそれぞれ1/2
分周し、これら1/2分周した信号間の排他的論理和信
号を受信クロック信号としている。
【0003】
【発明が解決しようとする課題】しかし、上述した従来
例では、クロック信号の周波数が更に高くなれば、クロ
ック信号及びその反転信号にも波形歪が生じ、クロック
信号を正常に伝送することが困難になるという問題点が
ある。
例では、クロック信号の周波数が更に高くなれば、クロ
ック信号及びその反転信号にも波形歪が生じ、クロック
信号を正常に伝送することが困難になるという問題点が
ある。
【0004】本発明の目的は、伝送するクロック信号の
周波数が高くなっても、伝送路での波形歪の影響を軽減
できるクロック信号伝送装置を提供することにある。
周波数が高くなっても、伝送路での波形歪の影響を軽減
できるクロック信号伝送装置を提供することにある。
【0005】
【課題を解決するための手段】本発明のクロック信号伝
送装置は、送信側において、伝送するクロック信号を分
周して低周波数のパルス信号に変換し、このパルス信号
をクロック信号の周期に相当する一定時間差を有する複
数のパルス信号として複数の伝送路を介して伝送する。
具体的には、周期Tのクロック信号を送信側から受信側
へ伝送するクロック信号伝送装置であって、前記送信側
は、前記周期Tのクロック信号を1/n(nは2以上の
整数)に分周してデューティ50%でパルス幅nTのパ
ルス信号を生成する分周手段と、前記パルス幅nTのパ
ルス信号に前記クロック信号の周期Tに相当する遅延を
順次与え互いに時間差Tのn系統のパルス信号を生成し
送信する送信パルス生成手段とを有し、前記受信側は、
前記n系統のパルス信号をそれぞれ受信してパルスの立
上り、立下りをそれぞれ検出し、パルスの立上り、立下
り位置を示すパルスを生成するパルス検出手段と、前記
パルスの立上り、立下り位置を示すパルスに基づき前記
周期Tのクロック信号を再生するクロック再生手段とを
有する。
送装置は、送信側において、伝送するクロック信号を分
周して低周波数のパルス信号に変換し、このパルス信号
をクロック信号の周期に相当する一定時間差を有する複
数のパルス信号として複数の伝送路を介して伝送する。
具体的には、周期Tのクロック信号を送信側から受信側
へ伝送するクロック信号伝送装置であって、前記送信側
は、前記周期Tのクロック信号を1/n(nは2以上の
整数)に分周してデューティ50%でパルス幅nTのパ
ルス信号を生成する分周手段と、前記パルス幅nTのパ
ルス信号に前記クロック信号の周期Tに相当する遅延を
順次与え互いに時間差Tのn系統のパルス信号を生成し
送信する送信パルス生成手段とを有し、前記受信側は、
前記n系統のパルス信号をそれぞれ受信してパルスの立
上り、立下りをそれぞれ検出し、パルスの立上り、立下
り位置を示すパルスを生成するパルス検出手段と、前記
パルスの立上り、立下り位置を示すパルスに基づき前記
周期Tのクロック信号を再生するクロック再生手段とを
有する。
【0006】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【0007】図1は本発明の一実施形態を示すブロック
図である。ここで、送信側から受信側へ伝送するクロッ
ク信号P1は周期Tのパルス信号であり、複数の伝送路
101〜10nを使用して伝送する。
図である。ここで、送信側から受信側へ伝送するクロッ
ク信号P1は周期Tのパルス信号であり、複数の伝送路
101〜10nを使用して伝送する。
【0008】送信側には分周器1およびシフトレジスタ
2を設けている。分周器1は、周期Tのクロック信号P
1を1/n(nは2以上の整数)に分周し、パルス幅n
Tでデューティ50%のパルス信号P2を生成してシフ
トレジスタ2へ出力する。シフトレジスタ2はn個の出
力端を有し、パルス信号P2をクロック信号P1に応じ
て順次シフトし、互いに一定の時間差を有するn個のパ
ルス信号P3−1,P3−2,……,P3−nを生成
し、n個の出力端から伝送路101,102,……,1
0nへそれぞれ送出する。
2を設けている。分周器1は、周期Tのクロック信号P
1を1/n(nは2以上の整数)に分周し、パルス幅n
Tでデューティ50%のパルス信号P2を生成してシフ
トレジスタ2へ出力する。シフトレジスタ2はn個の出
力端を有し、パルス信号P2をクロック信号P1に応じ
て順次シフトし、互いに一定の時間差を有するn個のパ
ルス信号P3−1,P3−2,……,P3−nを生成
し、n個の出力端から伝送路101,102,……,1
0nへそれぞれ送出する。
【0009】図2は、n=4とした場合の各信号のタイ
ミングを示している。この場合、周期Tのクロック信号
P1は、分周器1によって1/4分周され、パルス幅4
Tでデューティ50%のパルス信号P2に変換される。
パルス信号P2はシフトレジスタ2に入力し、クロック
信号P1に応じて順次シフトし、クロック信号P1の周
期Tに相当する一定時間差Tを有するパルス信号P3−
1,P3−2,……,P3−4として4系統の伝送路1
01,102,……,104へそれぞれ送出される。
ミングを示している。この場合、周期Tのクロック信号
P1は、分周器1によって1/4分周され、パルス幅4
Tでデューティ50%のパルス信号P2に変換される。
パルス信号P2はシフトレジスタ2に入力し、クロック
信号P1に応じて順次シフトし、クロック信号P1の周
期Tに相当する一定時間差Tを有するパルス信号P3−
1,P3−2,……,P3−4として4系統の伝送路1
01,102,……,104へそれぞれ送出される。
【0010】一方、受信側には、図1に示したように、
パルス検出器3およびクロック再生器4が設けられてい
る。パルス検出器3は、伝送路101,102,……,
10nを伝送してきたパルス信号P3−1,P3−2,
……,P3−nをそれぞれ受信し、図2に示したよう
に、各パルスの立上り、立下りをそれぞれ検出して、各
パルスの立上り、立下りを示すパルスP4を生成する。
このパルスP4の周波数はクロック信号P1の周波数と
一致している。このようなパルス検出器3は、例えば、
パルス信号P3−1,P3−2,……,P3−nのパル
ス立上り、立下りを検出する複数のパルス検出回路と、
これらパルス検出回路の出力を加算してパルスP4を生
成する論理和回路とで構成できる。
パルス検出器3およびクロック再生器4が設けられてい
る。パルス検出器3は、伝送路101,102,……,
10nを伝送してきたパルス信号P3−1,P3−2,
……,P3−nをそれぞれ受信し、図2に示したよう
に、各パルスの立上り、立下りをそれぞれ検出して、各
パルスの立上り、立下りを示すパルスP4を生成する。
このパルスP4の周波数はクロック信号P1の周波数と
一致している。このようなパルス検出器3は、例えば、
パルス信号P3−1,P3−2,……,P3−nのパル
ス立上り、立下りを検出する複数のパルス検出回路と、
これらパルス検出回路の出力を加算してパルスP4を生
成する論理和回路とで構成できる。
【0011】クロック再生器4は、PLL(フェースロ
ックドループ)で構成されており、パルスP4に基づい
てVCO(電圧制御発振回路)を制御し、クロック信号
P1と同一周波数の再生クロック信号P5を生成する。
ックドループ)で構成されており、パルスP4に基づい
てVCO(電圧制御発振回路)を制御し、クロック信号
P1と同一周波数の再生クロック信号P5を生成する。
【0012】このように、送信側において、周期Tのク
ロック信号P1を1/n(nは2以上の整数)に分周
し、デューティ50%でパルス幅nTの低周波数のパル
ス信号P2に変換し、このパルス信号P2をクロック信
号P1の周期Tに相当する一定時間差Tを有するパルス
信号P3−1,P3−2,……,P3−nとしてn系統
の伝送路101,102,……,10nを介して伝送す
ることにより、受信側では、n系統の伝送路を介してパ
ルス信号P3−1,P3−2,……,P3−nを受信
し、パルス立上り立下りをそれぞれ検出してクロック信
号P1と同一周波数のクロック信号P5を再生できる。
ロック信号P1を1/n(nは2以上の整数)に分周
し、デューティ50%でパルス幅nTの低周波数のパル
ス信号P2に変換し、このパルス信号P2をクロック信
号P1の周期Tに相当する一定時間差Tを有するパルス
信号P3−1,P3−2,……,P3−nとしてn系統
の伝送路101,102,……,10nを介して伝送す
ることにより、受信側では、n系統の伝送路を介してパ
ルス信号P3−1,P3−2,……,P3−nを受信
し、パルス立上り立下りをそれぞれ検出してクロック信
号P1と同一周波数のクロック信号P5を再生できる。
【0013】
【発明の効果】以上説明したように本発明によれば、周
期Tのクロック信号を1/n(nは2以上の整数)に分
周し、デューティ50%で周期nTの低周波数のパルス
信号とし、このパルス信号を互いに時間Tだけ遅延させ
てn本の伝送路を介して伝送することにより、伝送路に
おいて発生する波形歪の影響を軽減してクロック信号を
伝送できる。
期Tのクロック信号を1/n(nは2以上の整数)に分
周し、デューティ50%で周期nTの低周波数のパルス
信号とし、このパルス信号を互いに時間Tだけ遅延させ
てn本の伝送路を介して伝送することにより、伝送路に
おいて発生する波形歪の影響を軽減してクロック信号を
伝送できる。
【図1】本発明の一実施形態を示すブロック図である。
【図2】図1に示した各信号の一例を示すタイミングチ
ャートである。
ャートである。
1 分周器 2 シフトレジスタ 3 パルス検出器 4 クロック再生器 101〜10n 伝送路 P1 クロック信号 P2,P3,P4 パルス信号 P5 再生クロック信号
Claims (2)
- 【請求項1】 周期Tのクロック信号を送信側から受信
側へ伝送するクロック信号伝送装置であって、前記送信
側は、前記周期Tのクロック信号を1/n(nは2以上
の整数)に分周してデューティ50%でパルス幅nTの
パルス信号を生成する分周手段と、前記パルス幅nTの
パルス信号に前記クロック信号の周期Tに相当する遅延
を順次与え互いに時間差Tのn系統のパルス信号を生成
し送信する送信パルス生成手段とを有し、 前記受信側は、前記n系統のパルス信号をそれぞれ受信
してパルスの立上り、立下りをそれぞれ検出し、パルス
の立上り、立下り位置を示すパルスを生成するパルス検
出手段と、前記パルスの立上り、立下り位置を示すパル
スに基づき前記周期Tのクロック信号を再生するクロッ
ク再生手段とを有することを特徴とするクロック信号伝
送装置。 - 【請求項2】 前記送信パルス生成手段が、前記周期T
のクロック信号に応じて前記パルス幅nTのパルス信号
を順次シフトさせ、n個の出力端から前記n系統のパル
ス信号を出力するシフトレジスタで構成されていること
を特徴とする請求項1記載のクロック信号伝送装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12577796A JPH09312635A (ja) | 1996-05-21 | 1996-05-21 | クロック信号伝送装置 |
CA002203725A CA2203725C (en) | 1996-05-21 | 1997-04-25 | Method of transmitting clock signal and device employing the same |
US08/844,697 US5781049A (en) | 1996-05-21 | 1997-04-25 | Method of transmitting clock signal and device employing the same |
EP97107672A EP0809358A3 (en) | 1996-05-21 | 1997-05-09 | Method of transmitting clock signal and device employing the same |
KR1019970019342A KR100221821B1 (ko) | 1996-05-21 | 1997-05-19 | 클록 신호 전송 방법 및 그 방법을 이용한 장치 |
AU23525/97A AU715717B2 (en) | 1996-05-21 | 1997-05-20 | Method of transmitting clock signal and device employing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12577796A JPH09312635A (ja) | 1996-05-21 | 1996-05-21 | クロック信号伝送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09312635A true JPH09312635A (ja) | 1997-12-02 |
Family
ID=14918589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12577796A Pending JPH09312635A (ja) | 1996-05-21 | 1996-05-21 | クロック信号伝送装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5781049A (ja) |
EP (1) | EP0809358A3 (ja) |
JP (1) | JPH09312635A (ja) |
KR (1) | KR100221821B1 (ja) |
AU (1) | AU715717B2 (ja) |
CA (1) | CA2203725C (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5939919A (en) * | 1996-09-12 | 1999-08-17 | Hyundai Electronics America Inc | Clock signal distribution method for reducing active power dissipation |
US6067648A (en) * | 1998-03-02 | 2000-05-23 | Tanisys Technology, Inc. | Programmable pulse generator |
US6608514B1 (en) * | 1999-02-23 | 2003-08-19 | Kabushiki Kaisha Toshiba | Clock signal generator circuit and semiconductor integrated circuit with the same circuit |
US6856184B2 (en) * | 2003-01-15 | 2005-02-15 | Agilent Technologies, Inc | Clock divider circuit |
TWI245178B (en) * | 2004-01-16 | 2005-12-11 | Realtek Semiconductor Corp | Clock generation method and apparatus |
US7299875B2 (en) * | 2004-06-08 | 2007-11-27 | Halliburton Energy Services, Inc. | Methods for controlling particulate migration |
US8228561B2 (en) * | 2007-03-30 | 2012-07-24 | Xerox Corporation | Method and system for selective bitmap edge smoothing |
US20090015066A1 (en) * | 2007-07-10 | 2009-01-15 | Yazaki North America, Inc. | Close-loop relay driver with equal-phase interval |
JP2013037734A (ja) * | 2011-08-05 | 2013-02-21 | Elpida Memory Inc | 半導体装置 |
US11989148B2 (en) | 2020-12-30 | 2024-05-21 | Stmicroelectronics International N.V. | Data bridge for interfacing source synchronous datapaths with unknown clock phases |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1129036A (en) * | 1978-05-30 | 1982-08-03 | Colin R. Betts | Digital data transmission |
JPS6170816A (ja) * | 1984-09-13 | 1986-04-11 | Futaba Corp | 符号再生装置 |
JPH0410011A (ja) * | 1990-04-27 | 1992-01-14 | Oki Electric Ind Co Ltd | クロック信号分配回路 |
DE4041625A1 (de) * | 1990-12-22 | 1992-07-02 | Ant Nachrichtentech | Asynchrone uebertragung ueber ein synchrones digitalsignal-uebertragungssystem |
JPH0831847B2 (ja) * | 1991-10-09 | 1996-03-27 | 株式会社ネットワークサプライ | ディジタル信号中継伝送装置 |
-
1996
- 1996-05-21 JP JP12577796A patent/JPH09312635A/ja active Pending
-
1997
- 1997-04-25 CA CA002203725A patent/CA2203725C/en not_active Expired - Fee Related
- 1997-04-25 US US08/844,697 patent/US5781049A/en not_active Expired - Fee Related
- 1997-05-09 EP EP97107672A patent/EP0809358A3/en not_active Withdrawn
- 1997-05-19 KR KR1019970019342A patent/KR100221821B1/ko not_active IP Right Cessation
- 1997-05-20 AU AU23525/97A patent/AU715717B2/en not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
EP0809358A2 (en) | 1997-11-26 |
US5781049A (en) | 1998-07-14 |
AU715717B2 (en) | 2000-02-10 |
CA2203725A1 (en) | 1997-11-21 |
KR100221821B1 (ko) | 1999-09-15 |
KR970078197A (ko) | 1997-12-12 |
CA2203725C (en) | 2001-07-03 |
AU2352597A (en) | 1997-11-27 |
EP0809358A3 (en) | 1999-01-07 |
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