JPH0410011A - クロック信号分配回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はクロック信号の送信基板よりマザーボードを介
して単数または複数の受信基板にクロ・ツク信号を分配
する回路に関するものである。

［従来の技術］ 第２図は例えば従来のクロック信号分配回路図であり、
１はデユーティ５０％のクロック信号を発生するクロッ
クジェネレータ、２は同相クロックドライバ、３は同相
クロックレシーバ、４はマザーボード、５はマサ−ボー
ド４と、同相クロックドライバ２の実装された送信基板
と同相クロックレシーバ３の実装された受信基板とを接
続するためのコネクタである。図の信号Ａはクロックジ
ェネレータの出力信号であり、分配すべきクロック信号
である。信号Ｂはマザーボード４上のクロック信号、信
号Ｃは同相クロックレシーバ３の出力の受信クロック信
号である。

第３図は、第２図の動作を説明するための波形図である
。第３図により分かるように、信号Ａと信号Ｃてはクロ
ック信号のパルス幅（正確には論理“１”のパルス幅）
またはデユーティが異なっている。信号Ａでは、論理“
０″と“１″の時間比がほぼ１対１でデユーティ５０％
であるのに対し、信号Ｃでは、同時間比がほぼ２対３で
デユーティ４０％となっている。この信号Ｃのデユーデ
イの変化は、マザーボード４やコネクタ５により構成さ
れる信号伝送路上における信号Ｂの波形歪（即ち波形の
立上り時間及び立下り時間の劣化）により生ずる。従っ
て信号Ｂの波形歪は信号Ｂを伝送する信号伝送路の特性
により変化する。

一般に第２図のようにマザーボード４を経由して供給さ
れるクロック信号は、信号Ｃのようにパルス幅が変化す
るため、パルス幅（またはデユーティ）の規定されるＬ
ＳＩ等のクロック入力としては使用できない。そこでパ
ルス幅の保障できるクロック信号を供給するため、例え
ば第４図に示すような回路が一般に用いられていた。

第４図は従来のデユーティ５０％のタロツク信号分配回
路図であり、１〜５は第２図と同一のものである。６は
クロックジェネレータ１の出力したクロックである信号
りを１／２に分周した信号Ｅ出力する１７２分周器であ
る。７は信号Ｆの立下りエツジで信号Ｇをサンプリング
するＤ型フリップフロップ（以下Ｄ　Ｆ／Ｐと略す）で
ある。８は逆相クロックレシーバであり、信号Ｅで信号
Ｈの位相を同相とするために、入力信号の論理を反転し
て出力する。９はクロックパルス幅の規定されたＬＳＩ
である。

第５図は、第４図の動作を説明するめたの波形図である
。

第５図を参照し、第４図の動作を説明する。タロツクジ
ェネレータ１から出力される信号りは分配すさき信号Ｅ
の２倍の周波数のクロック信号である。１／２分周器６
は信号りの立下りエツジで動作し、第５図に示されるよ
うに信号りを１７２に分周した信号Ｅを出力する。信号
り、Ｅはマザーボード４上の信号伝送路を伝送され、同
相クロックレシーバ３、逆相クロックレシーバ８を介し
テ信号Ｆ、Ｇとなるが、信号Ｆ、Ｇは、信号伝送路上の
信号伝播時間と波形歪により第５図に示されるように、
クロック信号の多少の遅延時間と論理“１”のパルス幅
の変化を生じている。しかしクロック周波数は信号伝送
路を経由することにより変化しないので、信号Ｆの立下
りエツジのタイミングに信号Ｇをサンプリングすること
により作動するＤＦ／Ｆ７は、デユーティ５０％の信号
ＨをＬＳＩ９に供給できる。

［発明が解決しようとする課題］ 上記のようなりロック信号分配回路では、クロック信号
Ｅの周波数が高周波になった場合に、信号りは信号Ｅの
２倍の周波数を必要とするため、信号りを駆動するドラ
イバ素子の出力波形の歪が大きくなり、信号りが伝送で
きなくなることがある。

第６図は第３図の信号Ｂの周波数を１．６７倍にしたと
きの波形図である。同図の信号では波形歪が大きいため
、クロック信号として使用することができない。

このため第３図のクロック信号Ａの周波数を高くして、
第４図に示す回路を用いて、信号Ａは信号Ｅに、信号Ｃ
は信号Ｈに対応させて伝送しようとする場合に、この２
倍の周波数である信号りを伝送し、Ｄ　Ｆ／Ｐを駆動で
きる程度の立下りエツジを存する信号Ｆを得ることがで
きない。従ってクロック信号の周波数が高周波になると
、デユーティ５０％のクロック信号（信号ＣまたはＨ）
を得られないという問題点があった。

本発明はかかる問題点を解決するためになされたもので
、送信基板よりパルス幅の規定されたクロック信号を受
信基板に分配するときに、従来のようにクロック信号の
２倍または２倍以上の周波数の信号伝送を必要とせずに
、送信基板よりクロック信号と等しい周波数の信号を波
形歪の生じるマザーボードを介して受信基板に伝送して
も、規定されたパルス幅の受信クロック信号を得ること
ができるクロック信号分配回路を提供することを目的と
する。

［課題を解決するための手段］ 本発明に係るクロック信号分配回路は、クロック信号の
送信基板より単数または複数の受信基板にクロック信号
を分配する回路において、分配すべきクロック信号と、
その反転信号とをそれぞれ駆動して受信基板に前記２種
類の信号をそれぞれ伝送する一対のクロックドライバを
含む送信基板と、前記伝送された２種類の信号をそれぞ
れ受信する一対のクロックレシーバと、該一対のクロッ
クレシーバの出力信号をそれぞれ１／２に分周する一対
の分周回路と、該一対の分周回路の出力信号間の排他的
論理和を演算して受信クロック信号として出力する排他
的論理和回路と、前記分配すべきクロック信号と前記受
信クロック信号の位相が異なっているときに、前記一対
の分周回路の一方の分周動作を抑制して位相調整を行な
う位相調整回路とを含む受信基板とを備えたものである
。

［作用コ 本発明においては、クロック信号の送信基板より単数ま
たは複数の受信基板にクロック信号を分配する回路にお
いて、送信基板に含まれる一対のクロックドライバが分
配すべきクロック信号と、その反転信号とをそれぞれ駆
動して受信基板に前記２種類の信号をそれぞれ伝送する
。また受信基板には一対のクロックレシーバ、一対の分
周回路、排他的論理和回路及び位相調整回路か含まれ、
対のクロックレシーバか前記伝送された２種類の信号を
それぞれ受信し、一対の分周回路が前記−対のクロック
レシーバの出力信号をそれぞれ１／２に分周し、排他的
論理和回路が前記一対の分周回路の出力信号間の排他的
論理和を演算して受信クロック信号として出力し、位相
調整回路が前記分配すべきクロック信号と前記受信クロ
ック信号の位相が異なっているときに、前記一対の分配
回路の一方の分周動作を抑制して位相調整を行なう。

［実施例］ 第１図は本発明の一実施例を示すクロック信号分配回路
図であり、１．４．５及び９は第４図と同一のものであ
る。図において、１１は同相クロックドライバ、１２は
逆相クロックドライバ、１３．１４は同相クロックレシ
ーバ、　１５．１６はＪＫ型ラフリップフロップ以下Ｊ
ＫＦ／Ｆという）、１７は排他的論理和回路、１８はＤ
Ｆ／Ｆ　、　１９は＋５Ｖの電源線、２０．２１はマザ
ーボード４上の信号線である。

第７図は第１図の動作を説明するための波形図である。

第７図を参照し第１図の動作を説明する。クロックジェ
ネレータ１はパルス幅を保障して分配すべきクロック信
号として、第７図に示されるようなデユーティ５０％の
信号ａを出力し、同相クロックドライバー１及び逆相ク
ロックドライバー２に供給する。該ドライバー１及び１
２はそれぞれマザーボード４の信号伝送路を経由して信
号ａとその逆相の駆動信号を同相クロックレシーバ−３
及び１４へ伝送する。この同相クロックレシーバ−３及
び１４から出力される信号す及びＣは、第７図に示され
るように、その周期は信号ａと同一であるが、そのパル
ス幅は、波形歪により論理“１”の時間幅が論理“０”
の時間幅よりも小さくなっている。またここで信号ａの
立上りと信号Ｃの立下りとの間の遅延時間をΔｔ　、信
号ａの立下りと信号すの立下りとの間の遅延時間をΔｔ
２とする。

信号すはＪ　Ｋ　Ｐ／Ｆ１５のタロツク（ＣＫ）入力及
びＤ　Ｆ／Ｆ１８のクロック入力に供給され、また信号
ＣはＪＫＰ／Ｆ１Ｂのクロック入力に供給される。これ
らのＪ　ＫＰ／Ｆ１５．１６及びＤ　Ｐ／Ｐ１ｇは、そ
のクロック入力信号の立下りエツジによりＪ、に入力及
びＤ入力信号をサンプリングする記憶素子である。

Ｊ　Ｋ　Ｆ／Ｆ１５は、その人力Ｊ、Ｋが共に＋５Ｖに
接続されて論理“１”に固定されているため、クロック
信号の１／２分周回路として作動し、この出力信号ｄは
第７図に示されるようにクロック信号すの立下りエツジ
毎に反転する信号となる。そして信号ｄは排他的論理和
回路１７の一方の入力に供給される。またここで信号す
の立下りと信号ｄの立下りとの間の遅延時間をΔｔ４と
する。

信号ＣはＪ　Ｋ　Ｐ／Ｆ１６のクロック入力に供給され
、その出力信号ｅは排他的論理和回路１７の他方の入力
に供給される。排他的論理和回路１７の出力信号ｆはＤ
　Ｆ／Ｐ１ｇのＤ入力とＬＳＩ９へのクロック入力とし
て供給される。そしてＤ　Ｐ／Ｐ１８の出力信号ｇかＪ
　Ｋ　Ｆ／ＰＬ６の入力Ｊ、にとして供給される。

ＪＫＦ／Ｐ１５及び１６は電源投入時の初期状態におい
ては、その出力信号は論理“１′または“０″のいずれ
の場合も存在する。その結果信号ａと信号ｆとは位相が
同相と逆相の２つの場合があり、逆相の場合にはこの位
相を同相とするために位相調整をする初期動作が必要と
なる。以下この位相調整回路の動作について説明する。

第７図の波形図では、電源投入時に信号ａが論理″０”
で、信号ｆが論理“１′の逆相の場合の例を示している
。まず信号ａの立上りエツジからΔｔ　経過後の時刻ｔ
１において、同相クロックドライバー４の出力信号Ｃが
立下り、この立下りエツジよりΔｔ３経過後にＪ　Ｋ　
Ｆ／Ｆ１６が反転し、その出力信号ｅが論理“０°にな
ると、排他的論理和回路１７の一方の入力信号ｅが論理
“Ｏ“となる。

該回路１７の他の入力信号ｄは電源投入時から論理″０
″となっているので、その出力信号ｆは、入力信号ｅが
論理“０”になるのと同時に、論理“０”となる。この
排他的論理和回路１７の出力信号ｆの論理“Ｏ”が、信
号ａの立下りエツジからΔｔ２経過後の時刻ｔ２におい
て、信号すの立下りエツジによりＤ　Ｐ／Ｐ１８にサン
プリングされ、その出力信号ｇは論理“Ｏ”となり、こ
の信号ｇの論理“Ｏ″かＪ　Ｋ　Ｐ／Ｆ１８のＪ、に入
力に供給される。また時刻ｔ２の信号すの立下りエツジ
によりＪ　Ｋ　Ｆ／Ｆ１５は反転し、この立下りエツジ
よりΔｔ４経過後に、出力信号ｄは論理“１”になる。

次の時刻ｔ３において、出力信号Ｃが立下り、この立下
りタロツク信号かＪＫＦ／ＦＪ８に供給されても、この
時に共通のＪＳＫ入力である信号ｇが論理“０″である
ため、Ｊ　ＫＦ／Ｐｌ＆は反転せず、その出力信号ｅの
状態は変らない。従ってこの信号ｅが入力されている排
他的論理和回路１７の出力信号ｆもその位相が変らない
。この結果時刻ｔ３以降においては、信号ａと信号ｆと
の位相が一致して同相となる。このため次の時刻ｔ４に
おいて信号すが立下り、この立下りエツジよりΔｔ２経
過後に、Ｊ　Ｋ　Ｆ／Ｆ１５が反転し、その出力信号ｄ
が論理“Ｏ”になると、排他的論理和回路１７の出力信
号ｆも論理″０”となる。

以下ＪＫＦ／Ｆ１５の出力信号ｄは信号すの立下りエツ
ジから素子の遅延時間Δｔ４経過毎に反転を繰り返し、
Ｊ　Ｋ　Ｆ／Ｆ１［ｉの出力信号ｅは信号Ｃの立下りエ
ツジから素子の遅延時間Δｔ３経過毎に反転を繰り返す
。このため信号ｄと信号ｅの排他的論理和信号である信
号ｆも信号ｄの立上りと信号ｅの立下り毎に信号変化が
発生し、結果的に信号ａと同周期で且つデユーティのほ
ぼ等しい信号ｆか得られることになる。また時刻ｔ４以
降においては、Ｄ　Ｐ／ＦＬ６へのクロック信号すの立
下りの時刻には、毎回り入力である信号ｆはまだ論理“
１”の状態にあるので、ＤＦ／Ｐ１６は常にこの信号ｆ
の論理“１”をサンプリングして、その出力信号ｇを論
理“１“の状態に保持する。

前記説明の通り排他的論理和回路１７の出力信号ｆのパ
ルス幅は信号ｄ及びｅの論理反転する際の時刻により決
定される。しかしＪ　Ｋ　Ｆ／Ｆ１５及び１６への入力
クロックの立下りエツジから出力変化までの各素子の遅
延時間の差１Δｔ３−Δｔ４　ｌは十分に小さいので、
実際上は無視することができる。従って信号ｆのパルス
幅は信号す及びＣの立下りエツジの間隔によりほぼ決定
されることになる。

即ち信号ａの立上りエツジから信号Ｃの立下りエツジま
での時間Δｔｌと、信号ａの立下りエツジから信号すの
立下りエツジまでの時間Δｔ２とか等しくなければ、信
号ａの論理“０゛のパルス幅（デユーティ５０％である
ので論理“１′のパルス幅と等しい）に対して両時間の
差であるΔｔ　−Δｔ２　またけ誤差か生じることにな
る。

■ しかしマザーボード４上の信号線２０．２１の伝送路特
性を、はぼ等しく設計することは可能であり、信号す及
びＣの波形もほぼ等しくすることもできる。これにより
上記ＩΔｔ１−Δｔ２１の値を十分に小さくして、実用
上支障のないクロック信号ｆとしてＬＳＩ９に供給する
ことができる。

なお、第１図の実施例においては、マザーボード４を介
してクロック信号を受信する受信基板が１枚の場合の例
を示したが、本発明はこれに限定されものではなく、同
相クロックドライバ１１及び逆相クロックドライバ１２
の駆動能力を大きくしておけば、同時に複数の受信基板
にクロック信号を分配することができる。

［発明の効果］ 以上詳細に説明したように本発明によれば、クロック信
号の送信基板よりマザーボードを介して単数または複数
の受信基板にクロック信号を分配する回路において、分
配すべきクロック信号と、その反転信号とをそれぞれ駆
動してマザーボードを介して受信基板に、前記２種類の
信号をそれぞれ伝送し、前記伝送された２種類の信号を
それぞれ受信後、該受信信号をそれぞれ１／２に分周し
た信号間の排他的論理和信号を受信クロック信号として
分配するようにしたので、従来のように分配すべきクロ
ック信号の２倍または２倍以上の高周波信号を伝送する
必要がなく、送信基板よりクロック信号と等しい周波数
の信号を波形歪の生じるマザーボードを介して受信基板
に伝送しても、規定されたパルス幅の受信クロック信号
が得られ、また従来より高周波のクロック信号の伝送が
可能となるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すクロ・ツク信号分配回
路図、第２図は従来のクロック信号分配回路図、第３図
は第２図の動作を説明するための波形図、第４図は従来
のデユーティ５０％のクロック信号分配回路図、第５図
は第４図の動作を説明するための波形図、第６図は第３
図の信号Ｂの周波数の１，６７倍の波形図、第７図は第
１図の動作を説明するための波形図である。 図において、１はタロツクジェネレータ、２．１１は同
相クロックドライバ、３．１３．１４は同相クロックレ
シーバ、４はマザーボード、５はコネクタ、６はｌ／２
分周器、７．１８はＤＦ／Ｐ、８は逆相クロックレシー
バ　９はパルス幅の規定されたＬＳＩ、１２は逆相クロ
ックドライバ、１５．１６はＪ　ＫＦ／Ｆ　、１７は排
他的論理和回路、１９は＋５Ｖ電源線、２０．２１は信
号線である。 ２　同相クロ／クドライバ ５コネクタ 従来のクロック信号分配回路し１ 第２図 電 □時間 第２図の動作を説明するだめの波形図 □時間 第３図の信号Ｂの周沢数の１０７倍、り波形図第６図 第１図の動作を説明するための波形図

Claims (1)

1. 【特許請求の範囲】 クロック信号の送信基板より単数または複数の受信基板
   にクロック信号を分配する回路において、分配すべきク
   ロック信号と、その反転信号とをそれぞれ駆動して受信
   基板に、前記２種類の信号をそれぞれ伝送する一対のク
   ロックドライバを含む送信基板と、 前記２種類の信号をそれぞれ受信する一対のクロックレ
   シーバと、該一対のクロックレシーバの出力信号をそれ
   ぞれ１／２に分周する一対の分周回路と、該一対の分周
   回路の出力信号間の排他的論理和を演算して受信クロッ
   ク信号として出力する排他的論理和回路と、前記分配す
   べきクロック信号と前記受信クロック信号の位相が異な
   っているときに、前記一対の分周回路の一方の分周動作
   を抑制して位相調整を行なう位相調整回路とを含む受信
   基板とを備えたことを特徴とするクロック信号分配回路
   。