JPH042024B2 - - Google Patents
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- JPH042024B2 JPH042024B2 JP59020766A JP2076684A JPH042024B2 JP H042024 B2 JPH042024 B2 JP H042024B2 JP 59020766 A JP59020766 A JP 59020766A JP 2076684 A JP2076684 A JP 2076684A JP H042024 B2 JPH042024 B2 JP H042024B2
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- 101150019878 F13a1 gene Proteins 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 5
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- 230000000694 effects Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 101100328360 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr1 gene Proteins 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、データ受信回路に関し、特に受信信
号から送信情報の“１”、“０”に対応した情報パ
ルス信号を復元するようにした回路に関するもの
である。
号から送信情報の“１”、“０”に対応した情報パ
ルス信号を復元するようにした回路に関するもの
である。
異なる装置間でデータ伝送を行う場合、これら
装置間を接続しているケーブルの伝ぱん特性によ
り、受信信号に歪みを生じる。このため、受信信
号を一定の信号レベルにて判定し復元しようとす
ると、第１図に示されるように、パルス信号のデ
ユーテイ比にばらつきが発生する。第１図におい
て、ａは送信信号の波形、ｂの実線は受信信号の
波形例で、点線で示された判定レベルThにより、
ｃのようなパルス信号の波形が得られる。一方、
同じａの送信波形に対して、伝送歪により受信波
形がｄの実線で示された波形となつた場合、点線
で示された判定レベルThにより、ｅに示される
ようなパルス信号の波形が得られ、ｃとｅで得ら
れたパルス信号のデユーテイ比が異つてしまう。
装置間を接続しているケーブルの伝ぱん特性によ
り、受信信号に歪みを生じる。このため、受信信
号を一定の信号レベルにて判定し復元しようとす
ると、第１図に示されるように、パルス信号のデ
ユーテイ比にばらつきが発生する。第１図におい
て、ａは送信信号の波形、ｂの実線は受信信号の
波形例で、点線で示された判定レベルThにより、
ｃのようなパルス信号の波形が得られる。一方、
同じａの送信波形に対して、伝送歪により受信波
形がｄの実線で示された波形となつた場合、点線
で示された判定レベルThにより、ｅに示される
ようなパルス信号の波形が得られ、ｃとｅで得ら
れたパルス信号のデユーテイ比が異つてしまう。
上記のような、デユーテイ比にばらつきのある
パルス信号を、受信装置内のクロツクパルスを用
いて送信情報の“１”、“０”に対応した情報パル
ス信号に復元する場合、従来は複雑な回路が必要
であつた。
パルス信号を、受信装置内のクロツクパルスを用
いて送信情報の“１”、“０”に対応した情報パル
ス信号に復元する場合、従来は複雑な回路が必要
であつた。
本発明の目的は、簡単な回路構成のもので、送
信情報の“１”、“０”に対応した情報パルス信号
を得るようにした信号復元回路を提供することに
ある。
信情報の“１”、“０”に対応した情報パルス信号
を得るようにした信号復元回路を提供することに
ある。
〔発明の構成〕
本発明によれば、受信信号から送信情報の
“１”、“０”に対応した情報パルス信号を復元す
るようにしたデータ受信回路における信号復元回
路において、前記受信信号を一定の信号レベルに
て判定してパルス信号列を得るようにしたインタ
フエース回路と、該インタフエース回路からの各
パルス信号の立上り或いは立下りのどちらか一方
のエツヂによりセツトされ、制御信号によりリセ
ツトされる第１のフリツプ・フロツプ（以下、
Ｆ・Ｆと略称す）と、クロツプパルス発生器と、
該第１のＦ・Ｆの出力を受け、前記クロツクパル
ス発生器からのクロツクパルス到来直前の前記第
１のＦ・Ｆのレベルを保持する第２のＦ・Ｆと、
少なくとも前記第１のＦ・Ｆの出力を受け、前記
第１のＦ・Ｆがセツト状態の場合、前記クロツク
パルス到来直後に前記第１のＦ・Ｆを強制的にリ
セツト状態にするための前記制御信号を発生する
手段とを有し、前記第２のＦ・Ｆの出力に送信情
報の“１”、“０”に対応した情報パルス信号を得
るようにしたデータ受信回路における信号復元回
路が得られる。
“１”、“０”に対応した情報パルス信号を復元す
るようにしたデータ受信回路における信号復元回
路において、前記受信信号を一定の信号レベルに
て判定してパルス信号列を得るようにしたインタ
フエース回路と、該インタフエース回路からの各
パルス信号の立上り或いは立下りのどちらか一方
のエツヂによりセツトされ、制御信号によりリセ
ツトされる第１のフリツプ・フロツプ（以下、
Ｆ・Ｆと略称す）と、クロツプパルス発生器と、
該第１のＦ・Ｆの出力を受け、前記クロツクパル
ス発生器からのクロツクパルス到来直前の前記第
１のＦ・Ｆのレベルを保持する第２のＦ・Ｆと、
少なくとも前記第１のＦ・Ｆの出力を受け、前記
第１のＦ・Ｆがセツト状態の場合、前記クロツク
パルス到来直後に前記第１のＦ・Ｆを強制的にリ
セツト状態にするための前記制御信号を発生する
手段とを有し、前記第２のＦ・Ｆの出力に送信情
報の“１”、“０”に対応した情報パルス信号を得
るようにしたデータ受信回路における信号復元回
路が得られる。
以下、図面を参照して本発明の実施例について
詳細に説明する。
詳細に説明する。
第２図を参照すると、本発明によるデータ受信
回路における信号復元回路は、受信信号を一定の
信号レベルにて判定し、種々のデユーテイ比を有
するパルス信号を出力するインタフエース回路１
０と、インタフエース回路１０から出力されるパ
ルス信号をクロツク端子CK1で入力し、後述する
制御回路１３から出力される制御信号をクリア端
子CLR1で入力する第１のＤタイプＦ・Ｆ１１と、
該第１のＤタイプＦ・Ｆ１１の出力Q1を入力端
子D2で入力する第２のＤタイプＦ・Ｆ１２と、
第１のＤタイプＦ・Ｆ１１の出力Q1と第２のＤ
タイプＦ・Ｆ１２の出力Q2とを受け、第１のＤ
タイプＦ・Ｆに制御信号を発生する制御回路１３
とを有している。
回路における信号復元回路は、受信信号を一定の
信号レベルにて判定し、種々のデユーテイ比を有
するパルス信号を出力するインタフエース回路１
０と、インタフエース回路１０から出力されるパ
ルス信号をクロツク端子CK1で入力し、後述する
制御回路１３から出力される制御信号をクリア端
子CLR1で入力する第１のＤタイプＦ・Ｆ１１と、
該第１のＤタイプＦ・Ｆ１１の出力Q1を入力端
子D2で入力する第２のＤタイプＦ・Ｆ１２と、
第１のＤタイプＦ・Ｆ１１の出力Q1と第２のＤ
タイプＦ・Ｆ１２の出力Q2とを受け、第１のＤ
タイプＦ・Ｆに制御信号を発生する制御回路１３
とを有している。
更に、第２図の参照を受けると、第１のＤタイ
プＦ・Ｆ１１の入力端子D1及びプリセツト端子
PR1には、その端子をハイレベル“Ｈ”に保つ為
に電圧VDDが供給され、第２のＤタイプＦ・Ｆ１
２のプリセツト端子PR2及びクリア端子CLR2に
は、その端子をハイレベル“Ｈ”に保つ為に電圧
VDDが供給され、クロツク端子CK2にはクロツク
パルスcpが入力する。又、制御回路１３は、第
３のＤタイプＦ・Ｆ１３ａとナンドゲート１３ｂ
とから成り、第３のＤタイプＦ・Ｆ１３ａでは、
プリセツト端子PR3に電圧VDDが供給され、入力
端子D3及びクリア端子CLR3には第１のＤタイプ
Ｆ・Ｆの出力Q1が入力し、クロツク端子CK3に
はクロツクパルスcpが入力しており、ナンドゲ
ート１３ｂの入力端子には第２のＤタイプＦ・Ｆ
１２の出力Q2と第３のＤタイプＦ・Ｆ１３の出
力Q3とが入力して、その出力が制御信号として
第１のＤタイプＦ・Ｆ１１のクリア端子CLR1へ
入力している。
プＦ・Ｆ１１の入力端子D1及びプリセツト端子
PR1には、その端子をハイレベル“Ｈ”に保つ為
に電圧VDDが供給され、第２のＤタイプＦ・Ｆ１
２のプリセツト端子PR2及びクリア端子CLR2に
は、その端子をハイレベル“Ｈ”に保つ為に電圧
VDDが供給され、クロツク端子CK2にはクロツク
パルスcpが入力する。又、制御回路１３は、第
３のＤタイプＦ・Ｆ１３ａとナンドゲート１３ｂ
とから成り、第３のＤタイプＦ・Ｆ１３ａでは、
プリセツト端子PR3に電圧VDDが供給され、入力
端子D3及びクリア端子CLR3には第１のＤタイプ
Ｆ・Ｆの出力Q1が入力し、クロツク端子CK3に
はクロツクパルスcpが入力しており、ナンドゲ
ート１３ｂの入力端子には第２のＤタイプＦ・Ｆ
１２の出力Q2と第３のＤタイプＦ・Ｆ１３の出
力Q3とが入力して、その出力が制御信号として
第１のＤタイプＦ・Ｆ１１のクリア端子CLR1へ
入力している。
なお、上記構成のうち、ＤタイプＦ・Ｆ１１，
１２及び１３ａは、全て同じ機能を有し、同じ構
成をしており、入力データは、クロツクパルス
cpの立上りエツヂで出力に伝達される。これら
ＤタイプＦ・Ｆ１１，１２及び１３ａの機能が第
３図に機能表として表わされている。第３図にお
いて、Ｈはハイレベル、Ｌはロウレベル、↑はロ
ウレベル“Ｌ”からハイレベル“Ｈ”への遷移
（立上りエツヂ）、×はハイレベル“Ｈ”又はロウ
レベル“Ｌ”のいずれでもよい、をそれぞれ表わ
す。
１２及び１３ａは、全て同じ機能を有し、同じ構
成をしており、入力データは、クロツクパルス
cpの立上りエツヂで出力に伝達される。これら
ＤタイプＦ・Ｆ１１，１２及び１３ａの機能が第
３図に機能表として表わされている。第３図にお
いて、Ｈはハイレベル、Ｌはロウレベル、↑はロ
ウレベル“Ｌ”からハイレベル“Ｈ”への遷移
（立上りエツヂ）、×はハイレベル“Ｈ”又はロウ
レベル“Ｌ”のいずれでもよい、をそれぞれ表わ
す。
従つて、第１のＤタイプＦ・Ｆ１１は、インタ
フエース回路１０から出力されるパルス信号の立
上りエツヂでセツト、即ち出力Q1がハイレベル
“Ｈ”となり（第３図ｂ参照）、ナンドゲート１３
ｂの出力（制御信号）がロウレベル“Ｌ”になる
とリセツトされて出力Q1がロウレベル“Ｌ”と
なる（第３図ａ参照）。又、第２のＤタイプＦ・
Ｆ１２は、クロツクパルスcpの立上りエツヂで、
当該クロツクパルスcp直前の第１のＤタイプ
Ｆ・Ｆ１１の出力Q1の状態を保持する（第３図
ｂ及びｃ参照）。第３のＤタイプＦ・Ｆ１３ａは、
クロツクパルスcpの立上りエツヂで、当該クロ
ツクパルスcp直前の第１のＤタイプＦ・Ｆ１１
の出力Q1の状態を保持する（第３図ｂ及びｃ参
照）と共に、第１のＤタイプＦ・Ｆ１１の出力
Q1がロウレベル“Ｌ”になるとリセツト、即ち
出力Q3がロウレベル“Ｌ”になる。そして、ナ
ンドゲート１３ａは、第２のＤタイプＦ・Ｆ１２
と第３のＤタイプＦ・Ｆ１３ａの両方の出力Q2、
Q3がハイレベル“Ｈ”のとき、換言すると、ク
ロツクパルスcpの立上りエツヂで、当該クロツ
クパルスcp直前の第１のＤタイプＦ・Ｆ１１の
出力Q1がハイレベル“Ｈ”のとき、ロウレベル
“Ｌ”の信号（制御信号）を出力し、この制御信
号により、第１のＤタイプＦ・Ｆ１１は、当該ク
ロツクパルスcp到来直後にリセツトされて、そ
の出力Q1がロウレベル“Ｌ”となる。
フエース回路１０から出力されるパルス信号の立
上りエツヂでセツト、即ち出力Q1がハイレベル
“Ｈ”となり（第３図ｂ参照）、ナンドゲート１３
ｂの出力（制御信号）がロウレベル“Ｌ”になる
とリセツトされて出力Q1がロウレベル“Ｌ”と
なる（第３図ａ参照）。又、第２のＤタイプＦ・
Ｆ１２は、クロツクパルスcpの立上りエツヂで、
当該クロツクパルスcp直前の第１のＤタイプ
Ｆ・Ｆ１１の出力Q1の状態を保持する（第３図
ｂ及びｃ参照）。第３のＤタイプＦ・Ｆ１３ａは、
クロツクパルスcpの立上りエツヂで、当該クロ
ツクパルスcp直前の第１のＤタイプＦ・Ｆ１１
の出力Q1の状態を保持する（第３図ｂ及びｃ参
照）と共に、第１のＤタイプＦ・Ｆ１１の出力
Q1がロウレベル“Ｌ”になるとリセツト、即ち
出力Q3がロウレベル“Ｌ”になる。そして、ナ
ンドゲート１３ａは、第２のＤタイプＦ・Ｆ１２
と第３のＤタイプＦ・Ｆ１３ａの両方の出力Q2、
Q3がハイレベル“Ｈ”のとき、換言すると、ク
ロツクパルスcpの立上りエツヂで、当該クロツ
クパルスcp直前の第１のＤタイプＦ・Ｆ１１の
出力Q1がハイレベル“Ｈ”のとき、ロウレベル
“Ｌ”の信号（制御信号）を出力し、この制御信
号により、第１のＤタイプＦ・Ｆ１１は、当該ク
ロツクパルスcp到来直後にリセツトされて、そ
の出力Q1がロウレベル“Ｌ”となる。
次に、第２図に示した本実施例の動作を、第４
図のタイミングチヤートにより、第３図をも参照
して説明する。
図のタイミングチヤートにより、第３図をも参照
して説明する。
送信側から本受信回路へ送出する送信情報
“１”、“０”の信号列（第４図ａ）は、その送信
部でバイポーラ信号に変換され、このバイポーラ
信号が送信信号（第４図ｂ）としてケーブルに送
出される。この送信信号は、ケーブルの伝ぱん特
性により歪み、この歪んだ信号が本受信回路で受
信信号（第４図ｃ）として受信される。この受信
信号は、インタフエース回路１０で一定の信号レ
ベル（第４図ｃのTh）で判定され、パルス信号
（第４図ｄ）が得られる。即ち、第４図ｃの実線
及び点線で示された波形の受信信号は、それぞ
れ、第４図ｄの実線及び点線で示されるパルス信
号の波形となり、インタフエース回路１０から出
力されるパルス信号は、装置間のケーブル長の差
異等により、種々のデユーテイ比を持つことにな
る。なお、第４図ｄの実線波形は、デユーテイ比
が50％以下のパルス信号を、点線波形は、デユー
テイ比が50％以上のパルス信号をそれぞれ表わし
ている。
“１”、“０”の信号列（第４図ａ）は、その送信
部でバイポーラ信号に変換され、このバイポーラ
信号が送信信号（第４図ｂ）としてケーブルに送
出される。この送信信号は、ケーブルの伝ぱん特
性により歪み、この歪んだ信号が本受信回路で受
信信号（第４図ｃ）として受信される。この受信
信号は、インタフエース回路１０で一定の信号レ
ベル（第４図ｃのTh）で判定され、パルス信号
（第４図ｄ）が得られる。即ち、第４図ｃの実線
及び点線で示された波形の受信信号は、それぞ
れ、第４図ｄの実線及び点線で示されるパルス信
号の波形となり、インタフエース回路１０から出
力されるパルス信号は、装置間のケーブル長の差
異等により、種々のデユーテイ比を持つことにな
る。なお、第４図ｄの実線波形は、デユーテイ比
が50％以下のパルス信号を、点線波形は、デユー
テイ比が50％以上のパルス信号をそれぞれ表わし
ている。
上記パルス信号は、第１のＤタイプＦ・Ｆ１１
に入力し、第１のＤタイプＦ・Ｆ１１では、入力
パルス信号の立上りエツヂでセツトされて、その
出力Q1（第４図ｆ）がハイレベル“Ｈ”となる。
従つて、例えば、時刻ｔがt1以前における第４図
ｄに示される実線及び点線のパルス信号は、それ
ぞれの立上りエツヂで第４図ｆに示される実線及
び点線のように、出力Q1がハイレベル“Ｈ”と
なる。この出力Q1のハイレベル“Ｈ”の信号は、
第２のＤタイプＦ・Ｆ１２及び第３のＤタイプ
Ｆ・Ｆ１３ａに入力し、時刻t1のクロツクパルス
cp（第４図ｅ）の立上りエツヂで、第２及び第３
のＤタイプＦ・Ｆ１３ａはセツトされ、それらの
各出力Q2（第４図ｉ）、Q3（第４図ｇ）はハイレベ
ル“Ｈ”となる。この時刻t1で出力Q2及びQ3が
ハイレベル“Ｈ”になつたことにより、ナンドゲ
ート１３ａの出力なる制御信号（第４図ｈ）がロ
ウレベル“Ｌ”となる。そして、この制御信号が
ロウレベル“Ｌ”になつたことにより、第１のＤ
タイプＦ・Ｆ１１がリセツトされて、その出力
Q1がロウレベル“Ｌ”となり、出力Q1がロウレ
ベル“Ｌ”となると第３のＤタイプＦ・Ｆ１３ａ
がリセツトされて、その出力Q3がロウレベル
“Ｌ”となり、出力Q3がロウレベル“Ｌ”となる
と、ナンドゲート１３ｂの出力なる制御信号がハ
イレベル“Ｈ”となる。一方、第２のＤタイプ
Ｆ・Ｆ１２は、そのままセツト状態が保持され、
次のクロツクパルスcpの立上りエツヂの時刻t2ま
で、その出力Q2はハイレベル“Ｈ”となる。
に入力し、第１のＤタイプＦ・Ｆ１１では、入力
パルス信号の立上りエツヂでセツトされて、その
出力Q1（第４図ｆ）がハイレベル“Ｈ”となる。
従つて、例えば、時刻ｔがt1以前における第４図
ｄに示される実線及び点線のパルス信号は、それ
ぞれの立上りエツヂで第４図ｆに示される実線及
び点線のように、出力Q1がハイレベル“Ｈ”と
なる。この出力Q1のハイレベル“Ｈ”の信号は、
第２のＤタイプＦ・Ｆ１２及び第３のＤタイプ
Ｆ・Ｆ１３ａに入力し、時刻t1のクロツクパルス
cp（第４図ｅ）の立上りエツヂで、第２及び第３
のＤタイプＦ・Ｆ１３ａはセツトされ、それらの
各出力Q2（第４図ｉ）、Q3（第４図ｇ）はハイレベ
ル“Ｈ”となる。この時刻t1で出力Q2及びQ3が
ハイレベル“Ｈ”になつたことにより、ナンドゲ
ート１３ａの出力なる制御信号（第４図ｈ）がロ
ウレベル“Ｌ”となる。そして、この制御信号が
ロウレベル“Ｌ”になつたことにより、第１のＤ
タイプＦ・Ｆ１１がリセツトされて、その出力
Q1がロウレベル“Ｌ”となり、出力Q1がロウレ
ベル“Ｌ”となると第３のＤタイプＦ・Ｆ１３ａ
がリセツトされて、その出力Q3がロウレベル
“Ｌ”となり、出力Q3がロウレベル“Ｌ”となる
と、ナンドゲート１３ｂの出力なる制御信号がハ
イレベル“Ｈ”となる。一方、第２のＤタイプ
Ｆ・Ｆ１２は、そのままセツト状態が保持され、
次のクロツクパルスcpの立上りエツヂの時刻t2ま
で、その出力Q2はハイレベル“Ｈ”となる。
上記のようにして第１のＤタイプＦ・Ｆ１１
は、時刻t1のクロツクパルスcpの到来直後にリセ
ツトされて、その出力Q1はロウレベル“Ｌ”と
なるが、次のクロツクパルスcpの立上りエツヂ
の時刻t2までの間に、入力パルス信号の立上りエ
ツヂがないため、時刻t2でも出力Q1はロウレベル
“Ｌ”の状態が続く。従つて、出力Q1がロウレベ
ル“Ｌ”により、時刻t2のクロツクパルスcpの立
上りエツヂで第２のＤタイプＦ・Ｆ１２はリセツ
トされ、その出力Q2はロウレベル“Ｌ”となる
が、第３のＤタイプＦ・Ｆ１３ａの出力Q3及び
ナンドゲートの出力なる制御信号は、それぞれ前
の状態を保持し続ける。
は、時刻t1のクロツクパルスcpの到来直後にリセ
ツトされて、その出力Q1はロウレベル“Ｌ”と
なるが、次のクロツクパルスcpの立上りエツヂ
の時刻t2までの間に、入力パルス信号の立上りエ
ツヂがないため、時刻t2でも出力Q1はロウレベル
“Ｌ”の状態が続く。従つて、出力Q1がロウレベ
ル“Ｌ”により、時刻t2のクロツクパルスcpの立
上りエツヂで第２のＤタイプＦ・Ｆ１２はリセツ
トされ、その出力Q2はロウレベル“Ｌ”となる
が、第３のＤタイプＦ・Ｆ１３ａの出力Q3及び
ナンドゲートの出力なる制御信号は、それぞれ前
の状態を保持し続ける。
以上のようにして、送信側から送られた送信情
報の“１”、“０”の信号列は、その送信情報の
“１”、“０”に応じたパルス信号列として、第２
のＤタイプＦ・Ｆ１２の出力Q2から得られるこ
とになる。
報の“１”、“０”の信号列は、その送信情報の
“１”、“０”に応じたパルス信号列として、第２
のＤタイプＦ・Ｆ１２の出力Q2から得られるこ
とになる。
なお、上記実施例では、制御回路１３の構成要
素としてナンドゲート１３ｂがあるが、このナン
ドゲート１３ｂの替わりに、第３のＤタイプＦ・
Ｆ１３ａの出力Q3の否定をとるインバータを用
いても良いことは言うまでもない。又、上記実施
例では、ＤタイプＦ・Ｆを使用しているが、同様
の機能を有するような他の型のＦ・Ｆを使用して
も良いし、インタフエース回路から出力されるパ
ルス信号を受ける第１のＦ・Ｆは、そのパルス信
号の立下りエツヂでセツトされるものでも良いこ
とは勿論である。
素としてナンドゲート１３ｂがあるが、このナン
ドゲート１３ｂの替わりに、第３のＤタイプＦ・
Ｆ１３ａの出力Q3の否定をとるインバータを用
いても良いことは言うまでもない。又、上記実施
例では、ＤタイプＦ・Ｆを使用しているが、同様
の機能を有するような他の型のＦ・Ｆを使用して
も良いし、インタフエース回路から出力されるパ
ルス信号を受ける第１のＦ・Ｆは、そのパルス信
号の立下りエツヂでセツトされるものでも良いこ
とは勿論である。
〔発明の効果〕
以上の説明で明らかなように、本発明による
と、インタフエース回路から出力される種々のデ
ユーテイ比を有するパルス信号を、簡単な構成の
回路を付加することにより、送信情報の“１”、
“０”に応じたパルス信号列に復元することがで
きるという効果がある。
と、インタフエース回路から出力される種々のデ
ユーテイ比を有するパルス信号を、簡単な構成の
回路を付加することにより、送信情報の“１”、
“０”に応じたパルス信号列に復元することがで
きるという効果がある。
第１図は送信信号、受信信号及びその受信信号
を一定の信号レベルで判定し復元したパルス信号
の例を示した波形図、第２図は本発明によるデー
タ受信回路における信号復元回路の一実施例の構
成を示した回路図、第３図は第２図の回路に使用
されたＤタイプフリツプ・フロツプの機能を表わ
した機能表、第４図は第２図の回路の動作を説明
する為のタイミングチヤートである。 １０……インタフエース回路、１１……第１の
フリツプ・フロツプ、１２……第２のフリツプ・
フロツプ、１３……制御回路、１３ａ……第３の
フリツプ・フロツプ、１３ｂ……ナンドゲート。
を一定の信号レベルで判定し復元したパルス信号
の例を示した波形図、第２図は本発明によるデー
タ受信回路における信号復元回路の一実施例の構
成を示した回路図、第３図は第２図の回路に使用
されたＤタイプフリツプ・フロツプの機能を表わ
した機能表、第４図は第２図の回路の動作を説明
する為のタイミングチヤートである。 １０……インタフエース回路、１１……第１の
フリツプ・フロツプ、１２……第２のフリツプ・
フロツプ、１３……制御回路、１３ａ……第３の
フリツプ・フロツプ、１３ｂ……ナンドゲート。
Claims (1)
- １ 受信信号から送信情報の“１”、“０”に対応
した情報パルス信号を復元するようにしたデータ
受信回路における信号復元回路において、前記受
信信号を一定の信号レベルにて判定してパルス信
号列を得るようにしたインタフエース回路と、該
インタフエース回路からの各パルス信号の立上り
或いは立下りのどちらか一方のエツヂによりセツ
トされ、制御信号によりリセツトされる第１のフ
リツプ・フロツプと、クロツクパルス発生器と、
該第１のフリツプ・フロツプの出力を受け、前記
クロツクパルス発生器からのクロツクパルス到来
直前の前記第１のフリツプ・フロツプのレベルを
保持する第２のフリツプ・フロツプと、少なくと
も前記第１のフリツプ・フロツプの出力を受け、
前記第１のフリツプ・フロツプがセツト状態の場
合、前記クロツクパルス到来直後に前記第１のフ
リツプ・フロツプを強制的にリセツト状態にする
ための前記制御信号を発生する手段とを有し、前
記第２のフリツプ・フロツプの出力に送信情報の
“１”、“０”に対応した情報パルス信号を得るよ
うにしたデータ受信回路における信号復元回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020766A JPS60165853A (ja) | 1984-02-09 | 1984-02-09 | デ−タ受信回路における信号復元回路 |
| US06/700,082 US4598412A (en) | 1984-02-09 | 1985-02-11 | Binary digital data signal reproducing circuit in digital data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59020766A JPS60165853A (ja) | 1984-02-09 | 1984-02-09 | デ−タ受信回路における信号復元回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60165853A JPS60165853A (ja) | 1985-08-29 |
| JPH042024B2 true JPH042024B2 (ja) | 1992-01-16 |
Family
ID=12036295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59020766A Granted JPS60165853A (ja) | 1984-02-09 | 1984-02-09 | デ−タ受信回路における信号復元回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4598412A (ja) |
| JP (1) | JPS60165853A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2191663B (en) * | 1986-06-13 | 1991-02-06 | Victor Company Of Japan | Interface circuit |
| EP0309849A1 (de) * | 1987-09-28 | 1989-04-05 | Siemens Aktiengesellschaft | Anordnung zur Entzerrung der Impulsbreiten eines Digitalsignals |
| US4995058A (en) * | 1987-11-04 | 1991-02-19 | Baker Hughes Inc. | Wireline transmission method and apparatus |
| US5422585A (en) * | 1993-09-24 | 1995-06-06 | Fan Chiangi; Yung F. | Apparatus for generating an output signal of a desired pulse width |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673559A (en) * | 1968-09-18 | 1972-06-27 | Schlumberger Technology Corp | Pulse resolution system |
| JPS5312258A (en) * | 1976-07-21 | 1978-02-03 | Hitachi Seiko Ltd | Noise removing circuit |
-
1984
- 1984-02-09 JP JP59020766A patent/JPS60165853A/ja active Granted
-
1985
- 1985-02-11 US US06/700,082 patent/US4598412A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60165853A (ja) | 1985-08-29 |
| US4598412A (en) | 1986-07-01 |
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