JPS63215225A - 受信装置 - Google Patents

受信装置

Info

Publication number
JPS63215225A
JPS63215225A JP4925987A JP4925987A JPS63215225A JP S63215225 A JPS63215225 A JP S63215225A JP 4925987 A JP4925987 A JP 4925987A JP 4925987 A JP4925987 A JP 4925987A JP S63215225 A JPS63215225 A JP S63215225A
Authority
JP
Japan
Prior art keywords
signal
output
comparator
monostable multivibrator
unipolar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4925987A
Other languages
English (en)
Inventor
Akio Kurobe
彰夫 黒部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP4925987A priority Critical patent/JPS63215225A/ja
Publication of JPS63215225A publication Critical patent/JPS63215225A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Dc Digital Transmission (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ホームバスシステムにおける通信制御装置の
受信装置に関するものである。
従来の技術 従来、パルスデューティレシオSo係のAMI信号をハ
ードウェアにより第6図に示すようなNRZ信号に変換
する方式として第4図に示す方式が考えられており、ソ
フト処理による変換方式としては第6図に示す方式が考
えられていた。
なお、第6図に示すのは、ホームバスシステムで使用さ
れる制御信号のキャラクタ−形式であり、制御信号はパ
ルスデューティレシオ5o%のAMI信号(複極RZ倍
信号であり、論理は負論理、同期方式はデータツバイト
にスタートビット、パリティピットおよびストップピン
トを付加する調歩同期である。
第4図の方式は、カプラ1を介して受信したAMI信号
を比較器9,10によりパルスデューティレシオso%
の単極RZ倍信号変換し、その信号のパルス幅を単安定
マルチ発信器12により2倍にして、NRZ信号を得る
ものである。第4図において、1は回線側の複極RZ倍
信号あるAMI信号を受信するカプラーであり、トラン
ス2、抵抗器3,4,5.6より成る。7,8は抵抗器
、9,1oは複極RZ倍信号あるAMI波形を単極RZ
倍信号変換するための比較器、11は比較器9,1Qの
出力をワイアードオアするためのプルアップ用抵抗器で
あり、12は単極RZ倍信号デユーティ(パルス幅)に
かかわらず、これを一定のパルス幅のNRZ信号に変換
する単安定マルチ発振器である。
また第6図において16は単極RZ倍信号デユーティに
かかわらず、これをソフト処理により一定のパルス幅の
NRZ信号に変換する制御部である。なお第4図と共通
する素子には共通の番号を付し説明を省略する。
発明が解決しようとする問題点 NRZ信号を入力信号とする受信端末をホームバスに接
続する場合には上記した付加装置が必要となるが、第4
図の方式では、回線側に発生した単発のノイズにより単
安定マルチ発振器が起動され、1ビツト長のNRZ信号
として出力されるという問題点があった。
第5図の方式では、上記の問題点は回避できるが、ソフ
ト処理を行う制御部にマイクロプロセツサを使う必要が
あり、複雑でコスト高となる。
問題点を解決するための手段 本発明は、単安定マルチ発振器に入力される単極RZ倍
信号積分する積分回路と、積分回路の出力を基準電圧と
比較する第2の比較器と、第2の比較器の出力信号と第
2の比較器の出力信号と上記単極RZ倍信号論理和を上
記単安定マルチ発振器のリセット端子に出力する論理和
素子を、受信装置に付加するものである。
作  用 本発明は上記した構成により、受信装置がインパルスノ
イズにより誤動作す不ことを防止し、回線側のAMI信
号を忠実にNRZ信号に変換することを可能とする。
実施例 第1図は本発明の一実施例の受信装置の構成図である。
第1図において、1は回線側の複極RZ倍信号あるAM
I信号を受信するカプラーであり、トランス2、抵抗器
s、4,6.6より成る。7,8は抵抗器、9,1oは
複極RZ倍信号あるAMI波形を単極RZ倍信号変換す
るための比較器、13は論理和素子、12は単極RZ倍
信号デユーティ(パルス幅)にかかわらず、これを一定
のパルス幅のNRZ信号に変換する単安定マルチ発振器
である。14は比較器9,1oより出力される単極RZ
倍信号積分する積分回路であり、単安定マルチ発振器の
出力信号の立ち上がりエツジでリセットされる。15は
比較器であり、積分回路14の出力が基準電圧を越える
と高に)レベルの信号を出力する。16は論理和素子で
あり比較器9,1゜より出力される単極RZ倍信号比較
器15の出力信号の論理和を単安定マルチ発振器12の
リセット端子に出力する。
次に動作を説明する。
回線上に第2図(ハ)のようなAMI信号が送信される
と、比較器9は、正極性のパルス電圧と、抵抗7および
抵抗8で決まる基準電圧Es(v)と比較して、正極性
のパルスを受信したときに第2鐸甘のような矩形波信号
を出力する。同様に比較器10は負極性のパルス電圧と
基準電圧E s (V)と比較して、負極性のパルスを
受信したときに、第2図(qのような矩形波信号を出力
する。
比較器9および10の出力は、論理和素子11によって
論理和がとられ、単安定マルチ発振器12を論理和素子
11の出力の立ち上がりエツジで始動させる。また、論
理和素子11の出力は積分回路13によって積分され、
第2図qのような信号になる。この積分回路13の出力
信号は、比較器14の基準電圧ET(V)と比較され、
第2図(2)のような信号に変換される@ 単安定マルチ発振器12の時限動作は回線側のAMIパ
ルス信号のパルス幅Tの2倍の2T(S[IC)だけ続
くものとする0そして、比較器14の基準電圧ET(V
)は単安定マルチ発振器の時限動作が開始されてから、
比較器14の出力が立ち上がるまでの遅延時間ΔT(s
ec)を決定するものであり、遅延時間ΔT(sec)
がパルス幅Tより小さくなるように設定される。比較器
9および1oの論理和(論理和素子11の出力)と比較
器14の出力は論理和素子15により論理和をとられ第
2図(ト)のようると、単安定マルチ発振器12の時限
動作は中断され出力は高■レベルにもどる。また、回線
側のパルス幅が遅延時間ΔTよりも短い場合には、比較
器14の出力は低(L)レベルのままであり、論理素子
15の出力は、回線側のパルスがなくなった時点で低の
)レベルになり、単安定マルチ発振器を誘起され、単安
定マルチ発振器が始動したとしても、パルスがなくなっ
た時点で単安定マルチ発振器は動作が停止され、その出
力は瞬時に高−レベルにもどり、まちがったNRZ信号
を出力するということを防ぐことができる。
発明の効果 以上、述べたように本発明は、AMI信号受信部と単安
定マルチ発振器による簡易な受信装置にインパルスノイ
ズによる誤動作を瞬時にリセットするリセット回路を追
加することにより、回線側のAMI信号を忠実にNRZ
信号に変換することを可能にする。
【図面の簡単な説明】
第1図は本発明の一実施例における受信装置の構成図、
第2図は本発明の受信装置の動作説明図、第3図は本発
明の受信装置がインパルスノイズを受信した時の動作説
明図、第4図および第5図はそれぞれ従来例の受信装置
の構成図、第6図はホームバスシステムの制御信号のキ
ャラクタ−形式を示す状態図である。 1・・・・・・カプラー、9,1o・・・・・・比較器
、12・・・・・・単安定マルチ発振器、13・・・・
・・積分回路、14・・・・・・比較器、15・・・・
・・論理和素子。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第2
図 XO,、b、C+コ隼!友マルチ完i[Lの舶動作□罫
J純第 3 図 第4図 j刀ブラー 第5図 第6図

Claims (1)

    【特許請求の範囲】
  1. 回線側の複極RZ信号であるAMI信号を受信するカプ
    ラーと、受信したAMI信号を単極RZ信号に変換する
    第1の比較器と、前記変換された単極RZ信号をNRZ
    信号に変換するための単安定マルチ発振器と、前記単極
    RZ信号を積分する積分回路と、前記積分回路の出力を
    基準電圧と比較する第2の比較器と、前記第2の比較器
    の出力と前記単極RZ信号の論理和を前期単安定マルチ
    発振器のリセット端子に出力する論理和素子とからなる
    受信装置。
JP4925987A 1987-03-04 1987-03-04 受信装置 Pending JPS63215225A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4925987A JPS63215225A (ja) 1987-03-04 1987-03-04 受信装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4925987A JPS63215225A (ja) 1987-03-04 1987-03-04 受信装置

Publications (1)

Publication Number Publication Date
JPS63215225A true JPS63215225A (ja) 1988-09-07

Family

ID=12825833

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4925987A Pending JPS63215225A (ja) 1987-03-04 1987-03-04 受信装置

Country Status (1)

Country Link
JP (1) JPS63215225A (ja)

Similar Documents

Publication Publication Date Title
EP0090019B1 (en) Multiple source clock encoded communications error detection circuit
JPS61184942A (ja) 同期信号を伴なうクロツク信号の伝送デバイス
JPS63215225A (ja) 受信装置
US4195237A (en) Unipolar to bipolar converter
US4255813A (en) Dicode transmission system
US4558457A (en) Counter circuit having improved output response
JPS60165853A (ja) デ−タ受信回路における信号復元回路
JP2956309B2 (ja) 信号受信回路
JPS6386641A (ja) 調歩同期デ−タ信号の入力レベル判定回路
JPS6016147B2 (ja) パルス伝送方式
GB2037126A (en) Circuit for detecting the phase of sampling pulses for use in the receiving station of a data transmission system
JPH03101432A (ja) データ受信回路
JPH0340987B2 (ja)
JP2963848B2 (ja) Pwm信号によるデータ通信方法およびその装置
SU1501118A1 (ru) Устройство дл передачи и приема сигналов
JPS5844541A (ja) 符号誤り判定回路
JPH0644769B2 (ja) データ受信回路
JPS62149266A (ja) フアクシミリ用モデムの補助装置
JPH08194567A (ja) インターフェース回路
JPS5980047A (ja) パイフエ−ズ符号復調装置
JPS5839428B2 (ja) バ−スト形信号伝送方式
JPS617714A (ja) 内挿フイルタ
JPH0358213B2 (ja)
JPH043142B2 (ja)
JPS60128753A (ja) デ−タ伝送装置