JPS6386641A - 調歩同期デ−タ信号の入力レベル判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、調歩データ信号の入力レベル判定回路に係わ
り、特にデータ通信機器の調歩同期信号の入力インター
フェイスにおける、ノイズによる誤判定の防止を図るた
めのレベル判定回路に関する。

〔従来の技術〕

従来の調歩同期データ信号の入力レベル判定回路は第３
図に示すごとく構成されている。

同図において、調歩同期信号の入力データ信号列は、入
力インターフェイス線１から入力インターフェイス回路
２を介して接続線３に第４図（ａ）に示すごとく現われ
る。ここで入力データ信号列はスタート信号ＳＴとこれ
に続くキャラクタピット信号Ｄ１、Ｄ２・・・・・・に
よって構成されている。

接続線３にその入力端を接続されたサンプリングパルス
回路４は、入力データ信号列７の各ビットの中央をサン
プリングすべく同図（ｂ）に示すように所定のタイミン
グでサンプリングパルスを発生させる。Ｄ・フリップフ
ロップから構成されたサンプリング回路５は、サンプリ
ングパルス発生回路４から供給されるサンプリングパル
ス（第３図ｂ）にて入力データ信号列７の各ビットの中
央を一回ずつサンプリングする。そしてそのサンプリン
グ結果により入力レベルの判定を行い、出力線６へ同図
（ｃ）に示すような出力信号データ列８を送出する。

このように調歩同期データ信号の入力レベル判定回路は
、同図（ａ）に示す入力データ信号列７の各ビットの中
央を同図（ｂ）に示すサンプリングパルスにて一回ずつ
サンプリングすることにより入力レベルの判定を行って
いた。

〔発明が解決しようとする問題点〕

このように従来の調歩同期データ信号の入力レベル判定
回路は、入力データ信号列７の各ビットの中央を一回だ
けサンプリングすることにより入力判定を行っていた。

このため第４図（ａ）、（ｂ）に示すように例えばサン
プリング時点で入力データ信号列７の第３番目のピッ）
Ｄ２がノイズ９の影響を受けた場合、サンプリングパル
スＩＯにてサンプリングするとレベル“０″となり同図
（ｃ）で実線で示すように入力レベルの判定を誤るとい
うおそれがあった。

そこで本発明の目的は、調歩同期データ信号がノイズの
影響を受けてもレベルの誤判定を極力防止できるように
しだ調歩同期データ信号の入力レベル判定回路を提供す
ることにある。

〔問題点を解決するだめの手段〕

本発明では、（ｉ）入力インターフェイス回路を介して
得られる調歩同期データ信号に対し、入力データ信号列
の各ビットごとに複数回のサンプリングを行い、そのサ
ンプリング結果を出力するサンプリング回路と、（１１
）このサンプリング回路から供給される各ビットごとの
複数回のサンプリング結果をホールドし、これらの値の
多数決により入力データ信号列の各ビットのレベル判定
を行い出力する多数決判定回路とを調歩同期データ信号
の入力レベル判定回路に具備させる。

従ってサンプリング回路で入力データ信号列の各ビット
ごとに複数回のサンプリングを行った結果を、多数決判
定回路にて、各ビットごとに多数決判定することにより
、ノイズの影響を受けて一部のサンプリング結果が誤っ
たとしても、過半数のサンプリング結果が正しければ、
そのビットの入力レベルを正しく判定することができる
。このように調歩同期データ信号に与えるノイズの影響
を極力除去することができることになる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明による調歩同期データ信号の入力レベル
判定回路の一実施例を示すブロック図である。

また、第２図は、調歩同期データ信号の入力信号列がノ
イズの影響を受けても、本発明により入力レベルを正し
く判定できる様子を波形にて示したものである。

第１図において調歩同期データ信号の入力信号列は、入
力インターフェイス線１１から入力インターフェイス回
路１２を経由して接続線１３に現われる。この入力デー
タ信号列は第２図（ａ）に示されている。一方、サンプ
リングパルス発生回路１４は第２図（ａ）に示す入力デ
ータ信号列２１のスタート信号ＳＴの立ち上がり有意瞬
間を起点としてタイムカウントを行い、入力データ信号
列２１の各ビットごとに複数個のサンプリングパルスを
発生する。

この実施例では第２図（ｂ）に示すように各ビットごと
に３個のサンプリングパルスを発生している。このサン
プリングパルスは接続線１５を介してＤ・フリップフロ
ップから成るサンプリング回路１６のクロック入力端子
に供給される。サンプリング回路１６は、接続線１３に
現れている入力データ信号列２１の各ビットごとに３回
のサンプリングを行うことになる。

このような入力レベル判定回路で、次に入力データ信号
列２１の中の、ノイズ２２の影響を受けた第３番目のビ
ットＤ２のサンプリングについて説明する。

ビットＤ２は３個のサンプリングパルス２３〜２５によ
ってサンプリングされる。その影響は順次、接続線１７
を介して多数決判定回路１８へ送り込まれる。ここでサ
ンプリングパルス２３と２５は各々のサンプリング時点
でピッ）Ｄ２をレベル“１′として正しく判断している
が、サンプリングパルス２４はノイズの影響を受けてビ
ットＤ２をレベル“０”として誤った判定をしている。

多数決判定回路１８は、これら３つのサンプリング結果
の値を一時ホールドして、それらの多数決によりビット
Ｄ２のレベル判定を最終的に“１”として正しく下し、
その最終判定結果を出力線１９に出力する。

このように、調歩同期データ信号がインターフェイス回
路１２にてノイズの影響を受けても、多数決判定回路１
８は、調歩同期データ信号の入力信号列２１の判定を誤
ることなく出力データ信号列２６（第２図Ｃ）として出
力する。なお、多数決判定回路１８には、サンプリング
パルス発生回路１４から各サンプリング結果をホールド
するためのサンプリングパルスが供給されており、また
接続線２０を介して、判定結果を出力するための判定結
果タイミング信号が供給されている。

以上説明した実施例の入力レベル判定回路では、入力デ
ータ信号列の各ビットを３個ずつサンプリングしたが、
２回あるいは４回以上のサンプリングであってもよく、
またサンプリングの行われる間隔も等間隔である必要が
ない。さらに多数決判定回路ではサンプリング結果を等
しい重みで多数決する必要はなく、異なった重み付けを
行ってもよい。

〔発明の効果〕

以上説明したように本発明を用いれば、サンプリング回
路にて調歩同期データ信号の入力データ信号列の各ビッ
トを複数回サンプリングし、多数決判定回路５にて各ビ
ットごとにそのサンプリング結果の多数決によりレベル
判定を行うので、サンプリング時点にノイズが発生した
場合でもノイズの影響による誤判定を極力防止すること
ができ、正しい調歩同期データ信号を得ることができる
。

【図面の簡単な説明】

第１図は本発明による調歩同期データ信号の入力レベル
判定回路の一実施例を示すブロック図、第２図（ａ）〜
（ｃ）はこの実施例における回路動作を説明するための
各種信号波形図、第３図は従来の調歩同期データ信号の
入力レベル判定回路の一例を示すブロック図、第４図（
ａ）〜（Ｃ）はこの従来例における回路動作を説明する
ための各種信号波形図である。 １１・・・・・・入力インターフェイス線、１２・・・
・・・入力インターフェイス回路、１４・・・・・・サ
ンプリングパルス回路、１６・・・・・・サンプリング
回路、 １３・・・・・・多数決判定回路、 １９・・・・・・出力線。 出　　願　　人 日本電気株式会社 代　　理　　人

Claims (1)

【特許請求の範囲】
1. 調歩同期データ信号の入力インターフェイスのレベル判
   定回路において、入力データ信号列と各ビットごとに複
   数回のサンプリングを行い、そのサンプリング結果を出
   力するサンプリング回路と、このサンプリング回路から
   供給される各ビットごとの複数回のサンプリング結果を
   ホールドし、それらの値の多数決により入力データ信号
   列の各ビットのレベル判定を行い出力する多数決判定回
   路とを備えたことを特徴とする調歩同期データ信号の入
   力レベル判定回路。