JPH03108814A - パルス幅確保回路及びクロック伝送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、パルス伝送に関し、特に、所定幅以上のパル
スを出力するパルス幅確保回路と、その応用に関する。

〈従来技術とその９問題点〉 従来、伝送路を通るパルスは、伝送路の特性によって種
々の歪をうけることが知られている。

例えば伝送路で、パルス幅が増大することが知られてい
る。しかしながら、近年１００　Ｍ　Ｈｚ　ｍり返し以
上のパルスが賞月されることも多くなり、表皮効果や、
伝送路での反射波などの影響でパルス幅が減少すること
もあることが判明した。

パルス・バーストにおいて、先頭部分のパルスのパルス
幅も線路充電の影響で減少する。

前述のような伝送路において、特にクロック・パルスを
伝送する場合、クロック・パルスそのものの幅が本来狭
いため、問題が起こる。即わち、狭くなりすぎたクロッ
ク・パルスは受（３回路のセットアツプ時間以下となり
、該受信回路はクロックされなくなる。

〈発明の目的〉 従って本発明の目的は、所定幅以上にパ・ルス幅を回復
し前記の問題を解消することである。

〈発明の実施例〉 第１図は本発明の一実施例のパルス幅確保回路の概略回
路図である。

Ｄ型フリップフロップＦＦのクロック入力端子ＣＬＫは
、入力パルスの入力端子１と論理和回路ＯＲの一方の入
力端子に接続される。Ｑ出力端子Ｑは論理和回路ＯＲの
もう一方の入力端子に接続されるとともにリセット端子
Ｒに遅延回路ＤＬを介して接続される。またＤ入力端子
りは高レベル（Ｈ）に、セット端子Ｓは低レベル（Ｌ）
に保持される。

論理和回路ＯＲの出力は、出力パルスの出力端子２に接
続されている。

低レベル（Ｌ）から高レベル（Ｈ）になり、さらに低レ
ベル（Ｌ）に遷移する入力パルスが入力端子１に印加さ
れる。入力パルスが立ち上ると論理和回路の一方の入力
がＨとなるに応じて、パルス出力端子の出力パルスが立
ち上る。

同時にＤ型フリップフロップＦＦのＱ出力端子Ｑには、
入力パルスの立ち上りに同期してＤ入力端子りのＨが転
送されＬからＨとなる。

Ｑ出力端子のＨが遅延回路ＤＬを介してリセット端子Ｒ
に入力する以前に入力パルスがＨからＬに降下しても、
Ｑ出力端子のＨが論理和回路ＯＲへ入力されているので
、出力端子２はＨのままである。

Ｑ出力端子ＱのＨが遅延Ｔ、の遅延回路ＤＬを介してリ
セット端子Ｒに入力されると、Ｑ出力端子ＱはＬとなり
、そのとき入力パルスがＬなら出力端子２もＬとなり、
出力パルス幅はＴ。

となる。

Ｑ出力端子ＱがＬにリセットされたとき、入力パルスが
以前として、Ｈなら出力パルスのパルス幅は、入力パル
スのそれに等しい。

遅延回路ＤＬは、市販のＩＣや、伝送線路を用いてもよ
い。。

〈発明の効果〉 以上詳述したように、本発明の実施により、所望の場所
において、パルス幅を所定値以上に回復できる。

したがって、パルス駆動される素子のセットアツプ時間
以上のパルス幅を維持することができる。クロック伝送
路に本発明を実施すれば、クロックが完全に実行され特
に有効である。

伝送路に沿って複数箇所に本発明のパルス幅確保回路を
用いれば、接続回路の動作を完全にできるとともに、パ
ルス幅確保回路の動作ち良好となる。

なお、出力パルスが一定幅で良いばあいは、Ｑ出力端子
Ｑの出力を出力パルスとしてもよい。

【図面の簡単な説明】

第１図は、本発明の一実施例のパルス幅確保回路の概略
回路図である。 ＦＦ：Ｄ型フリップ７０ツブ ○Ｒ：論理和回路

Claims (1)

1. 【特許請求の範囲】 １、入力パルスと、該入力パルスの前縁で生起する所定
   幅のパルスの論理和パルスを出力するパルス幅確保回路
   。 ２、Ｄ入力端子がＨＩでＱ出力端子とリセット端子間に
   遅延回路を有するＤ型フリップ・フロップのクロック入
   力端子に前記入力パルスを印加して、前記Ｑ出力端子か
   ら前記所定幅のパルスを得るようにした請求項１記載の
   パルス幅確保回路。 ３、少くとも、１つのパルス幅確保回路を含む伝送路を
   用いるクロック伝送方法。 前記パルス幅確保回路は、入力パルスを受信して、所定
   幅以上のパルスを送信する。