JPH06201788A - テスト装置 - Google Patents

テスト装置

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JPH06201788A
JPH06201788A JP5306963A JP30696393A JPH06201788A JP H06201788 A JPH06201788 A JP H06201788A JP 5306963 A JP5306963 A JP 5306963A JP 30696393 A JP30696393 A JP 30696393A JP H06201788 A JPH06201788 A JP H06201788A
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test
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JP5306963A
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David L Albean
ローレンス アルビーン デイビツド
John W Gyurek
ウイリアム ギユレク ジヨン
Christopher D Duncan
デール ダンカン クリストフアー
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Technicolor USA Inc
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Thomson Consumer Electronics Inc
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Abstract

(57)【要約】 【構成】 集積回路１００は、通常の動作モードおよび
テスト動作モードの間にクロック信号ＣＬＯＣＫを発生
する回路を含んでいる。通常の動作モードの間、入力ク
ロック信号はスキュー補正回路１３５により遅延され
る。テスト動作モードの間、入力テストクロック信号
は、クロック信号源選択器１５０を通って、スキュー補
正回路１３５を迂回する。クロック信号源選択器１５０
はモード検出器１４０により自動的に制御される。モー
ド検出器１４０は入力クロック信号に応答して、ＩＣの
動作モードを決める。 【効果】 必要に応じてスキュー補正回路を迂回するこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路の動作をテス
トする装置に関する。
【０００２】
【発明の背景】集積回路（ＩＣ）はＩＣの製造および使
用の間の種々の段階でテストされる。例えば、製造後、
ＩＣがＩＣの仕様書に従う機能およびパラメータの特性
を呈することを確かめるために、テストが行われる。典
型的には、ＩＣのテストは、プログラム可能な自動テス
ト装置（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｅｑｕｉｐｍ
ｅｎｔ）を必要とし、これには、ＩＣの入力／出力（Ｉ
／Ｏ）ピンに供給されるテスト信号を発生する複数の信
号発生チャネルが含まれる。自動テスト装置により、テ
スト信号に対するＩＣの応答が評価される。
【０００３】ディジタルＩＣに関して行なわれる典型的
なテストには、クロック信号に対するデータ信号のセッ
トアップ／ホールド時間を決めるタイミングテストが含
まれる。タイミングテストは、データ信号とクロック信
号間の遅延を変化させるように自動テスト装置をプログ
ラムすることにより行われる。ＩＣを正しく動作させる
遅延値が測定され、ＩＣの仕様書と比較される。
【０００４】上述したタイミングテストのようなテスト
は、ＩＣの内部の機能回路により悪影響を受けることが
ある。例えば、ＩＣは内部に、１つの信号（例えば、デ
ータ信号）に対するもう１つの信号（例えば、クロック
信号）の遅延を調節する、スキュー補正回路（または可
変移相器）を含んでいる場合がある。この形式の可変移
相器の一例は、１９９１年１１月１９日に、ジェイ・エ
イチ・ドティ・ザ セカンド氏外に付与された“移相さ
れたクロック信号を発生する装置”という名称の米国特
許第５，０６６，８６８号に述べられている。ドティ・
ザ セカンド氏外により開示されたような内部スキュー
補正回路はアナログ回路を含んでいる。ＩＣの製作工程
パラメータは変動し、スキュー補正回路のタイミングは
各１Ｃにおいて異なるので、アナログ回路のタイミング
特性は、著しく変動することがある。従って、タイミン
グテストを実際に行う前に、自動テスト装置のテストプ
ログラムのタイミングを各ＩＣに適合させることが必要
である。テストプログラムを各チップの特性に適合させ
ると、各ＩＣをテストするのに要する時間が長くなる。
テストの時間が長くなることは、特に製造期間中は、多
数の集積回路をテストしなければならないので、望まし
くない。
【０００５】従って、テストを容易にする為に、テスト
の間、スキュー補正回路のような、内部的機能回路を迂
回することが望ましい。例えば、ＩＣの中に２対１のマ
ルチプレクサ（２：１のマルチプレクサ）を含めること
により、スキュー補正回路は迂回される。マルチプレク
サの一方の入力はスキュー補正回路の入力（補正されて
いない信号）に結合され、マルチプレクサの他方の入力
はスキュー補正回路の出力（補正された信号）に結合さ
れる。通常の動作（通常モード）の間、マルチプレクサ
はスキュー補正回路の出力を選択して、スキュー補正さ
れた信号を発生する。テスト（動作モード）の間、マル
チプレクサは補正されていない信号を選択して、スキュ
ー補正回路の効果を排除し、それによって、スキュー補
正回路を迂回する。
【０００６】テストの間、マルチプレクサが所望の迂回
機能を行うためにマルチプレクサ制御信号を適当な値に
設定しなければならない。例えば、自動テスト装置のテ
ストプログラムの中には、ＩＣ内の制御レジスタ内にマ
ルチプレクサ制御信号を形成するビットを設定すること
により、迂回機能を働かせる部分が含められる。しかし
ながら、プログラムの中のマルチプレクサの迂回機能を
制御する手段を含めると、テストに要する時間が不当に
長くなり、マルチプレクサの迂回機能の利点が十分に発
揮されない。
【０００７】
【発明の概要】本発明は、先に述べた問題点を認識する
ことに一部あり、またこの問題点を解決することに一部
ある。本発明の特徴に従って、第１および第２の動作モ
ードを有する集積回路は、入力端子と、第１および第２
の中間信号（完全に処理が終っていない、すなわち処理
途中にある信号を意味する。）を発生する手段とを含ん
でいる。第１の中間信号は、第１のモードを示す第１の
入力端子に応答して第１のモードの間に発生される。第
２の中間信号は、第２のモードを示す第２の入力信号に
応答して第２のモード間に発生される。第１の中間信号
と第２の中間信号のうちの１つが、第１の入力信号と第
２の入力信号に応答する手段を介して出力に結合され
る。第１の中間信号は、第１のモードの間、出力に結合
され、第２の中間信号は、第２のモードの間、出力に結
合される。
【０００８】
【実施例】図１で、ディジタル集積回路（ＩＣ）１００
は、本発明の特徴を生む１２５〜１５０から成る、クロ
ック信号ＣＬＯＣＫを発生する回路を含んでいる。ＣＬ
ＯＣＫ信号は、ＩＣ１００内の種々の機能回路（図示せ
ず）に結合され、例えば、タイミング基準信号となる
“マスター”クロック信号を発生して、ＩＣ１００内の
動作のタイミングを制御する。ＩＣ１００の通常の動作
（通常モード）の間、ＣＬＯＣＫ信号は、ＩＣ１００外
部の水晶発振器１２０および１Ｃ１００内部の反転増幅
器１２５から成る水晶制御発振器により発生される。水
晶発振器１２０はＩＣ１００の端子１１５と１１７に結
合される。反転増幅器１２５は、入力が端子１１５に結
合され、出力は端子１１７に結合される。水晶発振器１
２０と反転増幅器１２５の組み合わせにより、通常モー
ドの間、端子１１５に比較的安定なクロック信号、また
はタイミング基準波形を発生する。反転増幅器１２５
は、端子１１５の波形の反転された波形を端子１１７に
発生する。
【０００９】スキュー補正回路１３５は、入力が反転増
幅器１２５の出力に結合され、クロック信号路に可変遅
延を発生するために設けられている。この可変遅延によ
り、通常モードの間、ＣＬＯＣＫ信号のタイミングをＩ
Ｃ１００内の他の信号に対して調節することができる。
もしスキュー補正回路１３５が先に述べた米国特許第
５，０６６，８５８号に従って実現されるならば、基準
信号（例えば、データ信号または他のクロック信号）は
スキュー補正回路１３５に入力され、ＣＬＯＣＫ信号の
タイミングを調節するための基準となる。あるいはスキ
ュー補正回路１３５に入力される制御信号に応答して、
或る個別の遅延を選択することもできる。スキュー補正
回路１３５により発生される可変遅延の制御について
は、図１に示されていない。
【００１０】２対１マルチプレクサ（２：１ＭＵＸ）１
５０により、スキュー補正回路１３５は迂回され、テス
トモードの間、スキュー補正回路１３５により移相され
ないＣＬＯＣＫ信号を発生する。マルチプレクサ１５０
の入力（図１の入力“Ａ”）はスキュー補正回路１３５
の出力に結合されるマルチプレクサ１５０の第２の入力
（図１の入力“Ｂ”）は反転増幅器１２５の入力に結合
される。マルチプレクサ１５０の入力ＳＥＬに結合され
る制御信号ＳＥＬＥＣＴは、ＣＬＯＣＫ信号を発生する
ために、マルチプレクサ１５０の入力Ａおよび入力Ｂに
結合される中間クロック信号のうちのどれがマルチプレ
クサ１５０の出力（図１の“Ｑ”）に結合されるかを決
める。例えば、図１に示す構成では、マルチプレクサ１
５０の入力ＳＥＬにおける論理０（例えば、０ボルト）
はスキュー補正回路１３５の出力をＣＬＯＣＫ信号に結
合させることを示している。マルチプレクサ１５０の入
力ＳＥＬにおける論理１（例えば、５ボルト）は、端子
１１５における信号をＣＬＯＣＫ信号に結合させる。従
って、通常モードの間、ＣＬＯＣＫ信号はスキュー補正
回路１３５の影響を含んでおり、テストモードの間、ス
キュー補正回路１３５は迂回される。
【００１１】制御信号ＳＥＬＥＣＴは、論理再生機能回
路１３０、排他的ノアゲート１４０およびコンデンサ１
４５によって、ＩＣ１００の端子１１５および１１７に
おける信号に応答して発生される。論理再生機能回路１
３０は、入力端子１１５に結合され、出力が排他的ノア
ゲート１４０に結合される。論理再生機能回路１３０の
目的は、端子１１５からの信号により、排他的ノアゲー
ト１４０により必要とされる論理レベルが確実に得られ
るようにすることである。例えば、通常モードの間、水
晶発振器１２０からの、端子１１５における信号が呈す
る振幅が、必要とされる論理レベルを得るのには十分で
ないこともある。論理再生機能回路１３０は、非反転緩
衝増幅器で実現される。
【００１２】ＳＥＬＥＣＴ信号の発生は以下のようにし
て起こる。通常モードの間、端子１１５における信号は
周期的パルス波形である。反転増幅器１２５は、端子１
１７における信号を、端子１１５における信号を反転さ
せた信号にする。反転増幅器１２５および論理再生機能
回路１３０が遅延を生じない理想的な状態では、排他的
ノアゲート１４０の入力における信号は、図２のＡに示
すように、常に異なっている。その結果、排他的ノアゲ
ート１４０で起こる、端子１１５および１１７からの信
号を比較すると、通常モードの間、常に、ＳＥＬＥＣＴ
信号に論理０を生じる。これに応じて、マルチプレクサ
１５０で、所望されるように、ＣＬＯＣＫ信号源として
スキュー補正回路１３５の出力を選択する。
【００１３】テストモードの間、信号源１１０からのテ
スト クロック信号ＴＥＳＴ ＣＬＯＣＫは端子１１５
と１１７の両方に結合される。信号源１１Ｏは、自動テ
スト装置であり、先に述べたように、種々のテスト波形
を発生することができる。端子１１７における反転増幅
器１２５の出力インピーダンスは比較的高く、通常モー
ドの間、水晶発振器１２０からの信号が入るのを防ぐ。
従って、ＴＥＳＴ ＣＬＯＣＫ信号を端子１１５と１１
７の両方に結合させることにより、反転増幅器１２５の
入力と出力における信号を実質的に等しくさせることが
できる。上述した理想的な状態（論理再生機能回路１３
０は遅延を生じない）を仮定すると、排他的ノアゲート
１４０への入力信号も実質的に等しくなる。その結果、
排他的ノアゲート１４０の出力におけるＳＥＬＥＣＴ信
号は、テストモードの間常に論理１であり、マルチプレ
クサ１５０は、所望されるように、ＴＥＳＴ ＣＬＯＣ
Ｋ信号をＣＬＯＣＫ信号に結合させる。
【００１４】反転増幅器１２５および論理再生機能回路
１３０は理想的なものでなく、遅延を生じる。また、テ
ストモードの間、端子１１５と１１７は、図１のように
一緒に接続されずに、自動テスト装置の別々のチャネル
に結合されることもある。別々の自動テスト装置チャネ
ルは、典型的には、大体同じ波形を生じるようにプログ
ラムすることができるが、僅かな差違は存在するかも知
れない。理想的でない遅延と自動テスト装置の異常とが
組み合わさると、排他的ノアゲート１４０への入力信号
は、図２のＢに示すように、互いに時間的にずれを生じ
ることがある。通常モードの間、時間のずれにより生じ
る短い期間の間、排他的ノアゲート１４０への入力信号
は等しくなり、図２のＢに示すように、論理１に対応す
る幅の狭いパルスがＳＥＬＥＣＴ信号に発生される。同
様にして、テストモードの間、排他的ノアゲート１４０
への入力信号は、短い期間の間、等しくなくなり、論理
０に対応する幅の狭いパルスを生じる。マルチプレクサ
１５０は、ＣＬＯＣＫ信号源を瞬時的に切り換えること
により、通常モードまたはテストモードの間、これらの
“グリッチ（ｇｌｉｔｃｈ）”に反応することがあり得
る。望ましくない影響（例えば、グリッチ）がＣＬＯＣ
Ｋ信号に生じることがある。
【００１５】コンデンサ１４５は、ＳＥＬＥＣＴ信号と
大地との間に結合され、フィルタとして、ＳＥＬＥＣＴ
信号のこれらの望ましくないグリッチを除去する。コン
デンサ１４５の値はいくつかの点を考慮して決められ
る。第１に、反転増幅器１２５および論理再生機能回路
１３０の遅延は温度およびＩＣ処理パラメータの変動に
応じて変化するので、グリッチの接続期間も変動する。
従って、コンデンサ１４５は、パルスの持続期間の範囲
にわたり効果的な濾波を行うように選定しなければなら
ない。第２に、コンデンサ１４５をＩＣ１００の中に集
積するのに必要とされる面積を最小限度にするために、
コンデンサ１４５の値は比較的小さくすべきである。こ
れらの基準を満たす、コンデンサ１４５の典型的な値は
５ｐＦである。
【００１６】図１に示す構成は、ＩＣ１００の動作モー
ドを検出し、ＣＬＯＣＫ信号の適当な信号源を選択し、
ＳＥＬＥＣＴ信号における望ましくないグリッチを除去
するものである。これらの機能は、自動テスト装置のテ
スト制御プログラムにステップを付加することなく、自
動的に備えられる。従って、ＩＣ１００をテストするの
に要する時間を不当に増加せずに、スキュー補正回路の
迂回機能の利点が得られる。また、図１に示す構成は、
ＩＣ１００の付加的ピン（入力／出力端子）を必要とし
ない。
【００１７】図３には、上述した、ＣＬＯＣＫ信号の自
動的選択を行なう別の方法が示されている。図３の構成
は、少なくとも２つの点で図１の構成と異なっている。
第１に、図３のＤ型フリップフロップ１６０は、図１の
排他的ノアゲート１４０とコンデンサ１４５の代りに使
用されている。Ｄ型フリップフロップ１６０のクロック
（ＣＬＫ）入力、データ（Ｄ）入力、およびセット（Ｓ
ＥＴ）入力は、それぞれ、端子１１５（論理再生機能回
路１３０を介して）、論理０（０ボルト）、およびリセ
ット信号ＲＥＳＥＴに結合される。ＳＥＬＥＣＴ信号
（マルチプレクサ１５０の制御信号）はＤ型フリップフ
ロップ１６０の出力（Ｑ）に発生される。第２に、図３
におけるテストモードの間、ＴＥＳＴ ＣＬＯＣＫ信号
は端子１１７に結合され、端子１１５と１１７は図１の
ように一緒に結合されずに、端子１１５は論理０（図３
の大地）に結合される。ＴＥＳＴ ＣＬＯＣＫ信号は端
子１１７にのみ供給されるので、マルチプレクサ１５０
の“バイパス”入力（入力“Ｂ”）は、図１のように端
子１１５に結合されずに端子１１７に結合される。
【００１８】ＲＥＳＥＴ信号は、図３に示されていない
制御回路により発生される。この制御回路は、ＩＣ１０
０の外部または内部にある。ＲＥＳＥＴ信号は、ＩＣ１
００の“パワーアップ（ｐｏｗｅｒ−ｕｐ）”のような
状態に応答して発生され、ＩＣ１００を、例えば、制御
レジスタが初期設定される動作モードに入らせる。図３
で、この初期モードまたはリセット状態は、論理１のＲ
ＥＳＥＴ信号で示される。論理１のＲＥＳＥＴ信号は、
Ｄ型フリップフロップ１６０の出力Ｑを論理１に設定
し、ＳＥＬＥＣＴ信号を論理１にさせる。従って、初期
モードの間、マルチプレクサ１５０の入力Ｂが選択され
て、スキュー補正回路１３５を迂回し、ＣＬＯＣＫ信号
を端子１１７に結合させる。
【００１９】ＳＥＬＥＣＴ信号は、少なくともリセット
状態が終わるまで、論理１に留まって入る。リセット状
態の終了後、Ｄ型フリップフロップ１６０のＣＬＫ入力
におけるクロックパルスにより、Ｄ型フリップフロップ
１６０のＤ入力における論理０はＤ型フリップフロップ
１６０のＱ出力にクロック制御される。水晶発振器１２
０が端子１１５と１１７に結合されている、ＩＣ１００
の通常動作の間にリセット状態が生じると、パルス波形
は端子１１５において（従って、Ｄ型フリップフロップ
１６０のＣＬＫ入力において）絶えず発生されている。
従って、通常モードで、ＳＥＬＥＣＴ信号は、リセット
状態の終了後直ちに論理０に変わり、ＣＬＯＣＫ信号
は、所望されるように、スキュー補正回路１３５の出力
に結合される。テストモードでは、端子１１５は論理０
に結合され、クロックパルスがＤ型フリップフロップ１
６０のＣＬＫ入力で起こるのを防ぐ。従って、リセット
状態が終わったとき、ＳＥＬＥＣＴ信号は論理１のまま
であり、スキュー補正回路１３５は、所望されるよう
に、テストモードの期間の間、迂回される。
【００２０】図３の構成は、ＳＥＬＥＣＴ信号にグリッ
チを発生することなく、ＣＬＯＣＫ信号源を自動的に選
択する。従って、図１のコンデンサ１４５のようなフィ
ルタは必要とされない。
【００２１】図１および図３に示す実施例の種々の変更
は、当業者には明らかであろう。例えば、図３におい
て、他の信号極性を使用してもよい。更に、以下に述べ
るように、ＲＥＳＥＴ信号の論理０は、論理１よりもリ
セット状態を示す。この場合、論理０がＳＥＴ入力（Ｓ
ＥＴＮＯＴすなわちＳＥＴの否定の入力が有効である）
に加えられたとき、Ｄ型フリップフロップ１６０の入力
はＳＥＬＥＣＴ信号を論理１に設定する。また、もしＤ
型フリップフロップ１６０が反転出力（ＱＮＯＴすなわ
ちＱの否定）およびリセット入力を有するならば、Ｄ型
フリップフロップ１６０はＤ入力が論理１に結合され、
リセット入力がＲＥＳＥＴ信号に結合されて、反転出力
がＳＥＬＥＣＴ信号を発生するように接続できる。これ
らおよびその他の変更は特許請求の範囲の中に含まれ
る。
【図面の簡単な説明】
【図１】本発明に従う特徴を含んでいる集積回路の一部
分の実施例を、一部は概略図により、一部はブロック図
で示す。
【図２】図１に示す実施例の動作を理解するのに役立つ
信号波形を示す。
【図３】本発明に従う特徴を含んでいる集積回路の一部
分の実施例を、一部は概略図により、一部はブロック図
で示す。
【符号の説明】
１００ ディジタル集積回路（ＩＣ） １１０ テスト クロック（ＴＥＳＴ ＣＬＯＣＫ）
信号源 １１５ 端子 １１７ 端子 １２０ 水晶発振器 １２５ 反転増幅器 １３０ 論理再生機能回路 １３５ スキュー補正回路 １４０ 排他的ノアゲート １４５ コンデンサ １５０ マルチプレクサ（ＭＵＸ） １６０ Ｄ型フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイビツド ローレンス アルビーン アメリカ合衆国 インデイアナ州 インデ イアナポリスノーワルド・アベニユー 6166 (72)発明者 ジヨン ウイリアム ギユレク アメリカ合衆国 インデイアナ州 インデ イアナポリスノース・グラハム・アベニユ ー 757 (72)発明者 クリストフアー デール ダンカン アメリカ合衆国 インデイアナ州 グリー ンフイールドチユーリツプ・ツリー・ドラ イブ 3165

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 通常の動作モードとテスト動作モードを
    有する集積回路のテスト装置であって、 前記通常の動作モードの間、時間軸上において変化する
    第１および第２の振幅特性をそれぞれ有する第１および
    第２の入力信号であって、前記第１の入力信号は、前記
    通常の動作モードの間、前記第２の信号に対して所定の
    関係を有し、前記第１の入力信号の前記振幅特性は、前
    記テスト動作モードの間変化し、以て前記所定の関係に
    変化を生じさせる、前記第１および第２の入力信号を受
    け取るように結合される第１および第２の入力端子と、 前記所定の関係における前記変化を検出し、前記所定の
    関係が存在しない時、前記集積回路が、前記テスト動作
    モードにあることを示す制御信号を発生する手段と、 前記制御信号に応答し、前記通常の動作モードの間、第
    １の信号路を介して前記集積回路中の信号を出力に結合
    させ、前記テスト動作モードの間、第２の信号路を介し
    て前記集積回路中の信号を出力に結合させる手段とを含
    んでいる、テスト装置。
JP5306963A 1992-11-03 1993-11-02 テスト装置 Pending JPH06201788A (ja)

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2315347B (en) * 1993-08-23 1998-04-01 Advanced Risc Mach Ltd Testing integrated circuits
US5982188A (en) * 1994-07-29 1999-11-09 Stmicroelectronics, Inc. Test mode control circuit of an integrated circuit device
US5614838A (en) * 1995-11-03 1997-03-25 International Business Machines Corporation Reduced power apparatus and method for testing high speed components
DE19615745A1 (de) * 1996-04-20 1997-10-23 Philips Patentverwaltung Meßschaltung
JPH09318704A (ja) * 1996-05-30 1997-12-12 Ando Electric Co Ltd Ｉｃ試験装置
US6259674B1 (en) * 1998-07-30 2001-07-10 Siemens Information And Communication Networks, Inc. Device and method for automatic initialization of a multi-mode interface controller
US6760857B1 (en) * 2000-02-18 2004-07-06 Rambus Inc. System having both externally and internally generated clock signals being asserted on the same clock pin in normal and test modes of operation respectively
MXPA02008946A (es) * 2000-03-24 2003-02-10 Thomson Licensing Sa Aparato oscilador que se puede probar y controlar para un circuito integrado.
US6794919B1 (en) * 2000-09-29 2004-09-21 Intel Corporation Devices and methods for automatically producing a clock signal that follows the master clock signal
SG108251A1 (en) * 2001-05-03 2005-01-28 Ibm Innovative bypass circuit for circuit testing and modification
US7080304B2 (en) * 2002-02-26 2006-07-18 Teradyne, Inc. Technique for programming clocks in automatic test system
US7284143B2 (en) * 2003-12-29 2007-10-16 Texas Instruments Incorporated System and method for reducing clock skew
US7038506B2 (en) * 2004-03-23 2006-05-02 Stmicroelectronics Pvt. Ltd. Automatic selection of an on-chip ancillary internal clock generator upon resetting a digital system
JP2006039693A (ja) * 2004-07-23 2006-02-09 Matsushita Electric Ind Co Ltd 半導体装置
US20070200597A1 (en) * 2006-02-28 2007-08-30 Oakland Steven F Clock generator having improved deskewer
CN102209903B (zh) * 2008-11-14 2015-01-07 泰拉丁公司 用于检测开路的电源和接地引脚的快速开路电路检测方法
US8461934B1 (en) * 2010-10-26 2013-06-11 Marvell International Ltd. External oscillator detector
JP6206664B2 (ja) 2013-10-30 2017-10-04 セイコーエプソン株式会社 発振回路、発振器、発振器の製造方法、電子機器及び移動体
JP6226127B2 (ja) 2013-10-30 2017-11-08 セイコーエプソン株式会社 発振回路、発振器、発振器の製造方法、電子機器及び移動体
JP2015088930A (ja) 2013-10-30 2015-05-07 セイコーエプソン株式会社 発振回路、発振器、発振器の製造方法、電子機器及び移動体
JP2015088931A (ja) * 2013-10-30 2015-05-07 セイコーエプソン株式会社 発振回路、発振器、発振器の製造方法、電子機器及び移動体
JP2015088876A (ja) 2013-10-30 2015-05-07 セイコーエプソン株式会社 振動素子、振動子、電子デバイス、電子機器及び移動体
JP6344544B2 (ja) * 2013-11-11 2018-06-20 セイコーエプソン株式会社 発振器の製造方法、半導体回路装置の製造方法及び半導体回路装置
JP2015159369A (ja) * 2014-02-21 2015-09-03 アルプス電気株式会社 発振回路及びこれを有する半導体集積回路装置
CN108120917B (zh) * 2016-11-29 2020-05-05 深圳市中兴微电子技术有限公司 测试时钟电路确定方法及装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3675127A (en) * 1970-12-28 1972-07-04 Bell Telephone Labor Inc Gated-clock time measurement apparatus including granularity error elimination
US4293870A (en) * 1980-01-31 1981-10-06 Rca Corporation Circuit arrangement for multiplexing an input function and an output function at a single terminal
US4272777A (en) * 1980-02-08 1981-06-09 Rca Corporation Service switch apparatus
US4365203A (en) * 1981-02-05 1982-12-21 General Electric Company Multi-frequency clock generator with error-free frequency switching
GB8432458D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Integrated circuits
US4800564A (en) * 1986-09-29 1989-01-24 International Business Machines Corporation High performance clock system error detection and fault isolation
US5079623A (en) * 1990-04-30 1992-01-07 Thomson Consumer Electronics, Inc. Signal clamp for a dual function input terminal of a "one-chip" television signal processing IC
US5065042A (en) * 1990-08-01 1991-11-12 Vlsi Technology, Inc. Self-configuring clock interface circuit
US5066868A (en) * 1990-08-13 1991-11-19 Thomson Consumer Electronics, Inc. Apparatus for generating phase shifted clock signals
JPH04282913A (ja) * 1991-03-12 1992-10-08 Nec Corp バイパス回路内蔵形半導体集積回路

Also Published As

Publication number Publication date
MX9306826A (es) 1995-01-31
EP0596435A1 (en) 1994-05-11
CN1095872A (zh) 1994-11-30
US5517109A (en) 1996-05-14
KR940012799A (ko) 1994-06-24
TW255052B (ja) 1995-08-21
SG92594A1 (en) 2002-11-19
MY109842A (en) 1997-08-30

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