JPH03145351A - スキュー補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、コンピュータシステム等において装置間で複
数のチャンネルによりデータを並列に伝送する並列伝送
系の受信装置に関し、特に各チャンネル間のデータの位
相のずれ（スキュー）を小さく抑えるスキュー補正回路
に関する。

（従来の技術） 並列伝送系は、コンピュータや交換機等の装置間あるい
は装置内でのデータ伝送に広く用いられている。並列伝
送系では、全チャンネルのデータを同期させて受信する
必要があるため、各チャンネルのデータの位相のずれを
小さく抑える必要がある。従来は、並列伝送系において
、受信され各チャンネルのデータの位相を揃えるため、
各チャンネルのデータをフリップフロップ回路に通し、
ある１チャンネルから抽出しな全チャンネルに共通のク
ロックでラッチしていた。

（発明が解決しようとする課題） しかし、従来例では許容される各チャンネルのデータの
位相のずれ（スキュー）は、データの繰り返し周期Ｔか
らフリップ７０ツブのセットアップホールドタイムΔτ
、ｈを差し引いた値に制限されていた。現実的には、各
チャンネルごとのスキューは伝送信号を通すまで未知で
あるから、許容されるスキューは前記基準チャンネルに
対し、進み方向、遅れ方向それぞれに、（Ｔ−Δτ、、
）／２に制限されていた。そのため、フリップフロップ
の最大クロック周波数近辺の伝送速度で用いる場合には
、フリップフロップのセットアツプホールドタイムΔτ
、、か−船釣にはデータの繰り返し周期Ｔのおよそ１／
３であるから、許容されるスキューは前記基準チャンネ
ルに対し、進み方向、遅れ方向それぞれに、データの繰
り返し周期Ｔのおよそ１／３に制限されていた。また、
受信信号強度の変動や、伝送路に光ファイバを用いる光
並列伝送系の場合に送信用半導体レーザの温度変動によ
る立ち上がりの際の遅延時間の変動によってスキューが
経時変動を起こすことがあり、その経時変動によってス
キューか許容量を越えてしまうことがあった。

本発明の目的は、並列伝送系の伝送開始時の、基≠チャ
ンネルに対し、進み方向、遅れ方向それぞれデータの繰
り返し周期Ｔの１／２までのスキューを最小に制御でき
、なおかつ経時変化によって生じるＴ／２を越える広範
囲のスキューを連続的に無限追尾することによってその
スキューを逐次に最小に制御できるスキュー補正回路の
提供にある。

（課題を解決するための手段） 前述の課題を解決するために本発明が提供するスキュー
補正回路は、基準の１チャンネルを除く他の全チャンネ
ルの出力端子に前置される可変遅延回路と、全チャンネ
ルに備えた前記出力端子の出力を微分する微分回路と、
この微分回路のすべての出力を入力値とするオア回路と
、このオア回路出力の時間平均値を得るローパスフィル
タと、このローパスフィルタ出力を前記可変遅延回路に
帰還して、該ローパスフィルタ出力により前記可変遅延
回路の遅延量を制御して前記オア回路出力の時間平均値
を最小にする最小値制御回路とから構成されることを特
徴とする。

第４んｉ、ｆ本発明のスキュー補正回路の一例を示すブ
ロック図であって、第４図において６１．６２は伝送線
路、１は受信機の基準チャンネルのフロントエンド、２
は受信機の比較チャンネルのフロントエンド、４は比較
チャンネルのフロントエンド２に接続される可変遅延回
路、５および６はそれぞれ基準チャンネルおよび比較チ
ャンネルの出力端子である。７および８は微分回路であ
って、出力端子５および６の出力をそれぞれ微分してオ
ア回路９に伝える。オア回路９の出力はローパスフィル
タ１０によって時間平均される。最小値制御回路１１は
、ローパスフィルタ１０の出力を可変遅延回Ｆ＃Ｉ４に
帰還して、オア回路９の出力の時間平均値を最小となる
ように可変遅延回＆＠４における遅延量を制御する。

（作用） データの値か０から１もしくは１からＯに変化する場合
に、微分回１ｉ７．８によってビットの変わり目にパル
スが発生する。各チャンネルで発生したパルスのオアの
時間平均値は、各チャンネルのデータの位相が揃ってい
てデータの変わり目の時刻が互いに等しい場合に最小と
なるから、ローパスフィルタ１０の出力が最小となるよ
うに可変遅延回路４における遅延量を制御することによ
ってスキューが補正される。

（実施例） 本発明について図面を参照して説明する。第１図は本発
明の一実施例を示す回路図である。同図は１チャンネル
あたりの伝送速度５０　Ｍ　ｂ　／　ｓの２チャンネル
並列伝送系の受信回路であって、６１．６２は伝送線路
であり、１．２はフロントエンド、３は固定遅延回路で
ある。４は遅延線１５１〜１５８およ゛び１６１〜１６
８、ｐチャンネルエンハンスメント形ＭＯ８ＦＥＴ１１
１〜１１８および１２１〜１２８、ｎチャンネルエンハ
ンスメント形ＭＯ８ＦＥＴ１３１〜１３８および１４１
〜１４８で構成される８ビツト可変遅延回路であって、
１０１〜１０８は各ビットの制御信号入力端子である。

固定遅延回路３および可変遅延回路４の出力は差動型で
あり、５は遅延線３の正相出力ｊ子、６は可変遅延回路
４の正相出力端子、１５は遅延線３の逆相出力端子、１
６は可変遅延回路４の逆相出力端子である。微分回路４
１．４２．４３．４４は抵抗とコンデンサから成るＲＣ
微分回路であって、抵抗２１．２２、コンデンサ２９を
用いて基準チャンネルの正相用微分回路４１を、抵抗２
３．２４、コンデンサ３０を用いて基準チャンネルの逆
相用微分回路４２を構成しており、同様に、抵抗２５．
２６、コンデンサ３１を用いて比較チャンネルの正相用
微分回路４３を、抵抗２７．２８、コンデンサ３２を用
いて比較チャンネルの逆相用微分回＃Ｉ４４を構成して
いる。

抵抗２１．２３．２５．２７の抵抗値はすべて１００Ω
、抵抗２２．２４．２６．２８の抵抗値はすべて３９０
Ω、コンデンサ２９．３０．３１．３２の容量はすべて
１５ｐＦである。９は、ＣＭＯ８のオアゲートである。

１０はローパスフィルタで、カットオフ周波数は１ｋＨ
２である。

第２図は、本スキュー補正回路の各部の信号波形を示す
波形説明図である。第２図を用いて実施例の慟作につい
て説明する。第２図では基準チャンネルと比較チャンネ
ルのデータの位相かすれている場合を示している。第２
図（ａ）に示されている出力端子５．１５．６．１６の
出力の論理レベルが０から１もしくは１からＯに変化す
る時刻に、微分回Ｆｔ？Ｉ４１．４２．４３．４４を経
ることによって第２図（ｂ）に示すようなパルスが発生
する６オア回路９の入力の識別レベルを、第２図（ｂ）
に示すように微分波形のピーク値と中間値のほぼ中心に
設定すると、４個の微分回路出力のオア回路９を経た波
形は第２図（ｃ）に示すようなパルスとなる。ここで、
微分回路４１〜４４において、前述のように抵抗２１．
２３．２５．２７の抵抗値はすべて１００Ω、抵抗２２
．２４．２６．２８の抵抗値はすべて３９０Ω、コンデ
ンサ２９．３０．３１．３２の容量はすべて１５ρＦで
あり、また、オア回路９はＣＭ　ＯＳであり、入力の識
別レベルは電源電圧の１／２であるから、パルスの幅は
約Ｉｏｎｓであり、データの繰り返し周期Ｔの約１／２
である。

このとき、オア回路９において出力パルスの発生する時
刻は、基準チャンネル、比較チャンネル双方のビットの
変わり目の時刻にオア回路９で遅延時間を加えた時刻に
限定される。すなわち、基準チャンネルの出力端子５の
出力がＯから１に変化する時刻にオア回！？８９での遅
延時間を加えた時刻においては正相用微分回路４１経由
で、基準チャンネルの出力端子５の出力が１から０に変
化する時刻にオア回路９での遅延時間を加えた時刻にお
いては逆相用微分回路４２経由で、オア回路９に論理レ
ベル１の出力が得られる。同様に、比較チャンネルの出
力端子６の出力が０から１に変化する時刻にオア回路９
での遅延時間を加えた時刻においては正相用微分回路４
３経由で、比較チャンネルの出力端子６の出力が１から
０に変化する時刻にオア回路９での遅延時間を加えた時
刻においては逆相用微分回路４４経由で、オア回路９に
論理レベル１の出力が得られる。

ここで、基準チャンネルと比較チャンネルのデータ位相
のずれが減少するほど、オア回路９において基準チャン
ネルのビットの変わり目に相当するパルスと比較チャン
ネルのビットの変わり目に相当するパルスの重なり合う
時間が長くなるから、オア回路９の出力の、ローパスフ
ィルタ１０を経て得られる時間平均値が減少する。

第３図は、基準チャンネルと比較チャンルのデータの位
相が完全に揃っている場合の、本スキュー補正回路各部
の信号波形を示す、波形説明図である。第３図に示すよ
うに、基準チャンネルと比較チャンネルのデータ位相が
完全に揃ったときに、ローパスフィルタ１０を経て得ら
れるオア回！！＠９の出力の時間平均値が最小となる。

また、オア回路９の出力のパルス幅は前述のようにデー
タの繰り返し周期Ｔの１／２であるから、基準チャンネ
ルと比較チャンネルのデータの位相がデータの繰り返し
周期Ｔの１／２だけずれたときにパルスの重なり合う時
間が最小となり、ローパスフィルタ１０を経て得られる
オア回路９の出力の時間平均値が最大となる。したがっ
て、ローパスフィルタ１０の出力を可変遅延回路４に掃
還して、オア回路９の出力の時間平均値を最小となるよ
うに可変遅延回路４における遅延量を制御する最小制御
回路１１によって可変遅延回路４における遅延量を制御
することによって、進み方向、遅れ方向それぞれデータ
の繰り返し周期Ｔの１／２以内のスキューか逐次最小に
制御される。

８ビツト可変遅延回路４においては、各ビットとも、制
御信号の論理レベルが１のとき、ｎチャネルＦＥＴ１３
１〜１３８および１４１〜１４８を経由して伝送信号電
流が流れ、遅延時間はＯ１制制御量の論理レベルが０の
とき、ｐチャンネルＦＥＴ１１１〜１１８および遅延線
１２１〜１２８および１３１〜１３８を経由して伝送信
号電流か流れ、遅延時間は遅延線１５１〜１５８および
１６１〜１６８の遅延量τ１〜τ８となる。ここで、各
ビットの遅延線１５１〜１５８および１６１〜１６８の
遅延量τ１〜τ８をとなる。ここで各ビットの遅延線１
５１〜１５８および１６１〜１６８の遅延量τ１〜τ８
を τｍ＋１”２τ。

のｒＷＪ係を満たすように設定することによって、Ｏか
らτ＋ｘ（２１１１）までの任意の遅延時間をτ１きざ
みで作り出すことが可能となる。そのとき、固定遅延回
路３の遅延時間を、８ビツト可変遅延回路４の上から２
ビツト目の遅延線７７の遅延量τ７と等しくすることに
よって、８ビツト可変遅延回路４の出力の、固定遅延図
＃Ｉ３の出力に対する相対的な遅延時間を、進み方向に
τ７まで、遅れ方向にτ７−τ１まで、任意にτ１きざ
みで変化させている０本実施例では、τ１の値を０５ｎ
ｓに設定しており、同相対遅延時間の可変量は、進み方
向に６４ｎｓ、遅れ方向に６３．５ｎＳである。

最小値制御回路１１の制御方法は、最下位ビットの制御
信号入力端子１０１に入力する信号の論理レベルを逐次
０．１交互に与え、同論理レベルを０とすることによっ
てローパスフィルタ１０の出力電圧が小さくなる場合に
は８ビツト可変遅延回路４における遅延時間を減少させ
、同論理レベルを１とすることによってローパスフィル
タ１０の出′！１；／′を圧が小さくなる場合には８ビ
ツト可変遅延回路４における遅延時間を増加させる、山
登り法を採用している。

なお、比較チャンネルのデータの位相が、データの繰り
返し周期Ｔの整数倍だけずれた場合にも、ローパスフィ
ルタＩＯの出力電圧が最小となるため、本発明のスキュ
ー補正回路による、並列伝送系の伝送開始時の許容スキ
ューは、基準チャンネルに対し、進み方向、遅れ方向そ
れぞれデータの繰り返し周期Ｔの１／２までであるが、
その許容スキューは従来例においてはフリップフロップ
の七／トアッグホールドタイムがＯという理想的な場合
にしか得られない値である０本実施例では、最小値制御
回路１１起動時に、８ビツト可変遅延回路４における遅
延をτ７に初期設定し、かつ、同８ビツトの可変遅延回
路４の出力の、固定遅延回路３の出力に対する相対的な
遅延時間の可変範囲を、進み方向、遅れ方向それぞれＴ
／２、すなわちＩｏｎｓに制限することによって、比較
チャンネルのデータの位相が、データの繰り返し周期Ｔ
の整数倍だけずれた位置で安定化されることを防止して
いる。伝送開始時のスキューが補正された後、前記相対
的遅延時間の可変範囲を８ビツト可変遅延回路の可変範
囲まで拡張することによって、経時変化によって生じる
Ｔ／２を越える広範囲のスキューを連続的に無限追尾し
、同スキューを逐次最小に制御することが可能となる。

本実施例においては比較チャンネルの数は１であるが、
微分回路、最小値制御回路、可変遅延回路を増設し、オ
ア回路の入力数ら増加させることによって比較チャンネ
ルの数を増加させ、並列伝送系のチャンネル数を３チャ
ンネル以上にすることができる。また、本実施例におい
てはフロントエンドおよび可変遅延回路の出力は差動型
であるが、シングルエンドのものを用いてもよいが、た
だし、オア回路の出力パルスの発生頻度が半減するため
、制御不能に陥る可能性が倍増するため、第１図の実施
例に示すようにフロントエンドおよび可変遅延回路に差
動出力型のものを用いるのが望ましい。

（発明の効果） 以上に述べてきたように、本発明によれば、並列伝送系
の伝送開始時の、基準チャンネルに対し、進み方向、遅
れ方向それぞれデータの繰り返し周期Ｔの１／２までの
スキューを最小に制御でき、なおかつ経時変化によって
生じるＴ／２を越える広範囲のスキューを連続的に無限
追尾することによってそのスキューを逐次に最小に制御
でき、実用的には極めて有用なスキュー補正回路が提供
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図および
第３図はその実施例の波形説明図、第４図は本発明のス
キュー補正回路の一例を示すブロック図である。

Claims (1)

【特許請求の範囲】
1. 基準の１チャンネルを除く他の全チャンネルの出力端子
   に前置される可変遅延回路と、全チャンネルに備えた前
   記出力端子の出力を微分する微分回路と、この微分回路
   のすべての出力を入力値とするオア回路と、このオア回
   路出力の時間平均値を得るローパスフィルタと、このロ
   ーパスフィルタ出力を前記可変遅延回路に帰還して、該
   ローパスフィルタ出力により前記可変遅延回路の遅延量
   を制御して前記オア回路出力の時間平均値を最小にする
   最小値制御回路とから構成されることを特徴とするスキ
   ュー補正回路。