KR102116274B1

KR102116274B1 - 초전도 등시성 수신기 시스템

Info

Publication number: KR102116274B1
Application number: KR1020197009481A
Authority: KR
Inventors: 하이타오 오. 다이; 퀀틴 피. 허; 스티븐 비. 쇼크; 안나 와이. 허; 랜달 엠. 버넷
Original assignee: 노스롭 그루먼 시스템즈 코포레이션
Priority date: 2016-09-02
Filing date: 2017-08-15
Publication date: 2020-05-29
Also published as: CA3035223C; AU2017321216B2; AU2017321216A1; CA3035223A1; WO2018044563A1; EP3507905B1; US9876505B1; JP6726806B2; KR20190044111A; EP3507905A1; JP2020500439A

Abstract

일 예는 등시성 수신기 시스템을 포함한다. 시스템은, 송신 라인으로부터 데이터 신호를 수신하고, 데이터 신호를 단일 플럭스 양자(SFQ) 신호로 변환하도록 구성된 SFQ 수신기를 포함한다. 시스템은 또한, SFQ 신호를 상호 양자 로직(RQL) 신호로 변환하고, RQL 신호를 AC 클록 신호의 샘플링 위상과 위상-정렬시키도록 구성된 변환기 시스템을 포함한다.

Description

초전도 등시성 수신기 시스템

정부 이익

본 발명은 정부 계약 번호 제 W911NF-14-C-0116호 하에서 만들어졌다. 따라서, 미국 정부는 그 계약에서 특정된 바와 같이 본 발명에 대한 권리들을 갖는다.

관련 출원

본 출원은, 2016년 9월 2일자로 출원된 미국 특허 출원 제15/256213호로부터의 우선권을 주장하며, 그 출원은 그 전체가 본 명세서에 포함된다.

본 개시내용은 일반적으로 전통적인 양자 컴퓨팅 시스템들에 관한 것으로, 더 상세하게는 초전도 등시성(isochronous) 수신기 시스템에 관한 것이다.

컴퓨터 시스템들은 통상적으로, 별개의 칩들, 별개의 인쇄 회로 기판들, 및/또는 별개의 컴퓨터 시스템들 사이의 통신을 구현한다. 칩간(inter-chip) 또는 다른 타입들의 (예를 들어, 버스를 통한) 통신을 적절히 구현하기 위해, 송신되는 데이터를 적절히 샘플링하도록 송신기 및 수신기를 적절히 타이밍시키는 데 클록 신호가 사용될 수 있어서, 수신기가 데이터를 적절히 수신 및 프로세싱할 수 있다. 그러나, 클록 신호가 다수의 소스들로부터 생성될 수 있거나 또는 칩간 통신 시스템을 통해 송신될 수 있기 때문에, 데이터의 송신 및 수신을 위해 구현되는 클록 신호들은 알려지지 않은 또는 임의의 위상 관계를 가질 수 있고, 이는 등시성 통신으로 지칭될 수 있다. 특정한 타입들의 초전도 로직(예를 들어, 상호 양자 로직 또는 RQL)과 같은 특정한 타입들의 통신은 클록 신호를 전력 소스로서 구현하며, 따라서, 연관된 AC 클록 신호를 이용한 클록 복원의 가능성을 불가능하게 한다.

다른 예는 송신 라인으로부터 데이터 신호를 등시성으로 수신하기 위한 방법을 포함한다. 방법은, 데이터 신호를 SFQ 신호로 변환하기 위해 수신기 시스템의 SFQ 수신기에 DC 전류를 제공하는 단계, 및 SFQ 신호를 복수의 SFQ 신호들로 분할하는 단계를 포함한다. 방법은 또한, AC 클록 신호의 각자의 복수의 위상들과 연관된 각자의 복수의 RQL 위상 신호들로 복수의 SFQ 신호들을 변환하기 위해 수신기 시스템의 SFQ-RQL 변환기 시스템에 AC 클록 신호를 제공하는 단계를 포함한다. 방법은, AC 클록 신호의 샘플링 위상에 RQL 출력 신호를 위상-정렬시키기 위하여 디지털 로직을 통해 복수의 RQL 위상 신호들에 기초하여 RQL 출력 신호를 생성하는 단계를 더 포함한다.

다른 예는 등시성 초전도 칩간 송신 시스템을 포함한다. 시스템은, RQL 입력 신호를 데이터 신호로 변환하도록 구성된 송신기 시스템, 및 송신기 시스템으로부터 데이터 신호를 송신하기 위한 송신 라인을 포함한다. 시스템은 또한 등시성 수신기 시스템을 포함한다. 등시성 수신기 시스템은, 송신 라인으로부터 데이터 신호를 수신하고, 데이터 신호를 SFQ 신호로 변환하도록 구성된 SFQ 수신기를 포함한다. 등시성 수신기 시스템은 또한, SFQ 신호를 RQL 신호로 변환하고, RQL 신호를 AC 클록 신호의 샘플링 위상과 위상-정렬시키도록 구성된 변환기 시스템을 포함한다.

도 1은 등시성 초전도 칩간 송신 시스템의 일 예를 예시한다.
도 2는 RQL-SFQ 변환기의 일 예를 예시한다.
도 3은 변환기 시스템의 일 예를 예시한다.
도 4는 SFQ-RQL 변환기의 일 예를 예시한다.
도 5는 디지털 로직의 예시적인 다이어그램을 예시한다.
도 6은 디지털 로직의 일 예를 예시한다.
도 7은 디지털 로직의 다른 예를 예시한다.
도 8은 디지털 로직의 또 다른 예를 예시한다.
도 9는 디지털 로직의 또 다른 예를 예시한다.
도 10은 등시성 버스 수신기 시스템의 일 예를 예시한다.
도 11은 송신 라인으로부터 데이터 신호를 등시성으로 수신하기 위한 방법의 일 예를 예시한다.

본 개시내용은 일반적으로 전통적인 양자 컴퓨팅 시스템들에 관한 것으로, 더 상세하게는 초전도 등시성 데이터 수신기에 관한 것이다. 초전도 등시성 수신기 시스템은 상호 양자 로직(RQL) 컴퓨터 시스템과 같은 다양한 초전도 칩간 통신 시스템들에서 구현될 수 있다. 초전도 등시성 수신기 시스템은, 송신 라인으로부터 데이터 신호를 수신하고, 데이터 신호를 단일 플럭스 양자(SFQ) 신호로 변환하도록 구성된 SFQ 수신기를 포함한다. 일 예로서, 데이터 신호는, RQL 입력 신호를 SFQ 신호로 변환하고, 송신 라인을 통해 송신되는 데이터 신호로 SFQ 신호를 변환하도록 구성된 송신 시스템으로부터 생성될 수 있다. 초전도 등시성 수신기 시스템은 또한, SFQ 신호를 RQL 신호로 변환하고, 정렬 신호에 응답하여 RQL 신호를 AC 클록 신호의 샘플링 위상과 위상-정렬시키도록 구성된 변환기 시스템을 포함한다.

일 예로서, 변환기 시스템은 SFQ 신호를 복수의 SFQ 신호들로 분할하도록 구성된 SFQ 분할기 스테이지를 포함할 수 있다. SFQ 신호들은, SFQ 신호들을 복수의 RQL 위상 신호들로 변환하기 위해 AC 클록 신호를 제공받는 각자의 복수의 SFQ-RQL 변환기들에 제공될 수 있으며, RQL 위상 신호들 각각은 AC 클록 신호의 별개의 각자의 위상과 연관(예를 들어, AC 클록 신호의 순차적인 90° 위상들과 연관)된다. 따라서, SFQ 신호들의 각자의 타이밍에 기초하여, 연관된 RQL 펄스는 각자의 RQL 위상들 사이의 타이밍 윈도우들에 기초하여 RQL 위상 신호들 중 적어도 하나 상에서 제공될 수 있으며, AC 클록 신호의 하나의 위상으로부터 인접한 위상(앞쪽 또는 뒤쪽)으로 드리프트할 수 있다. 따라서, RQL 위상 신호들은, RQL 위상 신호들에 기초하여 그리고 트리거를 제공하도록(예를 들어, RQL 위상 신호들 중 적어도 하나에서 RQL 펄스를 래치(latch)시키도록) 구성된 정렬 신호에 응답하여 AC 클록 신호의 샘플링 위상과 정렬되는 RQL 출력 신호를 생성하도록 구성된 디지털 로직에 제공될 수 있다. 따라서, RQL 출력 신호는 각자의 데이터를 제공하기 위해 AC 클록 신호의 알려진 위상에서 정렬될 수 있다.

도 1은 등시성 초전도 칩간 송신 시스템(10)의 일 예를 예시한다. 등시성 초전도 칩간 송신 시스템(10)은 초전도 데이터 전달에서 칩간 통신을 제공하기 위해 다양한 컴퓨터 시스템들 중 임의의 컴퓨터 시스템(예를 들어, 상호 양자 로직(RQL) 통신 시스템)에서 구현될 수 있다. 등시성 초전도 칩간 송신 시스템(10)은, 통신된 데이터의 송신 및 수신과 연관된 클록 신호들 사이의 알려지지 않은 또는 임의의 위상 관계를 수용할 수 있는 방식으로 칩간 통신을 제공하도록 구현될 수 있다.

등시성 초전도 칩간 송신 시스템(10)은 송신 라인(16)에 의해 분리되는 송신기 시스템(12) 및 수신기 시스템(14)을 포함한다. 송신기 시스템(12)은, 도 1의 예에서 신호(RQL_IN)로서 보여지는 RQL 입력 신호를 수신하고, 데이터 펄스들의 시퀀스에 대응하는 펄스 신호(PLS)로서 신호(RQL_IN)를 송신 라인(16)을 통해 수신기 시스템(14)에 송신하도록 구성된다. 송신기 시스템(12)은 RQL 입력 신호(RQL_IN)를 단일 플럭스 양자(SFQ) 신호로 변환하도록 구성된 RQL-SFQ 변환기(18)를 포함한다. 일 예로서, RQL-SFQ 변환기(18)는 도 1의 예에서 전류(I_DC)로서 보여지는 DC 바이어스 전류를 제공하는 조셉슨 송신 라인(JTL)으로서 구성될 수 있으며, 따라서, 양의 플럭손(fluxon)이 송신되게 허용하고, RQL 입력 신호(RQL_IN)와 연관된 대응하는 음의 플럭손(예를 들어, 반-플럭손(anti-fluxon))의 송신을 거부한다. 일 예로서, 전류(I_DC)는 전력 소비 및 열 생성을 실질적으로 완화시키기 위해, 저항성 네트워크와는 대조적으로 유도성 네트워크(예를 들어, 유도성 플럭스-셔틀 루프(flux-shuttle loop))를 통해 생성될 수 있다. 송신기 시스템(12)은 또한, 송신 라인(16)을 통해 송신되는 펄스 신호(PLS)로 결과적인 SFQ 신호를 변환하도록 구성된 SFQ 드라이버(20)를 포함한다.

도 2는 RQL-SFQ 변환기(50)의 일 예를 예시한다. RQL-SFQ 변환기(50)는 도 1의 예의 RQL-SFQ 변환기(20)에 대응할 수 있다. RQL-SFQ 변환기(50)는, JTL 스테이지(52)를 통해 출력 드라이버 스테이지(54)로 전파되는 입력 SFQ 신호(도 2의 예에서 신호(SFQ_TX)로서 보여짐)를 수신하도록 구성된 JTL 스테이지(52)를 포함한다. 특히, JTL 스테이지(52)는, SFQ 신호(SFQ_TX)가 전파되게 하는 입력 인덕터(L₁), 및 전류 소스(56)를 통해 생성된 DC 바이어스 신호(I_DC)에 기초하여 SFQ 신호(SFQ_TX)와 연관된 SFQ 펄스에 응답하여 트리거링되는 제1 조셉슨 접합(J₁)을 포함한다. 전류(I_DC)는 각자의 인덕터들(L₂ 및 L₃)을 통해 제1 조셉슨 접합(J₁) 및 제2 조셉슨 접합(J₂)을 바이어싱하도록 인덕터(L_BIAS)를 통해 흐르므로, 제1 조셉슨 접합(J₁)이 트리거링하는 것에 응답하여 SFQ 신호(SFQ_TX)가 인덕터들(L₂ 및 L₃)을 통해 전파되어, 후속적으로, SFQ 신호(SFQ_TX)를 출력 드라이버 스테이지(54)에 제공하도록 조셉슨 접합(J₂)을 트리거링한다.

출력 드라이버 스테이지(54)는, 적합한 임피던스 매칭을 제공함으로써 송신 라인(16)을 통한 송신을 위해 SFQ 신호(SFQ_TX)와 연관된 SFQ 펄스를 펄스 신호로 변환하도록 구성된다. 출력 드라이버 스테이지(54)는 제1 인덕터(L_M1) 및 제2 인덕터(L_M2)를 포함한다. 일 예로서, 제1 및 제2 인덕터들은 화살표(58)에 의해 표시된 바와 같이 그들 사이에 상호 인덕턴스(예를 들어, k=0.5)를 가질 수 있다. SFQ 신호(SFQ_TX)는 제1 인덕터(L_M1) 및 제2 인덕터(L_M2) 둘 모두를 통해 제공된다. 제1 인덕터(L_M1)를 통해 제공된 SFQ 신호(SFQ_TX)의 일부는 저항기(R₁)를 통해 접지에 션트(shunt)되고, 제2 인덕터(L_M2)를 통해 제공된 SFQ 신호(SFQ_TX)의 일부는 저항기(R₂)를 통해 출력(60)에 션트된다. SFQ 신호(SFQ_TX)의 제3 부분은 저항기(R₃)를 통해 출력(60)에 제공되며, 따라서, 도 1의 예의 펄스 신호(RX)로서 송신 라인(16)을 통해 송신될 펄스 신호(PLS_TX)를 생성하도록 SFQ 신호(SFQ_TX)의 제2 부분과 결합된다. 따라서, 인덕터들(L_M1 및 L_M2)의 결합 및 저항기들(R₁, R₂, 및 R₃)의 저항 값들은, 송신 라인(16)의 임피던스(예를 들어, 대략 20Ω)와 출력(60)의 충분한 임피던스 매칭을 제공할 수 있다.

도 1의 예를 다시 참조하면, 펄스 신호(PLS)는 수신기 시스템(14)에 제공된다. 수신기 시스템(14)은 수신된 펄스 신호(PLS)를 다시 SFQ 신호로 변환하도록 구성된 SFQ 수신기(22)를 포함한다. 일 예로서, SFQ 수신기(22)는 도 1의 예에서 전류(I_DC)로서 보여지는 DC 바이어스 전류를 제공하는 JTL로서 구성될 수 있다. 따라서, SFQ 수신기(22)는, 펄스 신호(PLS)에 응답하는 적어도 하나의 조셉슨 접합의 트리거링에 기초하여 그리고 전류(I_DC)(예를 들어, 펄스 신호(PLS)가 제공되는 SFQ 수신기(22)의 입력의 언더-댐핑(under-damp)된 조셉슨 접합)에 기초하여, 수신된 펄스 신호(PLS)를 SFQ 신호로 변환한다. 따라서, SFQ 신호는 본 명세서에서 더 상세히 설명되는 바와 같이, AC 클록 신호(CLK) 및 정렬 신호(ALGN)에 기초하여 SFQ 신호를 RQL 출력 신호(RQL_OUT)로 변환하도록 구성된 변환기 시스템(24)에 제공된다.

일 예로서, 변환기 시스템(24)은 SFQ 신호를 복수의 SFQ 신호들로 분할하도록 구성될 수 있으며, SFQ 신호들 각각은 AC 클록 신호(CLK)에 기초하여 SFQ 신호들을 복수의 RQL 위상 신호들로 변환하도록 구성된 각자의 복수의 SFQ-RQL 변환기들에 제공된다. 따라서, RQL 위상 신호들 각각은 AC 클록 신호의 별개의 각자의 위상과 연관(예를 들어, AC 클록 신호의 순차적인 90° 위상들과 연관)될 수 있다. 따라서, SFQ 신호들의 각자의 타이밍에 기초하여, SFQ 펄스는 각자의 RQL 위상들 사이의 타이밍 윈도우들에 기초하여 RQL 위상 신호들 중 적어도 하나 상에서 제공될 수 있으며, AC 클록 신호의 하나의 위상으로부터 인접한 위상(앞쪽 또는 뒤쪽)으로 드리프트할 수 있다. 따라서, 변환기 시스템(24)은, RQL 위상 신호들에 기초하여 그리고 정렬 신호(ALGN)에 응답하여 AC 클록 신호(CLK)의 샘플링 위상과 정렬되는 RQL 출력 신호(RQL_OUT)를 생성하기 위해 RQL 위상 신호들에 대한 디지털 로직 연산들을 구현할 수 있다. 따라서, RQL 출력 신호(RQL_OUT)는 AC 클록 신호(CLK)의 알려진 위상에서 정렬될 수 있다. 그 결과, 수신기 시스템(14)은, 이를테면, 연관된 클록 분배 회로의 시간 변화 스큐(skew), 클록에 대한 로딩의 동적 변화들, 및/또는 열 잡음에 기초하여, RQL 입력 신호(RQL_IN)와 연관된 클록 신호와 RQL 출력 신호(RQL_OUT) 사이의 알려지지 않은 및/또는 임의의 위상 관계를 수용할 수 있다.

도 3은 변환기 시스템(100)의 일 예를 예시한다. 변환기 시스템(100)은 도 1의 예의 변환기 시스템(24)에 대응할 수 있으며, 따라서, 이를테면 송신 라인(16)으로부터 수신된 펄스 신호(PLS)와 연관된 SFQ 신호(SFQ_RX)를 RQL 출력 신호(RQL_OUT)로 변환하도록 구성될 수 있다.

변환기 시스템(100)은 도 3의 예에서 SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄로서 보여지는 복수의 SFQ 신호들로 SFQ 신호(SFQ_RX)를 분할하도록 구성된 SFQ 분할기 스테이지(102)를 포함한다. SFQ 신호의 수, 도 3의 예에서는 4는 AC 클록 신호(CLK)의 주어진 주기 내의 샘플링 시간들의 수에 대응할 수 있다. 예를 들어, AC 클록 신호(CLK)는, 90°만큼 위상차가 있는 동위상 컴포넌트 및 직교-위상 컴포넌트를 포함하는 직교 클록 신호일 수 있으며, 따라서, 주어진 주기의 각각의 90° 증분에서 4개의 별개의 샘플 시간들을 제공할 수 있다. SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄) 각각은 별개의 각자의 SFQ-RQL 변환기(104)에 제공된다. SFQ-RQL 변환기들(104) 각각은, 위상들 중 특정한 각자의 위상에 대응하는 AC 클록 신호(CLK)에 대한 각자의 유도성 커플링을 제공받을 수 있다.

도 3의 예에서, SFQ-RQL 변환기들(104) 중 제1 SFQ-RQL 변환기는 AC 클록 신호(CLK)의 주기의 0° 위상과 연관될 수 있고, SFQ-RQL 변환기들(104) 중 제2 SFQ-RQL 변환기는 AC 클록 신호(CLK)의 주기의 90° 위상과 연관될 수 있다. 유사하게, SFQ-RQL 변환기들(104) 중 제3 SFQ-RQL 변환기는 AC 클록 신호(CLK)의 주기의 180° 위상과 연관될 수 있고, SFQ-RQL 변환기들(104) 중 제4 SFQ-RQL 변환기는 AC 클록 신호(CLK)의 주기의 270° 위상과 연관될 수 있다. 따라서, SFQ-RQL 변환기들(104) 각각은 도 3의 예에서 RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀로서 각각 보여지는 RQL 위상 신호를 생성하도록 구성된다. 따라서, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 각각은 그에 따라, AC 클록 신호(CLK)의 샘플링 시간 위상들에 대한 각자의 SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)의 도착 타이밍에 의존하여, 연관된 플럭손(예를 들어, 그리고 후속적인 반-플럭손)을 포함하거나 또는 포함하지 않을 수 있다. 예를 들어, SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)이 AC 클록 신호(RQL)의 주어진 주기에 대해 대략 120°의 연관된 SFQ 펄스들을 가지면, RQL 위상 신호들(RQL₉₀ 및 RQL₁₈₀)은 각각 플럭손/반-플럭손 쌍을 포함할 수 있다. 따라서, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 중 적어도 하나는 SFQ 신호(SFQ_RX)와 연관된 SFQ 펄스에 대응하는 플럭손/반-플럭손 쌍을 포함할 수 있다.

일 예로서, 정현파(sinusoidal) AC 클록(CLK)은 대략 180도 동안 양의 진폭을 가질 수 있다. 예를 들어, 다양한 제조 인자들 및 설계 요건들에 의존하여, 변환기 시스템(100)은 이들 180°의 서브세트, 통상적으로는 120° 동안 SFQ 신호(SFQ_RX)의 입력 펄스를 수용할 수 있다. 90°도만큼 이격된 SFQ-RQL 변환기들(104) 중 2개 사이의 중첩의 양은, AC 클록 신호(CLK)가 각도 단위의 실제 원하는 간격에 얼마나 가깝게 도달하는지, 열 잡음, 및 수신기 윈도우가 얼마나 넓은지를 포함하는 다수의 인자들에 의존할 수 있다. 따라서, AC 클록 신호의 샘플링 시간 위상들에 대한 각자의 SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)의 도착 타이밍에 대해 이전에 설명된 바와 같이, SFQ-RQL 변환기들(104)은 몇몇 양의 중첩을 갖도록 설계될 수 있다. 그렇지 않으면, SFQ-RQL 변환기들(104) 중 어떤 것도 SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)을 샘플링하지 않을 것이어서, RQL 출력 신호(RQL_OUT)가 복원되지 않을 가능성이 있다. 그러나, 이전에 설명된 바와 같이, SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)은, SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)의 상대적인 도착 시간에 기초하여 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)을 제공하기 위해 SFQ-RQL 변환기들(104) 중 1개 초과에서 샘플링될 수 있다. 예를 들어, SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)의 각자의 SFQ 신호를 검출할 수 있는 SFQ-RQL 변환기들(104)의 최대 수가 변수 "MAX"로서 정의되면, 변수 "M"은 다음과 같이 설정될 수 있다:

M = MAX-1 (수학식 1)

통상적으로 M=1이므로, SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)와 연관된 SFQ 펄스는, SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)의 도착 타이밍에 의존하여 SFQ-RQL 변환기들(104) 중 하나 또는 2개에 의해 수신된다. 그러나, 4보다 큰 AC 클록 신호(CLK)의 주기의 오버샘플링 인자의 경우, M은 1보다 큰 값을 가질 수 있다.

도 4는 SFQ-RQL 변환기(120)의 일 예를 예시한다. SFQ-RQL 변환기(120)는 도 3의 예의 SFQ-RQL 변환기들(104) 중 임의의 하나에 대응할 수 있으며, 따라서, SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)의 각자의 SFQ 신호에 대응하는 입력 SFQ 신호(SFQ_N)의 도착과 AC 클록 신호(CLK)의 각자의 샘플링 위상(예를 들어, 각각, 0°, 90°, 180°, 및 270°) 사이의 상대적인 타이밍에 의존하여, 플럭손/반-플럭손 쌍을 갖거나 갖지 않는 RQL 위상 신호를 생성하도록 구성될 수 있다.

SFQ-RQL 변환기(120)는 제1 입력 JTL 스테이지(122) 및 제2 입력 JTL 스테이지(124)를 포함한다. 제1 입력 JTL 스테이지(122)는 입력 SFQ 펄스(SFQ_N)를 수신하고, 입력 SFQ 펄스(SFQ_N)를 출력 JTL 스테이지(126)에 전파하도록 구성된다. 제1 입력 JTL 스테이지(122)는, SFQ 펄스(SFQ_N)가 전파되게 하는 입력 인덕터(L₁), 및 전류 소스(128)를 통해 생성된 DC 바이어스 신호(I_DC)에 기초하여 SFQ 펄스(SFQ_N)에 응답하여 트리거링되는 제1 조셉슨 접합(J₁)을 포함한다. 전류(I_DC)는 각자의 인덕터들(L₂ 및 L₃)을 통해 제1 조셉슨 접합(J₁) 및 제2 조셉슨 접합(J₂)을 바이어싱하도록 제1 바이어스 인덕터(L_BIAS1)를 통해 흐르므로, 제1 조셉슨 접합(J₁)이 트리거링하는 것에 응답하여 SFQ 펄스(SFQ_N)가 인덕터들(L₂ 및 L₃)을 통해 전파되어, 후속적으로, 인덕터(L₄)를 통해 SFQ 펄스(SFQ_N)를 출력 드라이버 스테이지(126)에 제공하도록 조셉슨 접합(J₂)을 트리거링한다.

제2 입력 JTL 스테이지(124)는 제1 입력 JTL 스테이지(122)에 대해 실질적으로 유사하게 구성된다. 특히, 제2 입력 JTL 스테이지(124)는, 제2 바이어스 인덕터(L_BIAS2)를 통해 그리고 인덕터들(L₅ 및 L₆)을 통해 전류 소스(130)를 통하여 (예를 들어, 동일한 전류 소스(128)로부터) 생성된 DC 바이어스 전류(I_DC)에 대해 서로 대향하게 배열되는 조셉슨 접합들(J₃ 및 J₄)의 쌍을 포함한다. 그러나, 제2 입력 JTL 스테이지(124)는 또한, 제2 입력 JTL 스테이지(124)가 SFQ 펄스(SFQ_N)에 대응하는 플럭손에 응답하여 반-플럭손을 생성하도록 접지에 커플링된 인덕터(L₇)를 포함한다. 따라서, SFQ 펄스(SFQ_N)가 제1 입력 JTL 스테이지(122)에서 제공되는 것에 응답하여, 제2 입력 JTL 스테이지(124)는 출력 JTL 스테이지(126)에서 RQL 신호(RQL_N)를 제공하기 위해 대응하는 반-플럭손을 생성한다.

출력 JTL 스테이지(126)는 제1 및 제2 입력 JTL 스테이지들(122 및 124)와 실질적으로 유사하게 배열된다. 출력 JTL 스테이지(126)는, RQL 신호(RQL_N)가 전파되게 하는 입력 인덕터(L₈) 뿐만 아니라 바이어스 전류 소스(132) 및 각자의 인덕터들(L₉ 및 L₁₀)에 대해 서로 대향하게 배열되는 조셉슨 접합들(J₅ 및 J₆)의 쌍을 포함한다. 그러나, 바이어스 전류 소스(132)는, AC 클록 신호(CLK)와 연관된 특정한 각자의 샘플링 위상과 연관되는 AC 전류 소스로서 구성된다. 도 4의 예에서, AC 전류는 바이어스 인덕터(L_BIAS3)를 통해 제공되는 신호(CLK_Y)로서 보여지며, 여기서, Y는 AC 클록 신호(CLK)의 샘플링 위상들 중 주어진 위상(각각, 0°, 90°, 180°, 및 270°)에 대응한다. 따라서, RQL 신호(RQL_N)가 (예를 들어, 인덕터들(L₈ 및 L₉)에서 자기 에너지를 제공하는 것에 기초하여) AC 클록 신호(CLK_Y)의 각자의 위상과 대략적으로 시간 정렬되게 도착하면, RQL 신호(RQL_N)는 조셉슨 접합들(J₅ 및 J₆)의 트리거링을 통해 RQL 출력 신호(RQL_Y)로서 출력 JTL 스테이지(126)의 출력(134)에 전파될 것이며, 여기서, Y는 AC 클록 신호(CLK_Y)의 각자의 위상에 대응한다. 그러나, RQL 신호(RQL_N)의 도착이 AC 클록 신호(CLK_Y)의 위상에 대해 오정렬되면, RQL 신호(RQL_N)는 출력 JTL 스테이지(126)의 출력(134)으로부터 반사될 것이다. 그 결과, 어떠한 RQL 펄스도 출력 JTL 스테이지(126)의 출력(134)으로부터 제공되지 않을 것이다(예를 들어, RQL 신호(RQL_Y)는 제로 볼트일 것이다).

도 3의 예를 다시 참조하면, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)은, RQL 출력 신호(RQL_OUT)를 생성하기 위해, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 중 하나 이상과 연관된 RQL 펄스를 RQL 클록 신호(CLK)의 미리 결정된 샘플링 위상에 정렬시키도록 구성된 디지털 로직(106)에 제공된다. 일 예로서, 디지털 로직(106)은, 복수의 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 각각을 위상-정렬 및 지연시키고, 각자의 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 중 각자의 적어도 하나의 위상 신호와 연관된 적어도 하나의 RQL 펄스 및 정렬 신호(ALGN)에 응답하여 적어도 하나의 트리거 신호를 생성하도록 구성된다. 디지털 로직(106)은 또한, 적어도 하나의 트리거 신호에 응답하여, 위상-정렬되고 지연된 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)과 연관된 적어도 하나의 RQL 펄스를 래치시키도록 구성될 수 있으며, RQL 출력 신호(RQL_OUT)를 제공하기 위해 AC 클록 신호(CLK)의 샘플링 위상에 적어도 하나의 RQL 펄스를 정렬시킬 수 있다.

도 5는 디지털 로직의 예시적인 다이어그램(150)을 예시한다. 다이어그램(150)은 도 3의 예의 디지털 로직(106)의 더 상세한 버전을 보여줄 수 있다. 특히, 다이어그램(150)은, 디지털 로직(106)의 다수의 스테이지들, 및 RQL 출력 신호(RQL_OUT)를 생성하기 위해 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)에 대해 수행되는 디지털 로직 연산들의 시퀀스를 보여준다. 일 예로서, 본 명세서에서 설명된 디지털 로직(106)의 스테이지들은 AC 클록 신호(CLK)에 의해 클록킹될 수 있으며, AC 클록 신호(CLK)의 별개의 각자의 위상들에서 동작되는 JTL들의 시퀀스들에 기초할 수 있다. 부가적으로, 디지털 로직 연산들을 포함하는 디지털 로직(106)은 본 명세서에 설명되는 바와 같이, AC 클록 신호(CLK)에 의해 유사하게 클록킹될 수 있는 RQL 디지털 로직 게이트들에 기초하여 구현될 수 있다.

다이어그램(150)은, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)을 수신하고, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 위상 정렬을 제공하도록 구성된 정렬 로직 스테이지(152)를 보여준다. 따라서, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 각각은 AC 클록 신호(CLK)의 공통 위상에 의해 동시에 클록킹될 수 있다. 따라서, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 각각은 주어진 시간에 동일한 위상에 정렬된다. 예를 들어, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)에 의해 제공된 4개의 위상-연속적인 RQL 샘플들은 AC 클록 신호(CLK)의 주기의 0°, 90°, 180°, 및 270° 도 위상들과 연관된 위상들 상에 제시되며, 여기서, 0°는 가장 빠른 시간에 취해진 샘플을 표현하고, 90°는 90°도 이후에 취해진 샘플이며, 270°까지는 AC 클록 신호(CLK)의 주기에서 취해진 마지막 샘플에 대응한다. 일 예로서, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 위상-정렬 및 지연은 클록킹된 JTL 지연 엘리먼트들의 시퀀스를 각각 포함하는 복수의 지연 경로들 각각에 의해 수행될 수 있다. 따라서, 일 예로서, 정렬 로직 스테이지(152)의 JTL 지연 엘리먼트들은 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 모두를 270° 위상에 정렬시키기 위해 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 각각에 부가될 수 있다. 따라서, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 각각이 각자의 SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)의 상이한 샘플링 시간과 연관되더라도, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 각각은 주어진 시간에서 AC 클록 신호(CLK)의 동일한 위상 상에서 정렬된다.

부가적으로, 예를 들어, 정렬 로직 스테이지(152)는 RQL 위상 신호들의 수보다 크고, 그에 따라 도 5의 예의 4보다 큰 복수의 지연 경로들을 포함할 수 있다. 따라서, 정렬 로직 스테이지(152)는, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)과 유사하게 위상-정렬되는 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 하나 이상의 부가적인 카피(copy)들을 생성하도록 구성될 수 있다. 일 예로서, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 중 적어도 하나의 위상 신호의 카피는, RQL 위상 신호(RQL₂₇₀)로 시작하고, (예를 들어, 4개의 부가적인 지연 JTL들에 기초하여) 지연의 AC 클록 신호(CLK)의 전체 주기를 RQL 위상 신호(RQL₂₇₀)에 부가함으로써 생성될 수 있다. 따라서, 복수의 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 중 적어도 하나의 위상 신호의 각각을 복수의 지연 경로들 중 1개 초과로 분할함으로써, 디지털 로직(106)은, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 중 단일의 위상 신호에 대한 SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, 및 SFQ₄)의 타이밍의 오정렬에 기초하여 RQL 출력 신호(RQL_OUT)의 위상-정렬을 제공할 수 있다. 따라서, 단일 비트가 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 다수의 연속적인 위상 신호들, 또는 AC 클록 신호(CLK)에 대한 위상 관계에서 순차적인 복수의 지연 경로들 중 다음의 지연 경로 또는 이전의 지연 경로 중 하나에 대한 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 중 주어진 위상 신호의 타이밍의 드리프트(예를 들어, 90° 위상으로부터 180°으로의 드리프팅 등)와 연관되는 경우, 디지털 로직(106)은 정렬을 제공할 수 있다.

표 1은 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 부가적인 지연된 카피들을 생성하기 위한 패턴의 일 예를 제공한다. 표 1에서, 넘버가 각각의 지연된 카피에 할당된다. 샘플 넘버 1은 취해졌던 마지막 샘플이고, 샘플 넘버 4는 그 이전에 270° 앞서 취해졌다. 샘플 넘버 5는 지연의 AC 클록 신호(CLK)의 전체 주기를 갖는 샘플 넘버 1에 대응하고, 따라서, 현재의 샘플 넘버 1 전에 360° 앞서 취해진다. 따라서, 표 1에서, 각각의 더 높은 샘플 넘버는 현재의 샘플 넘버보다 90° 앞서 취해진다.

샘플 넘버	위상	90도 위상 지연들
1	270	0
2	180	1
3	90	2
4	0	3
5	270	4
6	180	5
1만큼 증분	(90 차감) mod 360	1만큼 증분

부가적으로, 정렬 로직 스테이지(152)는 정렬된 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 위상 지연들을 구현하도록 구성될 수 있으며, 지연된 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 별개의 세트들을 디지털 로직(106)의 상이한 부분들에 제공할 수 있다. 도 5의 예에서, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 지연된 세트들은 DLY₁, DLY₂, 및 DLY₃로서 보여진다.

다이어그램(150)은 또한, RQL 위상 신호의 제1 지연된 세트(DLY₁)를 수신하도록 구성된 제어 로직 스테이지(154)를 보여준다. 제어 로직 스테이지(154)는 정렬 신호(ALGN)를 또한 수신하도록 구성된다. 따라서, 제어 로직 스테이지(154)은, RQL 위상 신호들의 제1 지연된 세트(DLY₁) 및 정렬 신호(ALGN)에 기초하여 적어도 하나의 트리거 신호(TRG)를 생성하도록 구성된다. 일 예로서, 디지털 로직(106)은, 이를테면 수신기 시스템(14)의 파워-업(power-up) 시에 정렬 신호(ALGN)를 수신하는 것에 기초하여 다수의 방식들로 정렬/교정될 수 있다. 다른 예로서, AC 클록 신호(CLK)의 스큐에서 느린 변화가 존재하면, 수신기 시스템(14)은 주기적인 교정들을 수행할 수 있다. 예를 들어, 디지털 로직(106)은, 송신기 시스템(12)이 데이터를 전송하는 것을 중지하고 대신 모든 로직-제로들을 전송하는 것을 시작하도록 명령받는 것에 기초하여 교정될 수 있다. 이어서, 정렬 신호(ALGN)는 펄싱(pulse)될 수 있으며, 송신기 시스템(12)은 단일의 하나의 데이터 비트(예를 들어, 트레이닝 펄스) 이어서, 적어도 1개 초과의 제로를 전송하도록 명령받을 수 있다.

일 예로서, 정렬 신호(ALGN)를 수신하는 것에 응답하여, 제어 로직 스테이지(154)는 RQL 위상 신호들의 제1 지연된 세트(DLY₁)의 NK개의 연속적인 샘플들을 모니터링할 수 있으며, 여기서, N은 오버샘플링 레이트이고, K는 데이터의 단일 비트를 캡슐화하는 AC 클록 신호(CLK)의 주기들의 수이다(예를 들어, N=4 및 K=1). 송신기 시스템(12)이 K번째 클록 주기들마다 데이터 비트를 송신하고 데이터가 클록 주기마다 N회 샘플링되므로, 제어 로직 스테이지(154)의 모니터링 윈도우는, 트레이닝 펄스가 제어 로직 스테이지(154)에 제공되는 적어도 하나의 샘플에서 나타날 것임을 보장하기에 충분히 넓을 수 있다. 일 예로서, 제어 로직 스테이지(154)는 NK개의 비트들의 로직-OR를 제공할 수 있으며, 로직-OR의 출력이 로직-1인 것에 응답하여, 정렬 신호(ALGN)는 교정을 수행하기 위한 정확한 타이밍 윈도우에 대응한다. 제어 로직 스테이지(154)는 결정된 정확한 타이밍 윈도우에 응답하여 트리거 신호(들)(TRG)를 제공할 수 있다.

다이어그램은 또한, RQL 위상 신호들의 제2 지연된 세트(DLY₂) 및 트리거 신호(들)(TRG)를 수신하는 파형 분석 로직 스테이지(156)를 보여준다. 파형 분석 로직 스테이지(156)는, 트리거 신호(들)(TRG)에 응답하여 RQL 위상 신호들의 제2 지연된 세트(DLY₂)의 로직 상태들을 래치시키도록 구성될 수 있다. 따라서, 파형 분석 로직 스테이지(156)는, 위상-정렬된 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀) 중 어느 것이 단일 비트 시간 동안 RQL 출력 신호(RQL_OUT)에 포함될지를 결정한다. 일 예로서, RQL 위상 신호들의 제2 지연된 세트(DLY₂)는, RQL 위상 신호들의 제1 지연된 세트(DLY₁) 더하기, 더 작은 샘플 넘버들을 가질 수 있고 나중의 시간의 샘플들에 대응할 수 있는 M개의 부가적인 지연된 RQL 위상 신호들과 대략적으로 동일할 수 있다. 따라서, NK+M개의 연속적인 샘플들은, 디지털 래치 회로들에 제공되는 바와 같이, 트리거 신호(들)(TRG)에 응답하여 1 및 M+1개의 연속적인 샘플들 사이에서 래치하기 위해 파형 분석 로직 스테이지(156)에 제공될 수 있다. 부가적으로, 성능 목적들에 의존하여, 파형 분석 로직 스테이지(156)는, AC 클록 신호(CLK)의 주기의 어느 하나의 측부 또는 양 측부들 상에 부가적인 샘플들을 부가함으로써 그리고/또는 그것이 수신하는 연속적인 로직-1 값들의 수에 기초하여 샘플링 윈도우를 넓힐 수 있다. 따라서, 파형 분석 로직 스테이지(156)는 분석할 샘플들의 윈도우를 저장한다.

다이어그램(150)은 또한, RQL 위상 신호들의 제3 지연된 세트(DLY₃) 및 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)의 래치된 로직 값들을 수신하도록 구성된 선택기 로직 스테이지(158)를 보여준다. 선택기 로직 스테이지(158)는, AC 클록 신호(CLK)의 샘플링 위상에 정렬되는 RQL 출력 신호(RQL_OUT)를 생성하기 위해, 파형 분석 로직 스테이지(156)로부터의 적어도 하나의 래치된 RQL 위상 신호 및 RQL 위상 신호들의 제3 지연된 세트(DLY₃)에 대한 순차적인 로직 연산들을 제공하도록 구성된 선택기 로직 게이트들의 세트를 포함할 수 있다. 일 예로서, RQL 위상 신호들의 제3 지연된 세트(DLY₃)는 NK+M개의 연속적인 샘플들과 2NK-M개의 연속적인 샘플들 사이에 존재할 수 있다. 일 예로서, 선택기 로직 스테이지(158)는, 파형 분석 로직 스테이지(156)로부터의 래치된 RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, 및 RQL₂₇₀)로부터의 윈도우를 이용하여 RQL 위상 신호들의 제3 지연된 세트(DLY₃)에 대해 로직-AND 연산들을 계속 수행할 수 있다. 따라서, 선택기 로직 스테이지(158)는 AC 클록 신호(CLK)의 주어진 하나의 위상과 정렬되는 단일의 데이터 출력을 생성하기 위해 각자의 AND-게이트들의 출력들에 대해 로직-OR 연산을 수행할 수 있다. 따라서, RQL 출력 신호(RQL_OUT)에 대응하는 단일의 데이터 출력은 비-가변 지연으로 송신기 시스템(12)에 제공되는 RQL 입력 신호(RQL_IN)의 완벽한 재생일 수 있다. 따라서, 수신기 시스템(14)의 하류에 있는 부가적인 RQL 회로는, 송신기 시스템(12)에 의해 전송되었던 것의 동기식 카피로서의 RQL 출력 신호(RQL_OUT)로서 제공된 RQL 데이터를 본질적으로 처리할 수 있다.

도 6 내지 도 8은 도 5의 예의 다이어그램(150)에 각각 대응하도록 하는 디지털 로직(106)의 3개의 별개의 예들을 보여준다. 특히, 도 6은, 정렬 로직 스테이지(202), 제어 로직 스테이지(204), 파형 분석 로직 스테이지(206), 및 선택기 로직 스테이지(208)를 포함하는 디지털 로직(200)의 일 예를 예시한다. 도 7은, 정렬 로직 스테이지(252), 제어 로직 스테이지(254), 파형 분석 로직 스테이지(256), 및 선택기 로직 스테이지(258)를 포함하는 디지털 로직(250)의 다른 예를 예시한다. 도 8은, 정렬 로직 스테이지(302), 제어 로직 스테이지(304), 파형 분석 로직 스테이지(306), 및 선택기 로직 스테이지(308)를 포함하는 디지털 로직(300)의 또 다른 예를 예시한다. 도 6 내지 도 8의 예들에서, 보여진 버퍼들 각각은, (예를 들어, 0°, 90°, 180°, 및 270°에 각각 대응하는) 1, 2, 3, 및 4로 넘버링되는 AC 클록 신호(CLK)의 주어진 위상에 기초하여 클록킹되는 JTL들에 대응한다. 유사하게, 로직-OR 게이트들, 로직-AND 게이트들, 및 D-래치들은 1, 2, 3, 및 4로 넘버링되는 AC 클록 신호(CLK)의 각자의 위상들에 기초하여 유사하게 클록킹된다.

이전에 설명된 바와 유사하게 그리고 일 예로서 제출된 바와 같이, 개별 등시성 수신기 시스템(14)은 최악의 경우에서의 대략 135°와 최상의 경우에서의 대략 155° 사이의 범위를 갖는 약 145°의 공칭 윈도우를 갖는 것으로 예상된다. 따라서, 이것은, 가능한 방향성 권선들 둘 모두와 직교 관계에 있는 2개의 정현파 클록들 각각을 사용하는 것에 대응하는 AC 클록 신호(CLK)의 경우 N=4에 대해 145-90 = 55°의 공칭 중첩이다. 최상의 경우 및 최악의 경우의 윈도우 범위들과 결합된 동위상 및 직교-위상 컴포넌트들 사이의 5°의 잠재적인 미스매치를 허용할 경우, 40°와 70° 사이의 중첩이 제조 공차들 및 시스템 성능에 의존하여 설정된다. K=1(예를 들어, 송신기가 클록 사이클마다 단일의 데이터 비트를 전송함)의 경우, 단일 펄스(PLS)가 송신 라인(16)을 통해 송신될 때, 변환기 시스템(100)은 4개의 SFQ-RQL 변환기들(104) 중 하나 또는 2개에서 단일 펄스를 수신한다(예를 들어, M = MAX-1 = 2 - 1 = 1).

도 6의 예의 디지털 로직(200)의 예에서, 디지털 로직(200)은, 제어 로직 스테이지(204)에 제공되는 NK=4개의 지연된 RQL 위상 신호들 및 파형 분석 로직 스테이지(206)에 제공되는 NK+M=5개의 지연된 RQL 위상 신호들을 갖는다. 디지털 로직(200)에서, 어떠한 넓힘도 수행되지 않으므로, 선택기 로직 스테이지(208)는 또한 동일한 NK+M=5개의 지연된 RQL 위상 신호들을 수신한다. 그러므로, 제어 로직 스테이지(204)는 4개의 지연된 RQL 위상 신호들을 수신하고, 파형 분석 로직 스테이지(206) 및 선택기 로직 스테이지(208) 각각은 5개의 RQL 위상 신호들을 수신한다(예를 들어, 5개의 RQL 위상 신호들 중 하나는 정렬 로직 스테이지(202)에서의 RQL 위상 신호들 중 하나의 분할에 대응함). 파형 분석 로직 스테이지(206)는, 정렬 신호(ALGN)에 응답하여 제어 로직 스테이지(204)가 4개의 수신된 비트들 중 임의의 비트에서 로직-1을 검출할 경우, 5개의 비트들 중 어느 것이 로직-1인지를 래치시킨다. 여분의 비트(예를 들어, 넘버 1)는, AC 클록 신호(CLK)의 순차적인 샘플링 시간들에 대응하는 2개의 순차적인 지연 경로들 사이에 걸쳐있는 RQL 위상 신호를 제어 로직 스테이지(204)가 수신할 수 있는 예를 커버하기 위해 파형 분석 로직 스테이지(206)에 제공된다. 따라서, 디지털 로직(200)에서, 불확실성의 최대 드리프트는, RQL 위상 신호가 하나의 지연 경로에서만 포착되지만, 그것이 2개의 지연 경로들에서 제공될 수 있는 윈도우를 교차하는 것에 가까운 경우 발생한다. 따라서, 디지털 로직(200)은 마진으로서 대략 40°의 최소량의 중첩을 가질 수 있다. 따라서, 대략 10GHz(예를 들어, AC 클록 신호(CLK)의 주파수)에서, 40° 마진은 대략 11.11ps에 대응한다.

도 7의 예에서, 디지털 로직(250)은, RQL 위상 신호가 하나의 지연 경로에서 수신되는 경우를 더 양호하게 수용하도록 구현될 수 있으며, 따라서, RQL 위상 신호가 하나의 지연 경로에서 수신되는 경우의 윈도우를 넓힐 수 있다. RQL 위상 신호가 2개의 지연 경로들에서 제공되는 예에서, 불확실성의 최대 드리프트는, RQL 위상 신호가 최소 클록 차이(예를 들어, 85°)에 대응하는 하나의 지연 경로에서만 수신되는 것으로 다시 바로 전환될 경우 발생할 수 있다. 따라서, 일 예로서, 10GHz에서, 85° 마진은 대략 23.6ps에 대응한다. 따라서, 도 7의 예는 상당히 더 양호한 마진을 제공한다. 더욱이, 성능을 개선시키기 위해, 샘플링 윈도우는 디지털적으로 넓혀질 수 있어서, 신호가 단일의 지연 경로에서만 관측되면, 파형 분석 로직 스테이지(206)는 2개의 인접한 지연 경로들을 D-래치들의 인에이블 입력들에 부가할 수 있다. 도 7의 예에서, 제어 로직 스테이지(254)는 로직-AND 지연된 RQL 위상 신호들에 대응하는 2개의 신호들을 수신하고, 파형 분석 로직 스테이지(256) 및 선택기 로직 스테이지(258) 각각은 6개의 RQL 위상 신호들을 수신한다(예를 들어, 6개의 RQL 위상 신호들 중 2개는 정렬 로직 스테이지(252)에서의 RQL 위상 신호들 중 2개의 분할에 대응함). 따라서, RQL 위상 신호가 단일의 지연 경로에서만 제공되지만, 2개의 지연 경로들에서 제공되는 것으로 바로 교차하는 경우, 최소 마진은, 그것이 하나의 지연 경로에서 제공되고 2개의 지연 경로로 바로 교차하는 경우의 시나리오이고, 마진은 최소 폭 윈도우 사이즈(예를 들어, 135°)이다. 따라서, 일 예로서, 10GHz에서, 135° 마진은 대략 37.5ps에 대응하며, 이는, 2개의 지연 경로들에서 관측되는 경우보다 더 큰 마진이고, 대략 23.6ps의 마진으로 성능을 제한한다.

도 8의 예에서, 디지털 로직(300)은 RQL 위상 신호가 하나 또는 2개의 지연 경로들에서 수신되는 경우의 윈도우를 넓히도록 구현될 수 있다. 예를 들어, 디지털 로직(300)은, 2개의 지연 경로 시나리오로부터 상이한 실패(failure) 메커니즘에 대응하는 4개의 지연 경로 시나리오로 넓히도록 구현될 수 있다. 이론적으로, RQL 위상 신호는, 그것이 AC 클록 신호(CLK)의 2개의 별개의 클록 주기들에서 수신될 만큼 충분히 멀리 드리프트될 수 있다. 그러한 시나리오는, 여분의 로직-1을 로직-1들의 모든 각각의 시퀀스에 부가하는 효과를 가질 것이며, 이는 RQL 출력 신호(RQL_OUT)를 제공하기 위해 신호를 정확히 복원하지 않을 것이다. 그러한 실패는, RQL 위상 신호가 2개의 지연 경로들에서 수신되고 거의 180° 드리프트되며, 2개의 지연 경로들의 상이한 세트에서 수신되는 경우 발생할 수 있다. 도 8의 예에서, 제어 로직 스테이지(304)는 4개의 지연된 RQL 위상 신호들을 수신하고, 파형 분석 로직 스테이지(306) 및 선택기 로직 스테이지(308) 각각은 7개의 RQL 위상 신호들을 수신한다(예를 들어, 7개의 RQL 위상 신호들 중 3개는 정렬 로직 스테이지(302)에서의 RQL 위상 신호들 중 3개의 분할에 대응함). 이러한 시나리오에서 이용가능한 마진은 180° 빼기 최대 중첩(예를 들어, 70°)이며, 따라서 대략 110°이다. 따라서, 일 예로서, 10GHz에서, 110° 마진은 대략 30.5ps에 대응한다. 따라서, 최악의 경우 윈도우 폭에 의해 제한되는 이전의 드리프트 시나리오들과는 달리, 이러한 예에서, 최상의 경우 윈도우 폭이 성능을 제한한다. 그 결과, 샘플링 윈도우의 추가적인 넓힘은 성능을 개선시키지 않을 수 있다.

따라서, 도 6 내지 도 8의 예들은, AC 클록 신호(CLK)의 미리 결정된 샘플링 위상(예를 들어, 도 6 내지 도 8의 예의 AC 클록 신호(CLK)의 90° 위상)에 정렬되는 단일의 RQL 출력 신호(RQL_OUT)로서 RQL 위상 신호들을 제공하도록 구현될 수 있는 디지털 로직(106)의 예들을 보여준다. 다이어그램들(200, 250, 및 300)은, 디지털 로직(106)이 AC 클록 신호(CLK)에 대해 단일 RQL 출력 신호(RQL_OUT)로서 RQL 위상 신호들을 정렬시키기 위한 다양한 방식들 중 임의의 방식으로 제공될 수 있도록 하는 예들로서 제공된다.

몇몇 애플리케이션들에서, AC 클록 신호(CLK)는 송신기와 수신기 사이의 알려진 위상 스큐를 가질 수 있다. 알려진 위상 스큐의 이벤트에서, 디지털 로직(106)은 매우 간략화될 수 있다. 어느 정도까지, 이것은 동기식 시스템에 대응할 수 있으며, 단일 RQL 수신기에 이용가능한 것보다 더 넓은 윈도우를 제공할 필요성이 여전히 존재할 수 있다. 예를 들어, 디지털 로직(106)은, 정렬 신호(ALGN)에 기초하는 정렬과는 대조적으로, AC 클록 신호(CLK)에 대한 RQL 위상 신호들의 정렬을 제공하도록 하드와이어링될 수 있다. 도 9는 디지털 로직(310)의 또 다른 예를 예시한다. 디지털 로직(310)은, 정렬 신호(ALGN) 없이 AC 클록 신호(CLK)에 대한 RQL 위상 신호들의 하드와이어링된 정렬의 일 예를 보여준다. 도 9의 예에서, 디지털 로직(310)은 4개의 지연 경로들 및 선택기 로직 스테이지(318)를 포함하는 정렬 로직 스테이지(312)만을 포함한다. 따라서, 디지털 로직(150, 200, 250, 및 300)과는 대조적으로, 제어 로직 스테이지(154) 및 파형 분석 로직 스테이지(156)가 디지털 로직(310)에서 제거된다. 도 9의 예에서, 선택기 로직 스테이지(318)는 RQL 출력 신호(RQL_OUT)를 제공하기 위한 OR-게이트들의 시퀀스를 포함한다. 그러나, 로직 게이트들의 다른 어레인지먼트들이 대신 구현될 수 있다. 따라서, RQL 위상 신호들은 AC 클록 신호(CLK)로 하드와이어-정렬되며, 그에 따라 외부 정렬 신호(ALGN)가 없을 수 있다.

하드와이어링된 구현의 다른 예들이 유사하게 가능하다. 예를 들어, 파형 로직 스테이지(156)는, 일정한 로직-1들을 갖는 각자의 래치들 및 일정한 로직-제로들을 갖는 다른 래치들의 N(오버샘플링 레이트)까지 구동하는 회로로서 구성될 수 있다. 따라서, 부가적인 로직이 또한 일정한 전파에 기초하여 제거될 수 있다. 따라서, SFQ-RQL 변환기들(104)의 수는, 디지털 로직(106)이 단지 JTL들 및 OR-게이트들의 세트로서 구성될 수 있도록, 일정한 로직-1들로 교체되는 래치들의 수와 동일할 수 있다. 따라서, 디지털 로직(106)은 다양한 상이한 방식들로 구성될 수 있다. 하드와이어링된 구현들에 대한 RQL 위상 신호들의 제3 지연된 세트(DLY₃)의 폭은 SFQ-RQL 변환기들(104) 각각의 최대 1개의 카피로 감소된다. SFQ 분할기 스테이지(102)는 최대 N개의 출력들을 가질 수 있으며, 수신기 시스템(100)은 최대 N개의 SFQ-RQL 변환기들(104)을 포함할 수 있다.

도 10은 등시성 버스 수신기 시스템(350)의 일 예를 예시한다. 등시성 버스 수신기 시스템(350)은, 각자의 송신 라인들을 포함하는 송신 라인 버스(352)를 통해 복수의 펄스 신호들(PLS)을 수신하도록 구성된 수신기 시스템에 대응할 수 있다. 도 10의 예에서, 등시성 버스 수신기 시스템(350)은, 송신 라인 버스(352)와 연관된 각자의 송신 라인들로부터의 펄스 신호들(PLS_RX _{_1} 내지 PLS_RX _{_N})로서 보여지는, 송신 라인 버스(352)로부터 복수(N개)의 펄스 신호들을 수신하도록 각각 구성되는 복수(N개)의 수신기 시스템들(354)을 포함하며, 여기서, N은 1보다 큰 양의 정수이다. 일 예로서, 수신기 시스템들(354) 각각은 도 1의 예의 수신기 시스템(14)과 실질적으로 동일하게 구성될 수 있다. 따라서, 수신기 시스템들(354) 각각은 SFQ 분할기(106), 복수(예를 들어, 4개)의 SFQ-RQL 변환기들(104), 및 디지털 로직(106)을 포함할 수 있다. 따라서, 수신기 시스템들(354) 각각은, RQL 출력 신호들(RQL_OUT _{_1} 내지 RQL_OUT _{_N})로서 도 10의 예에서 보여지는 각자의 RQL 출력 신호 데이터 스트림을 생성하도록 구성된다.

부가적으로, 등시성 버스 수신기 시스템(350)은 각자의 복수(N개)의 선입-선출(FIFO) 레지스터들(356)을 포함한다. FIFO 레지스터들(356) 각각은 RQL 출력 신호들(RQL_OUT _{_1} 내지 RQL_OUT _{_N})의 각자의 출력 신호를 수신하도록 구성된다. RQL 출력 신호들(RQL_OUT _{_1} 내지 RQL_OUT _{_N})은, RQL 출력 신호들(RQL_OUT _{_1} 내지 RQL_OUT _{_N})이 (예를 들어, 등시성 버스 수신기 시스템(350)과 연관된 AC 클록 신호(CLK)에 기초하여) 서로에 대해 정렬될 수 있도록 각자의 FIFO 레지스터들을 통해 (예를 들어, 개별적으로) 시프트-제어될 수 있다. 따라서, RQL 출력 신호들(RQL_OUT _{_1} 내지 RQL_OUT _{_N})은 출력 버스(358) 상에서 부가적인 하류 RQL 회로에 제공될 수 있다. 일 예로서, FIFO 레지스터들(356) 각각은 매우 작을 수 있다(예를 들어, 2 내지 4 비트). 따라서, 출력 버스(358) 상에서 RQL 출력 신호들(RQL_OUT _{_1} 내지 RQL_OUT _{_N})을 정렬시키기 위한 하나의 방식은, 그들이 수신기 시스템들(354)을 통해 각각 정렬된 이후 각자의 RQL 출력 신호들(RQL_OUT _{_1} 내지 RQL_OUT _{_N})을 각자의 FIFO 레지스터들(356)에 기입하고, FIFO 레지스터들(356) 각각이 데이터를 포함하는 경우(예를 들어, 더 이상 비어있지 않은 경우) RQL 출력 신호들(RQL_{OUT_1} 내지 RQL_OUT _{_N})을 병렬로 판독하는 것을 시작하는 것이다. 따라서, RQL 출력 신호들(RQL_OUT _{_1} 내지 RQL_OUT _{_N})은 그에 따라 출력 버스(358)를 통해 정렬될 수 있다.

위에서 설명된 전술한 구조적 및 기능적 특징들의 관점에서, 본 개시내용의 다양한 양상들에 따른 방법은 도 11을 참조하여 더 양호하게 인식될 것이다. 설명의 간략화의 목적들을 위해, 도 11의 방법이 순차적으로 실행되는 것으로 도시되고 설명되지만, 일부 양상들이 본 개시내용에 따라, 본 명세서에 도시되고 설명된 것과 상이한 순서들로 및/또는 다른 동작들과 동시에 발생할 수 있으므로, 본 개시내용이 예시된 순서에 의해 제한되지 않음을 이해 및 인식할 것이다. 또한, 예시된 모든 특징들이 본 개시내용의 양상에 따라 방법을 구현하는데 요구되지는 않을 수 있다.

도 11은 송신 라인(예를 들어, 송신 라인(16))으로부터 데이터 신호(예를 들어, 펄스 신호(PLS))를 등시성으로 수신하기 위한 방법(400)을 예시한다. 402에서, DC 전류(예를 들어, DC 전류(I_DC))는 데이터 신호를 SFQ 신호(예를 들어, SFQ 신호(SFQ_RX))로 변환하기 위해 수신기 시스템(예를 들어, 수신기 시스템(14))의 SFQ 수신기(예를 들어, SFQ 수신기(22))에 제공된다. 404에서, SFQ 신호는 복수의 SFQ 신호들(예를 들어, SFQ 신호들(SFQ₁, SFQ₂, SFQ₃, SFQ₄))로 분할된다. 406에서, AC 클록 신호(예를 들어, AC 클록 신호(CLK))는 AC 클록 신호의 각자의 복수의 위상들과 연관된 각자의 복수의 RQL 위상 신호들(예를 들어, RQL 위상 신호들(RQL₀, RQL₉₀, RQL₁₈₀, RQL₂₇₀))로 복수의 SFQ 신호들을 변환하기 위해 수신기 시스템의 변환기 시스템(예를 들어, 변환기 시스템(24))에 제공된다. 408에서, RQL 출력 신호(예를 들어, RQL 출력 신호(RQL_OUT))는 RQL 출력 신호를 AC 클록 신호의 샘플링 위상에 위상-정렬시키기 위하여 디지털 로직(예를 들어, 디지털 로직(106))을 통해 복수의 RQL 위상 신호들에 기초하여 생성된다.

위에서 설명된 것은 본 개시내용의 예들이다. 물론, 본 개시내용을 설명하려는 목적들을 위해 컴포넌트들 또는 방법들의 모든 각각의 인지가능한 조합을 설명하는 것이 가능하지 않지만, 당업자는 본 개시내용의 많은 추가적인 결합들 및 변형들이 가능함을 인식할 것이다. 따라서, 개시내용은, 첨부된 청구항들을 포함하는 본 명세서의 범위 내에 있는 모든 그러한 수정들, 변형들, 및 변경들을 포함하도록 의도된다.

Claims

등시성(isochronous) 수신기 시스템으로서,
송신 라인으로부터 데이터 신호를 수신하고, 상기 데이터 신호를 단일 플럭스 양자(SFQ) 신호로 변환하도록 구성된 SFQ 수신기; 및
상기 SFQ 신호를 상호 양자 로직(RQL) 신호로 변환하고, 상기 RQL 신호를 AC 클록 신호의 샘플링 위상과 위상-정렬시키도록 구성된 변환기 시스템을 포함하는, 등시성 수신기 시스템.
제1항에 있어서,
상기 변환기 시스템은,
상기 SFQ 신호를 복수의 SFQ 신호들로 분할하도록 구성된 SFQ 분할기 스테이지;
각자의 복수의 RQL 위상 신호들을 생성하기 위해 상기 AC 클록 신호의 별개의 각자의 위상 각각에서 상기 복수의 SFQ 신호들을 샘플링하도록 구성된 복수의 SFQ-RQL 변환기들; 및
상기 복수의 RQL 위상 신호들에 기초하여 상기 AC 클록 신호의 샘플링 위상과 정렬되는 RQL 출력 신호를 생성하도록 구성된 디지털 로직을 포함하는, 등시성 수신기 시스템.
제2항에 있어서,
상기 디지털 로직은,
상기 복수의 RQL 위상 신호들 각각을 위상-정렬 및 지연시키도록 구성된 정렬 로직 스테이지; 및
상기 RQL 출력 신호를 제공하기 위해 상기 AC 클록 신호의 상기 샘플링 위상에 상기 복수의 RQL 위상 신호들 중 적어도 하나와 연관 된 적어도 하나의 RQL 펄스를 정렬시키도록 구성된 선택기 로직 스테이지를 포함하는, 등시성 수신기 시스템.
제3항에 있어서,
상기 정렬 로직 스테이지는, 상기 복수의 RQL 위상 신호들 각각을 위상-정렬 및 지연시키고, 복수의 지연된 RQL 위상 신호들을 지연된 RQL 위상 신호들의 적어도 하나의 세트로 분할하도록 구성된 복수의 조셉슨 송신 라인(JTL) 지연 엘리먼트들을 포함하는, 등시성 수신기 시스템.
제4항에 있어서,
상기 복수의 JTL 지연 엘리먼트들은 복수의 지연 경로들 각각에서 배열되며,
상기 정렬 로직 스테이지는 복수의 지연 경로들을 포함하며, 또한 상기 복수의 지연 경로들이 상기 AC 클록 신호의 단일 주기의 각자의 위상 및 상기 AC 클록 신호의 다음의 주기의 일부의 적어도 하나의 위상과 각각 연관되도록, 상기 복수의 RQL 위상 신호들 중 적어도 하나의 위상 신호 각각을 상기 복수의 지연 경로들 중 1개 초과의 지연 경로로 분할하는 것에 기초하여 상기 복수의 지연 경로들의 수는 상기 복수의 RQL 위상 신호들의 수 보다 큰, 상기 복수의 지연 경로들을 포함하는, 등시성 수신기 시스템.
제5항에 있어서,
상기 복수의 지연 경로들은, 위상 관계에 있어서 연속적인 각자의 상기 복수의 지연 경로들과 연관된 상기 AC 클록 신호의 위상들 사이의 위상 윈도우에서 각자의 상기 복수의 SFQ-RQL 변환기들에 도착하는 복수의 SFQ 펄스들에 기초하여, 위상 관계에 있어서 연속적인 상기 복수의 지연 경로들 중 지연 경로들의 각자의 세트의 각각 상에서 1-비트 데이터와 연관된 상기 복수의 RQL 펄스들을 전파하도록 구성되는, 등시성 수신기 시스템.
제6항에 있어서,
상기 디지털 로직은, 상기 AC 클록 신호에 대한 위상 관계에 있어서 연속적인 상기 복수의 지연 경로들의 연속적인 쌍 상에서 제공되는 상기 1-비트 데이터에 대한 상기 RQL 출력 신호의 위상-정렬을 제공하거나, 또는 상기 AC 클록 신호에 대한 위상 관계에 있어서 연속적인 상기 복수의 지연 경로들 중 다음의 지연 경로 또는 이전의 지연 경로 중 하나로 드리프트되는 상기 1-비트 데이터에 대한 상기 RQL 출력 신호의 위상-정렬을 제공하도록 구성되는, 등시성 수신기 시스템.
제3항에 있어서,
정렬 신호를 수신하고, 상기 정렬 신호, 및 각자의 복수의 지연된 RQL 위상 신호들 중 각자의 적어도 하나와 연관된 적어도 하나의 RQL 펄스에 응답하여 적어도 하나의 트리거 신호를 생성하도록 구성된 제어 로직 스테이지; 및
상기 적어도 하나의 트리거 신호에 응답하여 상기 적어도 하나의 RQL 펄스를 래치(latch)시키도록 구성된 파형 분석 로직 스테이지를 더 포함하는, 등시성 수신기 시스템.
제8항에 있어서,
상기 파형 분석 로직 스테이지는, 상기 적어도 하나의 트리거 신호에 응답하여, 지연된 RQL 위상 신호들의 세트와 연관된 적어도 하나의 RQL 펄스를 래치시키도록 구성된 복수의 래치들을 포함하는, 등시성 수신기 시스템.
제8항에 있어서,
상기 선택기 로직 스테이지는, 상기 AC 클록 신호의 샘플링 위상에 정렬되는 상기 RQL 출력 신호를 생성하기 위해, 적어도 하나의 래치된 RQL 펄스 및 상기 지연된 RQL 위상 신호들의 세트에 대한 연속적인 로직 연산들을 제공하도록 구성된 복수의 선택기 로직 게이트들을 포함하는, 등시성 수신기 시스템.
제1항에 있어서,
상기 등시성 수신기 시스템은, 버스 상에서 복수의 RQL 출력 신호들을 생성하도록 구성된 복수의 등시성 수신기 시스템들 중 제1 등시성 수신기 시스템이며,
상기 등시성 수신기 시스템은, 상기 버스 상에서 상기 복수의 RQL 출력 신호들을 위상-정렬시키도록 구성된 각자의 복수의 선입-선출(FIFO) 버퍼들을 더 포함하는, 등시성 수신기 시스템.
제1항의 등시성 수신기 시스템을 포함하는 RQL 칩간(inter-chip) 송신 시스템으로서,
상기 RQL 칩간 송신 시스템은,
RQL 입력 신호를 데이터 신호로 변환하도록 구성된 송신기 시스템; 및
상기 데이터 신호를 상기 등시성 수신기 시스템으로 송신하기 위한 송신 라인을 더 포함하는, RQL 칩간 송신 시스템.
송신 라인으로부터 데이터 신호를 등시성으로 수신하기 위한 방법으로서,
상기 데이터 신호를 단일 플럭스 양자(SFQ) 신호로 변환하기 위해 수신기 시스템의 SFQ 수신기에 DC 전류를 제공하는 단계;
상기 SFQ 신호를 복수의 SFQ 신호들로 분할하는 단계;
AC 클록 신호의 각자의 복수의 위상들과 연관된 각자의 복수의 상호 양자 로직(RQL) 위상 신호들로 상기 복수의 SFQ 신호들을 변환하기 위해 상기 수신기 시스템의 SFQ-RQL 변환기 시스템에 상기 AC 클록 신호를 제공하는 단계; 및
RQL 출력 신호를 상기 AC 클록 신호의 샘플링 위상에 위상-정렬시키기 위하여 디지털 로직을 통해 상기 복수의 RQL 위상 신호들에 기초하여 상기 RQL 출력 신호를 생성하는 단계를 포함하는, 송신 라인으로부터 데이터 신호를 등시성으로 수신하기 위한 방법.
제13항에 있어서,
상기 RQL 출력 신호를 생성하는 단계는,
복수의 조셉슨 송신 라인(JTL) 지연 엘리먼트들을 통해 상기 복수의 RQL 위상 신호들 각각을 위상-정렬 및 지연시키는 단계;
정렬 신호, 및 각자의 복수의 지연된 RQL 위상 신호들 중 각자의 적어도 하나와 연관된 적어도 하나의 RQL 펄스에 응답하여 적어도 하나의 트리거 신호를 생성하는 단계;
상기 적어도 하나의 트리거 신호에 응답하여 상기 적어도 하나의 RQL 펄스를 래치시키는 단계; 및
상기 RQL 출력 신호를 제공하기 위해 상기 AC 클록 신호의 샘플링 위상에 상기 적어도 하나의 RQL 펄스를 정렬시키는 단계를 포함하는, 송신 라인으로부터 데이터 신호를 등시성으로 수신하기 위한 방법.
제14항에 있어서,
상기 복수의 RQL 위상 신호들 각각을 위상-정렬 및 지연시키는 단계는, 각자의 복수의 지연 경로들 각각에서 상기 복수의 RQL 위상 신호들 각각을 위상-정렬 및 지연시키는 단계를 포함하며,
상기 방법은, 상기 복수의 지연 경로들이 상기 AC 클록 신호의 단일 주기의 각자의 위상 및 상기 AC 클록 신호의 다음의 주기의 일부의 적어도 하나의 위상과 각각 연관되도록, 상기 복수의 RQL 위상 신호들 중 적어도 하나의 위상 신호를 상기 복수의 지연 경로들 중 1개 초과의 지연 경로로 분할하는 단계를 더 포함하는, 송신 라인으로부터 데이터 신호를 등시성으로 수신하기 위한 방법.
제14항에 있어서,
상기 복수의 지연된 RQL 위상 신호들을, 지연된 RQL 위상 신호들의 제1 세트, 지연된 RQL 위상 신호들의 제2 세트, 및 지연된 RQL 위상 신호들의 제3 세트로 분할하는 단계를 더 포함하며;
상기 적어도 하나의 트리거 신호를 생성하는 단계는, 상기 정렬 신호 및 상기 지연된 RQL 위상 신호들의 제1 세트에 기초하여 상기 적어도 하나의 트리거 신호를 생성하는 단계를 포함하고,
상기 적어도 하나의 RQL 펄스를 래치시키는 단계는, 상기 적어도 하나의 트리거 신호 및 상기 지연된 RQL 위상 신호들의 제2 세트에 응답하여 상기 적어도 하나의 RQL 펄스를 래치시키는 단계를 포함하며;
상기 적어도 하나의 RQL 펄스를 정렬시키는 단계는, 상기 AC 클록 신호의 샘플링 위상에 정렬되는 상기 RQL 출력 신호를 생성하기 위해, 적어도 하나의 래치된 RQL 펄스 및 상기 지연된 RQL 위상 신호들의 제3 세트에 대한 연속적인 로직 연산들을 제공하는 단계를 포함하는, 송신 라인으로부터 데이터 신호를 등시성으로 수신하기 위한 방법.
등시성 초전도 칩간 송신 시스템으로서,
RQL 입력 신호를 데이터 신호로 변환하도록 구성된 송신기 시스템;
상기 송신기 시스템으로부터 상기 데이터 신호를 송신하기 위한 송신 라인; 및
등시성 수신기 시스템을 포함하며,
상기 등시성 수신기 시스템은,
상기 송신 라인으로부터 상기 데이터 신호를 수신하고, 상기 데이터 신호를 단일 플럭스 양자(SFQ) 신호로 변환하도록 구성된 SFQ 수신기; 및
상기 SFQ 신호를 상호 양자 로직(RQL) 신호로 변환하고, 상기 RQL 신호를 AC 클록 신호의 샘플링 위상과 위상-정렬시키도록 구성된 변환기 시스템을 포함하는, 등시성 초전도 칩간 송신 시스템.
제17항에 있어서,
상기 변환기 시스템은,
상기 SFQ 신호를 복수의 SFQ 신호들로 분할하도록 구성된 SFQ 분할기 스테이지;
각자의 복수의 RQL 위상 신호들을 생성하기 위해 상기 AC 클록 신호의 별개의 각자의 위상 각각에서 상기 복수의 SFQ 신호들을 샘플링하도록 구성된 복수의 SFQ-RQL 변환기들; 및
상기 복수의 RQL 위상 신호들에 기초하여 상기 AC 클록 신호의 샘플링 위상과 정렬되는 RQL 출력 신호를 생성하도록 구성된 디지털 로직을 포함하는, 등시성 초전도 칩간 송신 시스템.
제18항에 있어서,
상기 디지털 로직은,
상기 복수의 RQL 위상 신호들 각각을 위상-정렬 및 지연시키도록 구성된 정렬 로직 스테이지;
정렬 신호를 수신하고, 상기 정렬 신호, 및 각자의 복수의 지연된 RQL 위상 신호들 중 각자의 적어도 하나와 연관된 적어도 하나의 RQL 펄스에 응답하여 적어도 하나의 트리거 신호를 생성하도록 구성된 제어 로직 스테이지;
상기 적어도 하나의 트리거 신호에 응답하여 상기 적어도 하나의 RQL 펄스를 래치시키도록 구성된 파형 분석 로직 스테이지; 및
상기 RQL 출력 신호를 제공하기 위해 상기 AC 클록 신호의 샘플링 위상에 상기 적어도 하나의 RQL 펄스를 정렬시키도록 구성된 선택기 로직 스테이지를 포함하는, 등시성 초전도 칩간 송신 시스템.
제19항에 있어서,
상기 정렬 로직 스테이지는, 상기 복수의 RQL 위상 신호들 각각을 위상-정렬 및 지연시키고, 상기 제어 로직 스테이지에 제공되는 지연된 RQL 위상 신호들의 제1 세트, 상기 파형 분석 로직 스테이지에 제공되는 지연된 RQL 위상 신호들의 제2 세트, 및 상기 선택기 로직 스테이지에 제공되는 지연된 RQL 위상 신호들의 제3 세트로 상기 복수의 지연된 RQL 위상 신호들을 분할하도록 구성된 복수의 조셉슨 송신 라인(JTL) 지연 엘리먼트들을 포함하는, 등시성 초전도 칩간 송신 시스템.