KR102624454B1 - 데이터 직렬화 회로 - Google Patents

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Abstract

본 기술에 의한 데이터 직렬화 회로는 다수의 병렬 데이터와 다위상 클록 신호를 연산하여 다수의 지연 클록 신호와 다수의 동기 데이터 신호를 출력하는 클록 데이터 연산부; 및 다수의 지연 클록 신호와 다수의 동기 데이터 신호를 직렬 데이터 신호로 변환하여 출력하는 멀티플렉서를 포함하되, 다수의 지연 클록 신호와 다수의 동기 데이터 신호는 일대일로 대응하며 대응하는 신호끼리 위상이 정렬된다.

Description

데이터 직렬화 회로{DATA SERIALIZER CIRCUIT}
본 발명은 병렬 데이터를 직렬 데이터로 변환하여 출력하는 데이터 직렬화 회로에 관한 것이다.
하나의 출력 핀으로 전송할 수 있는 데이터의 대역폭을 늘리기 위해서 병렬로 제공되는 다수의 데이터를 하나의 직렬 데이터로 변환하는 작업이 필요하다.
이러한 작업을 수행하는 것이 직렬화 회로인데, 고속 송신기 회로에서는 주로 2:1 혹은 4:1 방식의 직렬화 회로를 사용한다.
2:1 방식의 경우 차동 클록 신호를 사용하여 첫 번째 클록 신호가 1일 때 첫 번째 데이터, 두 번째 클록 신호가 1일 때 두 번째 데이터를 출력하는 방식으로 2개의 병렬 데이터를 하나의 직렬 데이터로 변환한다.
4:1 방식의 경우 4-위상 클록 신호를 사용하여 4개의 병렬 데이터를 각각 대응하는 위상의 클록 신호에 동기하여 출력함으로써 하나의 직렬 데이터로 만든다.
4:1 직렬화 회로는 동일한 데이터 속도를 얻기 위해 필요한 클록 신호의 주파수가 2:1 직렬화 회로에 비해 절반이라는 장점이 있다.
그러나 클록 신호의 위상이 증가하면 시스템의 복잡도가 올라가고, 데이터 경로 사이의 미스매치가 발생하며, 각 데이터를 하나로 합치는 부분에서 대역폭 확보가 어려운 문제가 있다.
선행기술문헌의 비특허문헌 1은 4:1 멀티플렉서를 개시하는데 여기서는 전원 단자와 접지 단자 사이에 트랜지스터의 개수가 6개나 직렬로 연결된다.
이러한 구조는 대역폭을 저하시키는 구조로서 동작 속도에 한계가 있으며 고속의 데이터 직렬화 회로에 사용되는데 적합하지 않다.
KR 10-2017-0046423 A US 6525571 B2
W. Bae, H. Ju, K. Park and D. Jeong, "A 6-to-32 Gb/s voltage-mode transmitter with scalable supply, voltage swing, and pre-emphasis in 65-nm CMOS," 2016 IEEE Asian Solid-State Circuits Conference (A-SSCC), Toyama, 2016, pp. 241-244.
본 기술은 고속으로 동작하는 데이터 직렬화 회로를 제공한다.
본 발명의 일 실시예에 의한 데이터 직렬화 회로는 다수의 병렬 데이터와 다위상 클록 신호를 연산하여 다수의 지연 클록 신호와 다수의 동기 데이터 신호를 출력하는 클록 데이터 연산부; 및 다수의 지연 클록 신호와 다수의 동기 데이터 신호를 직렬 데이터 신호로 변환하여 출력하는 멀티플렉서를 포함하되, 다수의 지연 클록 신호와 다수의 동기 데이터 신호는 일대일로 대응하며 대응하는 신호끼리 위상이 정렬된다.
본 기술은 클록 신호와 데이터 신호를 연산하는 회로와 멀티플렉서를 분리함으로써 직렬화 회로의 동작 속도를 향상시킬 수 있다.
본 기술은 전원 단자와 접지 단자 사이에 직렬 연결된 트랜지스터의 개수를 줄여 대역폭의 저하를 방지할 수 있는 고속의 멀티플렉서와 이를 포함하는 데이터 직렬화 회로를 제공한다.
도 1은 본 발명의 일 실시예에 의한 데이터 직렬화 회로를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 의한 클록 데이터 연산부를 나타내는 회로도.
도 3은 본 발명의 일 실시예에 의한 멀티플렉서를 나타내는 회로도.
도 4는 본 발명의 일 실시예에 의한 데이터 직렬화 회로의 동작을 나타내는 타이밍도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 데이터 직렬화 회로(1)를 나타내는 블록도이다.
본 발명의 일 실시예에 의한 데이터 직렬화 회로(1)는 클록 데이터 연산부(100)와 멀티플렉서(200)를 포함한다.
클록 데이터 연산부(100)는 다위상 클록 신호(CK0, CK90, CK180 ,CK270)와 병렬 데이터 신호(D0, D1, D2, D3)를 대응하는 신호끼리 연산하여 동기 데이터 신호(Mi, Mq, /Mi, /Mq)를 출력한다.
이때 다위상 클록 신호(CK0, CK90, CK180 ,CK270)는 4-위상 클록 신호로서 90도씩의 위상차를 가진다.
본 실시예에서 4-위상 클록 신호는 0도의 위상을 갖는 제 1 클록 신호(CK0), 90도의 위상을 갖는 제 2 클록 신호(CK90), 180도의 위상을 갖는 제 3 클록 신호(CK180), 270도의 위상을 갖는 제 4 클록 신호(CK270)를 포함한다.
본 실시예에서 병렬 데이터 신호(D0, D1, D2, D3)는 제 1 데이터 신호(D0), 제 2 데이터 신호(D1), 제 3 데이터 신호(D2) 및 제 4 데이터 신호(D3)를 포함한다.
본 실시예에서 동기 데이터 신호(Mi, Mq, /Mi, /Mq)는 제 1 동기 데이터 신호(Mi), 제 2 동기 데이터 신호(Mq), 제 3 동기 데이터 신호(/Mi) 및 제 4 동기 데이터 신호(/Mq)를 포함한다.
제 1 동기 데이터 신호(Mi)는 제 1 클록 신호(CK0)와 제 1 데이터 신호(D0)를 AND 연산한 신호에 대응하며 제 1 클록 신호(CK0)와 위상차를 가진다.
제 2 동기 데이터 신호(Mq)는 제 2 클록 신호(CK90)와 제 2 데이터 신호(D1)를 AND 연산한 신호에 대응하며 제 2 클록 신호(CK90)와 위상차를 가진다.
제 3 동기 데이터 신호(/Mi)는 제 3 클록 신호(CK180)와 제 3 데이터 신호(D2)를 AND 연산한 신호에 대응하며 제 3 클록 신호(CK180)와 위상차를 가진다.
제 4 동기 데이터 신호(/Mq)는 제 4 클록 신호(CK270)와 제 4 데이터 신호(D3)를 AND 연산한 신호에 대응하며 제 4 클록 신호(CK270)와 위상차를 가진다.
클록 데이터 연산부(100)는 다위상 클록 신호(CK0, CK90, CK180 ,CK270)와 동기 데이터 신호(Mi, Mq, /Mi, /Mq) 사이의 위상차만큼 다위상 클록 신호(CK0, CK90, CK180 ,CK270)를 지연하여 다위상 지연 클록 신호(Φi, Φq, /Φi, /Φq)를 더 출력한다.
제 1 지연 클록 신호(Φi)는 제 1 동기 데이터 신호(Mi)와 정렬되도록 제 1 클록 신호(CK0)를 지연하여 생성된다.
제 2 지연 클록 신호(Φq)는 제 2 동기 데이터 신호(Mq)와 정렬되도록 제 2 클록 신호(CK90)를 지연하여 생성된다.
제 3 지연 클록 신호(/Φi)는 제 3 동기 데이터 신호(/Mi)와 정렬되도록 제 3 클록 신호(CK180)를 지연하여 생성된다.
제 4 지연 클록 신호(/Φq)는 제 4 동기 데이터 신호(Mq)와 정렬되도록 제 4 클록 신호(CK270)를 지연하여 생성된다.
멀티플렉서(200)는 동기 데이터 신호와 지연 클록 신호를 합성하여 직렬 데이터 신호(OUT)를 출력한다.
클록 데이터 연산부(100)와 멀티플렉서(200)의 구성 및 동작에 대해서는 이하에서 구체적으로 개시한다.
도 2는 본 발명의 일 실시예에 의한 클록 데이터 연산부(100)를 나타내는 회로도이다.
클록 데이터 연산부(100)는 제 1 내지 제 4 연산부(110 - 140)를 포함한다.
제 1 연산부(110)는 전원(VDD)과 접지(GND) 사이에 직렬 연결된 PMOS 트랜지스터(111)와 NMOS 트랜지스터(112, 113)를 포함한다.
PMOS 트랜지스터(111)와 NMOS 트랜지스터(112)의 게이트에는 제 1 클록 신호(CK0)가 입력되고 NMOS 트랜지스터(113)의 게이트에는 제 1 데이터 신호(D0)가 입력된다.
제 1 연산부(110)는 PMOS 트랜지스터(111)와 NMOS 트랜지스터(112)의 공통 드레인의 신호를 반전하여 제 1 동기 데이터 신호(Mi)를 출력하는 인버터(114)를 포함한다.
제 1 연산부(110)는 제 1 클록 신호(CK0)를 버퍼링하여 제 1 지연 클록 신호(Φi)를 출력하는 버퍼(115)를 포함한다.
버퍼(115)는 제 1 동기 데이터 신호(Mi)와 제 1 지연 클록 신호(Φi)의 에지가 정렬되도록 지연량이 조절된다.
제 2 내지 제 4 연산부(120 - 140)는 제 1 연산부(110)와 실질적으로 동일한 구조를 가진다.
제 2 연산부(120)는 전원(VDD)과 접지(GND) 사이에 직렬 연결된 PMOS 트랜지스터(121)와 NMOS 트랜지스터(122, 123)를 포함한다.
PMOS 트랜지스터(121)와 NMOS 트랜지스터(122)의 게이트에는 제 2 클록 신호(CK90)가 입력되고 NMOS 트랜지스터(123)의 게이트에는 제 2 데이터 신호(D1)가 입력된다.
제 2 연산부(120)는 PMOS 트랜지스터(121)와 NMOS 트랜지스터(122)의 공통 드레인의 신호를 반전하여 제 2 동기 데이터 신호(Mq)를 출력하는 인버터(124)를 포함한다.
제 2 연산부(120)는 제 2 클록 신호(CK90)를 버퍼링하여 제 2 지연 클록 신호(Φq)를 출력하는 버퍼(125)를 포함한다.
버퍼(125)는 제 2 동기 데이터 신호(Mq)와 제 1 지연 클록 신호(Φq)의 에지가 정렬되도록 지연량이 조절된다.
제 3 연산부(130)는 전원(VDD)과 접지(GND) 사이에 직렬 연결된 PMOS 트랜지스터(131)와 NMOS 트랜지스터(132, 133)를 포함한다.
PMOS 트랜지스터(131)와 NMOS 트랜지스터(132)의 게이트에는 제 3 클록 신호(CK180)가 입력되고 NMOS 트랜지스터(133)의 게이트에는 제 3 데이터 신호(D2)가 입력된다.
제 3 연산부(130)는 PMOS 트랜지스터(131)와 NMOS 트랜지스터(132)의 공통 드레인의 신호를 반전하여 제 3 동기 데이터 신호(/Mi)를 출력하는 인버터(134)를 포함한다.
제 3 연산부(130)는 제 3 클록 신호(CK180)를 버퍼링하여 제 3 지연 클록 신호(/Φi)를 출력하는 버퍼(135)를 포함한다.
버퍼(135)는 제 3 동기 데이터 신호(/Mi)와 제 3 지연 클록 신호(/Φi)의 에지가 정렬되도록 지연량이 조절된다.
제 4 연산부(140)는 전원(VDD)과 접지(GND) 사이에 직렬 연결된 PMOS 트랜지스터(141)와 NMOS 트랜지스터(142, 143)를 포함한다.
PMOS 트랜지스터(141)와 NMOS 트랜지스터(142)의 게이트에는 제 4 클록 신호(CK270)가 입력되고 NMOS 트랜지스터(143)의 게이트에는 제 4 데이터 신호(D3)가 입력된다.
제 4 연산부(140)는 PMOS 트랜지스터(141)와 NMOS 트랜지스터(142)의 공통 드레인의 신호를 반전하여 제 4 동기 데이터 신호(/Mq)를 출력하는 인버터(144)를 포함한다.
제 4 연산부(140)는 제 4 클록 신호(CK270)를 버퍼링하여 제 4 지연 클록 신호(/Φq)를 출력하는 버퍼(145)를 포함한다.
버퍼(145)는 제 4 동기 데이터 신호(/Mq)와 제 4 지연 클록 신호(/Φq)의 에지가 정렬되도록 지연량이 조절된다.
본 실시예에서 제 1 동기 데이터 신호(Mi)는 제 1 클록 신호(CK0)와 제 1 데이터 신호(D0)를 AND 연산한 신호에 대응한다.
제 1 동기 데이터 신호(Mi)는 제 1 클록 신호(CK0)와 일정한 위상차를 가지며 이 위상차는 도 4의 T0 ~ T1 사이의 시간에 대응한다. 제 1 지연 클록 신호(Φi)는 버퍼(115)의 지연에 의해 T1에서 제 1 동기 데이터 신호(Mi)와 정렬된다.
이하에서 PMOS 트랜지스터(111), NMOS 트랜지스터(112, 113), 인버터(114)를 제 1 동기 데이터 생성 회로로 지칭할 수 있고, 버퍼(115)를 제 1 지연 회로로 지칭할 수 있다.
본 실시예에서 제 2 동기 데이터 신호(Mq)는 제 2 클록 신호(CK90)와 제 2 데이터 신호(D1)를 AND 연산한 신호에 대응한다.
제 2 동기 데이터 신호(Mq)는 제 2 클록 신호(CK90)와 일정한 위상차를 가지며 이 위상차는 도 4의 T2 ~ T3 사이의 시간에 대응한다. 제 2 지연 클록 신호(Φq)는 버퍼(125)의 지연에 의해 T3에서 제 2 동기 데이터 신호(Mq)와 정렬된다.
이하에서 PMOS 트랜지스터(121), NMOS 트랜지스터(122, 123), 인버터(124)를 제 2 동기 데이터 생성 회로로 지칭할 수 있고, 버퍼(125)를 제 2 지연 회로로 지칭할 수 있다.
본 실시예에서 제 3 동기 데이터 신호(/Mi)는 제 3 클록 신호(CK180)와 제 3 데이터 신호(D2)를 AND 연산한 신호에 대응한다.
제 3 동기 데이터 신호(/Mi)는 제 3 클록 신호(CK90)로부터 일정한 위상차를 가지며 이 위상차는 도 4의 T4 ~ T5 사이의 시간에 대응한다.
제 3 지연 클록 신호(/Φi)는 버퍼(135)의 지연에 의해 T5에서 제 3 동기 데이터 신호(/Mi)와 정렬된다.
이하에서 PMOS 트랜지스터(131), NMOS 트랜지스터(132, 133), 인버터(134)를 제 3 동기 데이터 생성 회로로 지칭할 수 있고, 버퍼(135)를 제 3 지연 회로로 지칭할 수 있다.
본 실시예에서 제 4 동기 데이터 신호(/Mq)는 제 4 클록 신호(CK270)와 제 4 데이터 신호(D3)를 AND 연산한 신호에 대응한다.
제 4 동기 데이터 신호(/Mq)는 제 4 클록 신호(CK270)로부터 일정한 위상차를 가지며 이 위상차는 도 4의 T6 ~ T7 사이의 시간에 대응한다.
제 4 지연 클록 신호(/Φq)는 버퍼(145)의 지연에 의해 T7에서 제 4 동기 데이터 신호(/Mq)와 정렬된다.
이하에서 PMOS 트랜지스터(141), NMOS 트랜지스터(142, 143), 인버터(144)를 제 4 동기 데이터 생성 회로로 지칭할 수 있고, 버퍼(145)를 제 4 지연 회로로 지칭할 수 있다.
도 3은 본 발명의 일 실시예에 의한 멀티플렉서(200)를 나타낸다.
멀티플렉서(200)는 전원(VDD)과 출력단(NO) 사이에 연결된 풀업 회로(210)와 출력단(NO)과 접지(GND) 사이에 연결된 풀다운 회로(220)를 포함한다.
풀업 회로(210)는 전원(VDD)과 출력단(NO) 사이에 직렬 연결된 저항(RL)과 인덕터(LL)를 포함한다.
풀업 회로(210)에 트랜지스터를 사용하지 않고 저항과 인덕터를 사용하여 기생 커패시터 성분을 줄일 수 있으며 직렬 유도 피킹(series inductive peaking) 현상에 의해 대역폭이 증가한다.
풀다운 회로(220)는 제 1 내지 제 4 서브 풀다운 회로(221 ~ 224)를 포함한다.
제 1 서브 풀다운 회로(221)는 출력단(NO)과 접지(GND) 사이에 직렬 연결된 NMOS 트랜지스터(N11, N12)를 포함한다.
NMOS 트랜지스터(N11)의 게이트에는 제 2 지연 클록 신호(Φq)가 입력되고 NMOS 트랜지스터(N12)의 게이트에는 제 1 동기 데이터 신호(Mi)가 입력된다.
출력단(NO)에서 제 1 서브 풀다운 회로(221)에 흐르는 전류를 제 1 전류(Iq)로 표시한다.
제 1 전류(Iq)는 제 2 지연 클록 신호(Φq)와 제 1 동기 데이터 신호(Mi)를 AND 연산한 것에 대응한다.
즉, 제 1 전류(Iq)는 제 2 지연 클록 신호(Φq)가 하이 레벨인 구간에서 제 1 동기 데이터 신호(Mi)를 출력하는 것과 같은 효과를 가진다.
이에 따라 도 4의 T3 - T5 사이의 구간에서 제 1 전류(Iq)는 제 1 동기 데이터 신호(Mi)에 대응하는 신호를 출력한다.
제 2 서브 풀다운 회로(222)는 출력단(NO)과 접지(GND) 사이에 직렬 연결된 NMOS 트랜지스터(N21, N22)를 포함한다.
NMOS 트랜지스터(N21)의 게이트에는 제 3 지연 클록 신호(/Φi)가 입력되고 NMOS 트랜지스터(N22)의 게이트에는 제 2 동기 데이터 신호(Mq)가 입력된다.
출력단(NO)에서 제 2 서브 풀다운 회로(222)에 흐르는 전류를 제 2 전류(/Ii)로 표시한다.
제 2 전류(/Ii)는 제 3 지연 클록 신호(/Φi)와 제 2 동기 데이터 신호(Mq)를 AND 연산한 것에 대응한다.
즉, 제 2 전류(/Ii)는 제 3 지연 클록 신호(/Φi)가 하이 레벨인 구간에서 제 2 동기 데이터 신호(Mq)를 출력하는 것과 같은 효과를 가진다.
이에 따라 도 4의 T5 - T7 사이의 구간에서 제 2 전류(/Ii)는 제 2 동기 데이터 신호(Mq)에 대응하는 신호를 출력한다.
제 3 서브 풀다운 회로(223)는 출력단(NO)과 접지(GND) 사이에 직렬 연결된 NMOS 트랜지스터(N31, N32)를 포함한다.
NMOS 트랜지스터(N31)의 게이트에는 제 4 지연 클록 신호(/Φq)가 입력되고 NMOS 트랜지스터(N32)의 게이트에는 제 3 동기 데이터 신호(/Mi)가 입력된다.
출력단(NO)에서 제 3 서브 풀다운 회로(223)에 흐르는 전류를 제 3 전류(/Iq)로 표시한다.
제 3 전류(/Iq)는 제 4 지연 클록 신호(/Φq)와 제 3 동기 데이터 신호(/Mi)를 AND 연산한 것에 대응한다.
즉, 제 3 전류(/Iq)는 제 4 지연 클록 신호(/Φq)가 하이 레벨인 구간에서 제 3 동기 데이터 신호(/Mi)를 출력하는 것과 같은 효과를 가진다.
이에 따라 도 4의 T7 - T8 사이의 구간에서 제 3 전류(/Iq)는 제 3 동기 데이터 신호(/Mi)에 대응하는 신호를 출력한다.
제 4 서브 풀다운 회로(224)는 출력단(NO)과 접지(GND) 사이에 직렬 연결된 NMOS 트랜지스터(N41, N42)를 포함한다.
NMOS 트랜지스터(N41)의 게이트에는 제 1 지연 클록 신호(Φi)가 입력되고 NMOS 트랜지스터(N42)의 게이트에는 제 4 동기 데이터 신호(/Mq)가 입력된다.
출력단(NO)에서 제 4 서브 풀다운 회로(224)에 흐르는 전류를 제 4 전류(Ii)로 표시한다.
제 4 전류(Ii)는 제 1 지연 클록 신호(Φi)와 제 4 동기 데이터 신호(/Mq)를 AND 연산한 것에 대응한다.
즉, 제 4 전류(Ii)는 제 1 지연 클록 신호(Φi)가 하이 레벨인 구간에서 제 4 동기 데이터 신호(/Mq)를 출력하는 것과 같은 효과를 가진다.
이에 따라 도 4의 T8 - T9 사이의 구간에서 제 4 전류(Ii)는 제 4 동기 데이터 신호(/Mq)에 대응하는 신호를 출력한다.
이에 따라 출력단(NO)에서의 신호는 제 1 내지 제 4 전류의 합으로서 결과적으로 멀티플렉서(200)의 출력 신호(OUT)는 병렬로 입력된 제 1 내지 제 4 데이터 신호를 직렬화한 신호에 대응한다.
본 발명에서는 데이터 직렬화 회로(1)를 클록 데이터 연산부(100)와 멀티플렉서(200)로 분할하여 각 회로에서 전원(VDD)과 접지(GND) 사이에 직렬 연결된 트랜지스터의 개수를 줄여 고속 동작에 유리한다.
또한 멀티플렉서(200)의 풀업 회로(210)를 저항과 인덕터로만 구성하여 고속 동작을 수행하면서 대역폭을 향상시킬 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
예를 들어 이상에서는 4개의 병렬 데이터를 합성하여 하나의 직렬 데이터로 변환하는 실시예를 개시하였으나 통상의 기술자라면 다른 수의 병렬 데이터를 하나의 직렬 데이터로 합성하는 실시예 또한 이상의 개시로부터 쉽게 도출할 수 있으며 이 또한 본 발명의 권리범위에 포함되는 것이다.
1: 데이터 직렬화 회로
100: 클록 데이터 연산부
110 - 140: 제 1 - 4 연산부
200: 멀티플렉서
210: 풀업 회로
220: 풀다운 회로
221 - 224: 제 1 - 제 4 서브 풀다운 회로

Claims (10)

  1. 다수의 병렬 데이터와 다위상 클록 신호를 연산하여 다수의 지연 클록 신호와 다수의 동기 데이터 신호를 출력하는 클록 데이터 연산부; 및
    상기 다수의 지연 클록 신호와 상기 다수의 동기 데이터 신호를 직렬 데이터 신호로 변환하여 출력하는 멀티플렉서
    를 포함하되,
    상기 다수의 지연 클록 신호와 상기 다수의 동기 데이터 신호는 일대일로 대응하며 대응하는 신호끼리 위상이 정렬되는 데이터 직렬화 회로.
  2. 청구항 1에 있어서, 상기 클록 데이터 연산부는 다수의 연산부를 포함하되, 상기 다수의 연산부 중 어느 하나의 연산부는
    상기 다수의 병렬 데이터 중 어느 하나의 데이터 신호와 상기 다위상 클록 신호 중 어느 하나의 클록 신호를 연산하여 상기 다수의 동기 데이터 신호 중 어느 하나의 동기 데이터 신호를 생성하는 동기 데이터 생성 회로 및
    상기 어느 하나의 클록 신호를 지연하여 상기 다수의 지연 클록 신호 중 어느 하나의 지연 클록 신호를 생성하는 지연 회로
    를 포함하고,
    상기 어느 하나의 지연 클록 신호와 상기 어느 하나의 동기 데이터 신호는 위상이 정렬되는 데이터 직렬화 회로.
  3. 청구항 2에 있어서, 상기 동기 데이터 생성 회로는 상기 어느 하나의 클록 신호와 상기 어느 하나의 데이터 신호를 AND 연산하여 상기 어느 하나의 동기 데이터 신호를 생성하는 데이터 직렬화 회로.
  4. 청구항 3에 있어서, 상기 동기 데이터 생성 회로는
    상기 어느 하나의 클록 신호가 게이트에 인가되고 소스가 전원에 연결된 PMOS 트랜지스터;
    상기 어느 하나의 클록 신호가 게이트에 인가되고 드레인이 상기 PMOS 트랜지스터의 드레인에 연결되는 제 1 NMOS 트랜지스터;
    상기 어느 하나의 데이터 신호가 게이트에 인가되고 드레인이 상기 제 1 NMOS 트랜지스터의 소스에 연결되고 소스가 접지된 제 2 NMOS 트랜지스터; 및
    상기 PMOS 트랜지스터의 드레인 신호를 반전하여 상기 어느 하나의 동기 데이터 신호를 출력하는 인버터
    를 포함하는 데이터 직렬화 회로.
  5. 청구항 1에 있어서, 상기 멀티플렉서는
    전원과 출력단 사이에 연결된 풀업 회로 및
    출력단과 접지 사이에 연결된 풀다운 회로
    를 포함하되,
    상기 풀업 회로는 저항을 포함하는 데이터 직렬화 회로.
  6. 청구항 5에 있어서, 상기 풀업 회로는 상기 저항에 직렬 연결된 인덕터를 더 포함하는 데이터 직렬화 회로.
  7. 청구항 5에 있어서, 상기 풀다운 회로는 다수의 서브 풀다운 회로를 포함하고 상기 다수의 서브 풀다운 회로 중 어느 하나의 서브 풀다운 회로는
    상기 다수의 지연 클록 신호 중 어느 하나의 지연 클록 신호와 상기 다수의 동기 데이터 신호 중 어느 하나의 동기 데이터 신호가 모두 하이 레벨인 경우 상기 출력단을 풀다운하는 데이터 직렬화 회로.
  8. 청구항 7에 있어서, 상기 어느 하나의 서브 풀다운 회로는
    상기 출력단과 접지 사이에 직렬 연결되며 게이트에 상기 어느 하나의 지연 클록 신호가 인가되는 NMOS 트랜지스터와 게이트에 상기 어느 하나의 동기 데이터 신호가 인가되는 NMOS 트랜지스터를 포함하는 데이터 직렬화 회로.
  9. 청구항 8에 있어서, 상기 어느 하나의 동기 데이터 신호는 상기 다위상 클록 신호 중 제 1 위상을 갖는 제 1 클록 신호와 상기 다수의 병렬 데이터 신호 중 제 1 데이터 신호로부터 생성된 것이고, 상기 어느 하나의 지연 클록 신호는 상기 다위상 클록 신호 중 상기 제 1 위상 다음의 제 2 위상을 갖는 제 2 클록 신호를 지연하여 생성된 것인 데이터 직렬화 회로.
  10. 청구항 7에 있어서, 상기 직렬 데이터 신호는 상기 다수의 서브 풀다운 회로에 흐르는 전류 신호의 합에 연관된 데이터 직렬화 회로.

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