KR101527095B1

KR101527095B1 - 클럭 신호 처리기, 수신기, 칩 간의 송/수신 시스템 및 클럭 신호 처리 방법

Info

Publication number: KR101527095B1
Application number: KR1020130065642A
Authority: KR
Inventors: 김이섭; 정상혜
Original assignee: 한국과학기술원
Priority date: 2013-06-10
Filing date: 2013-06-10
Publication date: 2015-06-09
Also published as: KR20140143910A

Abstract

클럭 신호 처리기가 개시된다. 클럭 신호 처리기는 클럭 신호 지터 필터 및 데이터 신호 지터 혼합기를 포함한다. 클럭 신호 지터 필터는 제1 클럭 신호를 입력 받아 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 출력한다. 데이터 신호 지터 혼합기는 입력된 데이터 신호의 지터와 제2 클럭 신호를 혼합한다.

Description

클럭 신호 처리기, 수신기, 칩 간의 송/수신 시스템 및 클럭 신호 처리 방법{CLOCK SIGNAL PROCESSOR, RECEIVER, TRANSMITTING/ RECEIVING SYSTEM AMONG CHIPS AND METHOD FOR PROCESSING CLOCK SIGNAL}

본 발명은 클럭 신호 처리기(Clock signal processor)에 관한 것으로서, 더욱 상세하게는 클럭 신호 처리기, 클럭 신호 처리기를 포함하는 수신기, 클럭 신호 처리기를 포함하는 칩 간의 송/수신 시스템 및 클럭 신호 처리 방법에 관한 것이다.

하나의 좋은 성능을 가지는 프로세서를 개발하는 것이 아닌, 여러 개의 저전력 프로세서를 개발하고 저전력 프로세서를 고속으로 연결하여 시스템의 성능을 높이는 방법이 현재 프로세서 시장의 개발 추세이다. 이에 따라, 프로세서와 프로세서 간, 프로세서와 메모리 간 및 프로세서와 주변 기기(Peripheral component) 간의 고속 송/수신 시스템(High speed transmitting/receiving system)의 개발이 요구된다.

송/수신 시스템은 내장형 클럭 구조(Embedded-Clock Architecture) 또는 포워딩된 클럭 구조(Forwarded-Clock Architecture)를 가질 수 있다. 포워딩된 클럭 구조는 소스 동기화 병렬 연결(Source Synchronous Parallel Link; SSPL) 구조라고도 불린다.

내장형 클럭 구조는 데이터 신호만을 채널을 통해 다른 칩으로 전송하기 때문에 클럭 신호를 위한 채널이 존재할 필요가 없으나, 데이터 신호로부터 클럭 신호를 복원하는 클럭 데이터 복원(Clock & Data Recovery; CDR) 회로를 필요로 한다. CDR 회로의 소모 전력과 처리 시간 때문에 내장형 클럭 구조는 칩 간의 고속 및 저전력 송/수신 시스템에 적합하지 않다.

소스 동기화 병렬 연결 구조는 데이터 신호와 클럭 신호를 모두 클럭 합성기(Clock synthesizer)로 동기화시켜 전송한다. 소스 동기화 병렬 연결 구조를 이용한 송/수신 시스템은 CDR 회로를 필요로 하지 않고 데이터 신호의 지터(Jitter)와 클럭 신호의 지터의 연관성(Correlation)이 크기 때문에 고속 및 저전력 송/수신이 가능하다.

소스 동기화 병렬 연결 구조의 성능을 제한하는 문제점으로 채널 상의 클럭 신호 지터의 증폭 현상, 클럭 분배 네트워크(Clock Distribution Network; CDN)에서 추가되는 연관성 없는 지터(Uncorrelated jitter) 발생 및 데이터 신호와 클럭 신호 간의 지연 시간 불일치(Latency mismatch)가 있다. 소스 동기화 병렬 연결 구조의 문제점을 해결하기 위해 지연 시간 제거(Latency rejection) 방법과 클럭 신호 지터 필터링(Clock signal jitter filtering) 방법이 제안되었다.

지연 시간 제거 방법은 지연 신호선(Delay line)을 통해 클럭 신호의 지연 시간만큼의 지연 시간을 데이터 신호에 인위적으로 부가해 주는 방법을 말한다. 지연 시간 제거 방법은 데이터 신호의 지연 시간과 클럭 신호의 지연 시간의 불일치를 줄이고, 데이터 신호와 클럭 신호의 지터 연관성을 높일 수 있는 장점을 가진다. 반면에 지연 시간 제거 방법은 지연 신호선의 길이에 비례하여 전력 노이즈로 인해 발생하는 지터(Power noise induced jitter)가 발생하고, 전력 소모가 증가하는 단점을 가진다.

클럭 신호 지터 필터링 방법은 전송된 클럭 신호에서 데이터 신호와의 연관성을 떨어뜨리는 고주파 지터(High frequency jitter) 성분을 필터링하는 방법을 말한다. 클럭 신호 지터 필터링 방법은 필터링 기능을 갖는 발진기를 이용하기 때문에 구현이 쉽고, 전력 소모량이 적은 장점을 가진다. 반면에 고주파 지터를 모두 제거할 수 없고, 고주파 지터가 위상 잡음(Phase noise)으로 대체되는 단점을 가진다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 데이터 신호의 지터와 클럭 신호의 고주파 지터를 제거한 클럭 신호를 혼합하여 데이터 신호와의 지터 연관성을 높인 클럭 신호를 생성하는 클럭 신호 처리기(Clock signal processor)를 제공하는 것이다.

본 발명의 다른 목적은 상기 클럭 신호 처리기를 포함하는 수신기를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 클럭 신호 처리기를 포함하는 칩 간의 송/수신 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 데이터 신호의 지터를 클럭 신호의 고주파 지터를 제거한 클럭 신호와 혼합하여 데이터 신호와의 지터 연관성을 높인 클럭 신호를 생성하는 클럭 신호 처리 방법을 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 클럭 신호 처리기는 클럭 신호 지터 필터(Clock signal jitter filter) 및 데이터 신호 지터 혼합기(Data signal jitter mixer)를 포함한다. 상기 클럭 신호 지터 필터는 제1 클럭 신호를 입력 받아 상기 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 출력한다. 상기 데이터 신호 지터 혼합기는 입력된 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합한다.

일 실시예에서, 상기 클럭 신호 지터 필터는 저역 통과 필터(Low pass filter; LPF)일 수 있다.

일 실시예에서, 상기 클럭 신호 지터 필터는 주입 고정 발진기(Injection-Locked Oscillator; ILO)일 수 있다.

일 실시예에서, 상기 데이터 신호 지터 혼합부는 신호 생성부, 혼합 셀(Mixing cell) 및 버퍼를 포함할 수 있다. 상기 신호 생성부는 상기 입력된 데이터 신호의 상승 에지(Rising edge)의 정보를 포함하는 제1 신호 및 상기 입력된 데이터 신호의 하강 에지(Falling edge)의 정보를 포함하는 제2 신호를 출력할 수 있다. 상기 혼합 셀은 상기 제1 신호, 상기 제2 신호 및 상기 제2 클럭 신호를 입력 받아 상기 입력된 데이터 신호의 지터를 포함하는 혼합 클럭 신호를 출력할 수 있다. 상기 버퍼는 상기 혼합 클럭 신호를 입력 받아 버퍼링하여 제3 클럭 신호를 출력할 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 수신기는 이퀄라이저(Equalizer), 클럭 신호 처리기 및 샘플러를 포함한다. 상기 이퀄라이저는 입력된 제1 데이터 신호의 왜곡을 보상하여 제2 데이터 신호를 출력한다. 상기 클럭 신호 처리기는 상기 제2 데이터 신호와 제1 클럭 신호를 입력 받아 상기 제2 데이터 신호의 지터와 상기 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 혼합하여 제3 클럭 신호를 출력한다. 상기 샘플러는 상기 제2 데이터 신호를 상기 제3 클럭 신호로 샘플링(Sampling)하여 제3 데이터 신호를 출력한다.

일 실시예에서, 상기 클럭 신호 처리기는 상기 제1 클럭 신호를 대신하여 상기 제1 클럭 신호의 절반의 주파수를 가지는 제4 클럭 신호를 입력 받을 수 있다.

일 실시예에서, 상기 샘플러는 상기 제3 클럭 신호의 상승 에지(Rising edge) 및 하강 에지(Falling edge)에서 상기 제2 데이터 신호를 두 번 샘플링할 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 수신기는 이퀄라이저(Equalizer), 클럭 신호 처리기, 지연 시간 판단부, 지연부, 제1 버퍼 및 샘플러를 포함한다. 상기 이퀄라이저는 입력된 제1 데이터 신호의 신호 왜곡을 보상하여 제2 데이터 신호를 출력한다. 상기 클럭 신호 처리기는 상기 제2 데이터 신호와 제1 클럭 신호를 입력 받아 상기 제2 데이터 신호의 지터와 상기 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 혼합하여 제3 클럭 신호를 출력한다. 상기 지연 시간 판단부는 상기 제3 클럭 신호로 상기 제2 데이터 신호를 정확히 샘플링하기 위해 상기 제1 클럭 신호를 입력 받아 상기 제2 데이터 신호를 지연시키기 위한 지연 시간 조절 신호를 출력한다. 상기 지연부는 상기 제2 데이터 신호 및 상기 지연 시간 조절 신호를 입력 받아 상기 제2 데이터 신호를 상기 지연 시간 조절 신호에 상응하는 지연 시간만큼 지연시켜 제3 데이터 신호를 출력한다. 상기 제1 버퍼는 상기 제3 데이터 신호를 버퍼링하여 제4 데이터 신호를 출력한다. 상기 샘플러는 상기 제4 데이터 신호를 상기 제3 클럭 신호로 샘플링(Sampling)하여 제5 데이터 신호를 출력한다.

일 실시예에서, 상기 지연 시간 판단부는 위상 변환기, 지터 혼합부, 제2 버퍼, 제1 위상 비교기, 지연부 및 제2 위상 비교기를 포함할 수 있다. 상기 위상 변환기는 제1 클럭 신호를 입력 받고 상기 제1 위상 비교기로부터 제1 피드백 신호(Feedback signal) 및 제2 피드백 신호를 입력 받아 상기 제1 클럭 신호의 고주파 지터를 필터링하여 제1 위상 신호, 제2 위상 신호 및 제3 위상 신호를 출력할 수 있다. 상기 지터 혼합부는 상기 제1 위상 신호와 상기 제2 위상 신호를 입력 받아 상기 제1 위상 신호의 지터와 상기 제2 위상 신호를 혼합하여 혼합 신호를 출력할 수 있다. 상기 제2 버퍼는 상기 제2 위상 신호 및 상기 제3 위상 신호를 버퍼링하여 제1 버퍼 신호 및 제2 버퍼 신호를 출력할 수 있다. 상기 제1 위상 비교기는 상기 혼합 신호와 상기 제1 버퍼 신호를 입력 받아 위상을 비교하고 위상 차에 상응하는 제1 피드백 신호 및 제2 피드백 신호를 출력할 수 있다. 상기 지연부는 상기 제1 위상 신호 및 상기 제2 위상 비교기의 지연 시간 조절 신호를 입력 받아 상기 제1 위상 신호를 상기 지연 시간 조절 신호에 상응하는 지연 시간만큼 지연시켜 지연 신호를 출력할 수 있다. 상기 제2 위상 비교기는 상기 지연 신호와 상기 제2 버퍼 신호를 입력 받아 위상을 비교하고 위상 차에 상응하는 상기 지연 조절 신호를 출력할 수 있다.

일 실시예에서, 상기 제2 버퍼의 제1 버퍼 신호 및 제2 버퍼 신호는 혼합 셀(Mixing cell)을 통해 생성될 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 칩 간의 송/수신 시스템은 송신단, 데이터 신호 전송단, 클럭 신호 전송단 및 수신단을 포함한다. 상기 송신단은 위상 고정 루프(Phase-Locked Loop; PLL)부, 적어도 하나의 데이터 신호 송신기 및 클럭 신호 송신기를 포함한다. 상기 데이터 신호 전송단은 적어도 하나의 신호 전송기를 포함한다. 상기 클럭 신호 전송단은 신호 전송기를 포함한다. 상기 수신단은 적어도 하나의 수신기를 포함한다. 상기 적어도 하나의 데이터 신호 송신기는 제1 데이터 신호를 입력 받아 상기 PLL부에 기준하여 동기화시킨 제2 데이터 신호를 비트 별로 출력한다. 상기 클럭 신호 송신기는 제1 클럭 신호를 입력 받아 상기 PLL부에 기준하여 동기화시킨 제2 클럭 신호를 출력한다. 상기 적어도 하나의 신호 전송기는 상기 데이터 신호 전송단은 상기 제2 데이터 신호를 입력 받아 제3 데이터 신호를 출력한다. 상기 신호 전송기는 상기 클럭 신호 전송단은 상기 제2 클럭 신호를 입력 받아 제3 클럭 신호를 출력한다. 상기 적어도 하나의 수신기는 상기 제3 클럭 신호에서 고주파 지터를 필터링한 클럭 신호와 상기 제3 데이터 신호의 지터를 혼합한 클럭 신호로 상기 제3 데이터 신호를 샘플링한 제4 데이터 신호를 생성한다.

상술한 본 발명의 일 목적을 달성하기 위하여, 클럭 신호를 처리하기 위해 먼저 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 생성한다. 다음으로 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합한다.

일 실시예에서, 상기 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합하기 위해 먼저 상기 입력된 데이터 신호의 상승 에지(Rising edge)의 정보를 포함하는 제1 신호 및 상기 입력된 데이터 신호의 하강 에지(Falling edge)의 정보를 포함하는 제2 신호를 생성할 수 있다. 다음으로 상기 제1 신호, 상기 제2 신호 및 상기 제2 클럭 신호를 입력 받아 상기 입력된 데이터 신호의 지터를 포함하는 혼합 클럭 신호를 생성할 수 있다. 다음으로 상기 혼합 클럭 신호를 입력 받아 버퍼링하여 제3 클럭 신호를 생성할 수 있다.

본 발명의 실시예들에 따른 클럭 신호 처리기는 클럭 신호에 존재하는 고주파 지터를 제거하고 데이터 신호의 지터를 혼합함으로써, 데이터 신호와 클럭 신호의 지터 연관성을 높일 수 있다. 상기 클럭 신호 처리기를 통해 칩 간의 고속 및 저전력 신호 송/수신이 가능하다.

도 1은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 신호에서 고주파 지터를 필터링하고, 데이터 신호의 지터를 혼합하는 과정을 나타내는 파형도이다.
도 3은 본 발명의 일 실시예에 따른 데이터 신호 지터 혼합부를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 신호 생성부를 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 혼합 셀을 나타내는 회로도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 지터 혼합 모드 및 버퍼 모드 일 때의 혼합 셀의 등가 회로들을 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 혼합 셀의 진리표(Truth table)이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 혼합 셀의 지터 혼합 과정을 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 클럭 신호 처리기가 데이터 신호의 지터와 클럭 신호를 혼합하는 과정을 나타내는 파형도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 포함하는 수신기를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 지연 시간 판단부를 나타내는 블록도이다.
도 13a 및 도 13b는 본 발명의 일 실시예에 따른 제2 버퍼를 나타내는 블록도이다.
도 14(a)는 본 발명의 일 실시예에 따른 제1 고정 루프와 제2 고정 루프가 고정되지 않았을 때, 지연 신호 판단부 내부 신호의 파형도이다.
도 14(b)는 본 발명의 일 실시예에 따른 제1 고정 루프가 고정되고 제2 고정 루프가 고정되지 않았을 때, 지연 신호 판단부 내부 신호의 파형도이다.
도 14(c)는 본 발명의 일 실시예에 따른 제1 고정 루프와 제2 고정 루프가 고정된 경우, 지연 신호 판단부 내부 신호의 파형도이다.
도 15는 본 발명의 일 실시예에 따른 클럭 신호 처리기를 포함하는 수신기가 데이터 신호의 지터와 클럭 신호를 혼합하는 과정과 데이터 신호를 지연 시키는 과정을 나타내는 파형도이다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 위상 변환기를 나타내는 블록도이다.
도 17은 본 발명의 일 실시예에 따른 제2 ILO(Injection-Locked Oscillator)의 회로도이다.
도 18은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 포함하는 칩 간의 송/수신 시스템을 나타내는 블록도이다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 클럭 신호 처리 방법을 나타내는 순서도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 나타내는 블록도이다.

도 1을 참조하면, 클럭 신호 처리기(100)는 데이터 신호 지터 혼합부(300) 및 클럭 신호 지터 필터(120)를 포함한다.

클럭 신호 지터 필터(120)는 제1 클럭 신호(CLK1; 112)를 입력 받아 제1 클럭 신호(112)에서 고주파 지터를 필터링하여 제2 클럭 신호(CLK2; 113)를 출력한다. 데이터 신호 지터 혼합부(300)는 데이터 신호(DTA; 111)와 제2 클럭 신호(113)를 입력 받아 데이터 신호(111)의 지터와 제2 클럭 신호(113)를 혼합하여 제3 클럭 신호(114)를 출력한다.

데이터 신호 지터 혼합부(300)는 도 3을 참조하여 설명하도록 한다.

클럭 신호 지터 필터(120)는 제1 클럭 신호(112)의 저주파 지터는 통과시키고 제1 클럭 신호(112)의 고주파 지터는 통과시키지 않는, 저역 통과 필터(Low Pass Filter; LPF)의 주파수 특성을 가진다. 상기 저주파 지터는 상대적으로 큰 주파수를 가지는 제1 클럭 신호(112)와 데이터 신호(111) 간의 타이밍 마진(Timing margin)에 영향을 거의 주지 않지만, 제1 클럭 신호(112)와 데이터 신호(111)와 주파수가 비슷한 상기 고주파 지터는 제1 클럭 신호(112)와 데이터 신호(111) 간의 타이밍 마진을 크게 줄일 수 있다. 클럭 신호 지터 필터(120)는 제1 클럭 신호(112)에서 상기 고주파 지터를 필터링한다.

대표적인 클럭 신호 지터 필터(120)로서 주입 고정 발진기(Injection-Locked Oscillator; ILO)가 있다

도 2는 본 발명의 일 실시예에 따른 클럭 신호에서 고주파 지터를 필터링하고, 데이터 신호의 지터를 혼합하는 과정을 나타내는 파형도이다.

도 2에서 표시된 지터들(201, 202, 204 및 206)은 고주파 지터를 말한다. 지터들(201, 202, 204 및 206)이 저주파 지터인 경우, 타이밍 마진에 영향을 미치지 않으므로 설명을 생략한다.

도 2(a)를 참조하면, 데이터 신호(111)는 데이터 신호 지터(201)를 가지고, 제1 클럭 신호 (112)는 제1 클럭 신호 지터(202)를 가진다. 데이터 신호 지터(201)와 제1 클럭 신호 지터(202)가 90도 위상 차를 가지는 경우, 제2 타이밍 마진(203)은 지터들(201 및 202)이 존재하지 않는 경우의 제1 타이밍 마진(211)보다 현저히 감소한다.

도 2(b)를 참조하면, 데이터 신호(111)는 데이터 신호 지터(201)를 가지고, 제2 클럭 신호(113)는 제2 클럭 신호 지터(204)를 가진다. 클럭 신호 지터 필터(120)는 제1 클럭 신호(112)에서 제1 클럭 신호 지터(202)를 필터링한다. 제2 클럭 신호 지터(204)는 제1 클럭 신호 지터(202)에 비해 진폭이 현저히 작다. 제3 타이밍 마진(205)은 제2 타이밍 마진(203)에 비해 증가한 것을 알 수 있다.

도 2(c)를 참조하면, 데이터 신호(111)는 데이터 신호 지터(201)를 가지고, 제3 클럭 신호(114)는 제3 클럭 신호 지터(206)를 가진다. 데이터 신호 지터 혼합부(300)는 제2 클럭 신호(113)에 데이터 신호 지터(201)를 혼합하여 제3 클럭 신호 지터(206)를 포함하는 제3 클럭 신호(114)를 출력한다. 제4 타이밍 마진(207)은 제2 타이밍 마진(203) 및 제3 타이밍 마진(205)에 비해 지터들(201, 202, 204 및 206)이 존재하지 않는 경우의 제1 타이밍 마진(211)에 가깝게 회복된 것을 알 수 있다.

도 3은 본 발명의 일 실시예에 따른 데이터 신호 지터 혼합부를 나타내는 블록도이다.

도 3을 참조하면, 데이터 신호 지터 혼합부(300)는 신호 생성부(310), 혼합 셀(Mixing cell; 320) 및 버퍼(340)를 포함한다.

신호 생성부(310)는 데이터 신호(111)를 입력 받아 데이터 신호(111)의 상승 에지(Rising edge) 정보를 포함하는 제1 신호(SIG1; 351)와 데이터 신호(111)의 하강 에지(Falling edge) 정보를 포함하는 제2 신호(SIG2; 352)를 출력한다.

혼합 셀(320)은 제1 신호(351), 제2 신호(352) 및 제2 클럭 신호(113)를 입력 받아, 데이터 신호(111)의 지터와 제2 클럭 신호(113)를 혼합하여 혼합 클럭 신호(353)를 출력한다.

버퍼(340)는 혼합 클럭 신호(353)를 입력 받아 버퍼링하여 제3 클럭 신호(114)를 출력한다.

신호 생성부(310)는 도 4를 참조하여 설명하도록 한다.

혼합 셀(320)은 도 5를 참조하여 설명하도록 한다.

도 4는 본 발명의 일 실시예에 따른 신호 생성부를 나타내는 블록도이다.

도 4를 참조하면, 신호 생성부(310)는 지연부(311), 제1 게이트(312) 및 제2 게이트(313)를 포함한다.

지연부(311)는 데이터 신호(111)를 입력 받아 T1 시간을 지연시켜 지연 신호(314)를 출력한다. 제1 게이트(312)는 데이터 신호(111)와 지연 신호(314)를 입력 받아 논리 연산을 수행하여 제1 신호(351)를 출력한다. 제2 게이트(352)는 데이터 신호(111)와 지연 신호(314)를 입력 받아 논리 연산을 수행하여 제2 신호(352)를 출력한다.

제1 신호(351)는 디폴트 논리값 1, 달리 표현하면 전원 전압(VDD)의 값을 가지고, 데이터 신호(111)에서 상승 에지(Rising edge)를 감지할 때부터 T1의 지연 시간만큼 논리값 0, 달리 표현하면 접지 전압(GND)의 값을 가진 후 디폴트 논리값1로 돌아간다.

제2 신호(352)는 디폴트 논리값 1을 가지고, 데이터 신호(111)에서 하강 에지(Falling edge)를 감지할 때부터 T1의 지연 시간만큼 논리값 0을 가진 후 디폴트 논리값 1로 돌아간다.

신호 생성부(310)에서 생성되는 제1 신호(351)의 파형과 제2 신호(352)의 파형은 도 9를 참조하여 설명하도록 한다.

도 5는 본 발명의 일 실시예에 따른 혼합 셀을 나타내는 회로도이다.

도 5를 참조하면, 혼합 셀(320)은 트랜지스터들(321 내지 328, 331 및 332), 전류원(333) 및 저항들(334, 335)을 포함한다.

제1 신호(351) 및 제2 신호(352)가 논리값 1, 달리 표현하면 전원 전압 값을 가지는 경우 트랜지스터들(323 내지 326)은 턴 오프(Turn off) 되어 각각의 소스(Source)와 드레인(Drain)은 전기적으로 분리되고, 트랜지스터들(321, 322, 327 및 328)은 턴 온(Turn on)되고 각각의 소스와 드레인은 전기적으로 연결되어, 도 6a의 회로와 등가 회로를 이루게 된다.

제1 신호(351) 또는 제2 신호(352)가 논리값 0, 달리 표현하면 접지 전압 값을 가지는 경우 트랜지스터들(321, 322) 중 하나는 턴 온, 하나는 턴 오프되고, 트랜지스터들(323, 324) 중 하나는 턴 온, 하나는 턴 오프되고, 트랜지스터들(325, 326) 중 하나는 턴 온, 하나는 턴 오프되고, 트랜지스터들(327, 328) 중 하나는 턴 온, 하나는 턴 오프되어, 도 6b의 회로와 등가 회로를 이루게 된다.

도 6a 및 도 6b는 본 발명의 일 실시예에 따른 지터 혼합 모드 및 버퍼 모드 일 때의 혼합 셀의 등가 회로들을 나타내는 회로도이다.

도 6a를 참조하면, 혼합 셀의 등가 회로(320a)는 제2 클럭 신호(113)가 논리값 0, 달리 표현하면 접지 전압 값을 가지는 경우 트랜지스터(331)는 턴 오프되고, 트랜지스터(332)는 턴 온 되어 혼합 클럭 신호(353)는 논리값 0, 달리 표현하면 접지 전압 값을 가진다. 혼합 셀의 등가 회로(320a)는 제2 클럭 신호(113)가 논리값 1, 달리 표현하면 전원 전압 값을 가지는 경우 트랜지스터(331)는 턴 온 되고, 트랜지스터(332)는 턴 오프되어 혼합 클럭 신호(353)는 논리값 1, 달리 표현하면 전원 전압 값을 가진다.

혼합 셀의 등가 회로(320a)는 버퍼로 동작한다.

도 6b를 참조하면, 혼합 셀의 등가 회로(320b)는 제2 클럭 신호(113)가 논리값 0, 달리 표현하면 접지 전압을 가지는 경우 트랜지스터(331)가 턴 오프되고, 트랜지스터(332)가 턴 온 되고, 혼합 클럭 신호(353)와 반전 혼합 클럭 신호(/MCLK; 336)가 단락 되어, 혼합 클럭 신호(353)는 논리값 1/2, 달리 표현하면 (VDD + GND) /2의 값을 가지게 된다. 혼합 셀의 등가 회로(320b)는 제2 클럭 신호(113)가 논리값 1, 달리 표현하면 전원 전압을 가지는 경우 트랜지스터(331)가 턴 온 되고, 트랜지스터 (332)가 턴 오프되고, 역시 혼합 클럭 신호(353)와 반전 혼합 클럭 신호(/MCLK; 336)가 단락 되어, 혼합 클럭 신호(353)는 논리값 1/2, 달리 표현하면 (VDD + GND) /2의 값을 가지게 된다.

혼합 셀의 등가 회로(320b)는 제2 클럭 신호(113)와 데이터 신호(111)의 지터를 혼합하는 회로로 동작한다. 제2 클럭 신호(113)와 데이터 신호(111)의 지터를 혼합하는 과정은 도 8a 및 도 8b를 참조하여 설명하도록 한다.

도 7은 본 발명의 일 실시예에 따른 혼합 셀의 진리표(Truth table)이다.

도 7은 도 6a와 도 6b에서 설명한 혼합 셀의 동작을 나타내는 진리표이다.

도 8a 및 도 8b는 본 발명의 일 실시예에 따른 혼합 셀의 지터 혼합 과정을 도시한 도면이다.

도 8a를 참조하면, 제1 구간(811a)에서는 제1 신호(351) 또는 제2 신호(352)가 논리값 0을 가지므로, 혼합 셀은 혼합 회로로 동작하고, 혼합 클럭 신호(353)는 논리값 0, 달리 표현하면 접지 전압 값에서 논리값 1/2, 달리 표현하면 (VDD + GND) /2의 값을 향해 움직인다.

제2 구간(812a)에서는 제1 신호(351) 또는 제2 신호(352)가 논리값 0을 가지므로, 혼합 셀은 혼합 회로로 동작하고, 혼합 클럭 신호(353)는 논리값 1, 달리 표현하면 전원 전압 값에서 논리값 1/2, 달리 표현하면 (VDD + GND) /2의 값을 향해 움직인다.

제2 클럭 신호(113)의 에지가 제1 신호(351) 또는 제2 신호(352)가 0의 값을 가지는 신호 파형의 중앙 쪽으로 옮겨진 결과, 제3 클럭 신호(114)는 제2 클럭 신호(113)에 데이터 신호(111)의 지터를 혼합한 신호가 된다.

도 8b를 참조하면, 제1 구간(811b)에서는 제1 신호(351) 또는 제2 신호(352)가 논리값 0을 가지므로, 혼합 셀은 혼합 회로로 동작하고, 혼합 클럭 신호(353)는 논리값 1, 달리 표현하면 전원 전압 값에서 논리값 1/2, 달리 표현하면 (VDD + GND) /2의 값을 향해 움직인다.

제2 구간(812b)에서는 제1 신호(351) 또는 제2 신호(352)가 논리값 0을 가지므로, 혼합 셀은 혼합 회로로 동작하고, 혼합 클럭 신호(353)는 논리값 0, 달리 표현하면 접지 전압 값에서 논리값 1/2, 달리 표현하면 (VDD + GND) /2의 값을 향해 움직인다.

버퍼 모드로 동작하는 혼합 셀은 통상의 기술자가 알고 있는 버퍼와 동일하게 동작하기 때문에 설명을 생략한다.

도 9는 본 발명의 일 실시예에 따른 클럭 신호 처리기가 데이터 신호의 지터와 클럭 신호를 혼합하는 과정을 나타내는 파형도이다.

도 9를 참조하면, 제1 신호(351)는 디폴트 논리값 1, 달리 표현하면 전원 전압의 값을 가지고, 데이터 신호(111)의 상승 에지(911)가 감지되면, 제1 게이트(312)의 통과 지연 시간(Propagation delay(PD); 912) 후, T1 구간(913) 동안 논리값 0을 유지하다가, 다시 디폴트 값으로 돌아온다. 제1 신호(351)는 데이터 신호(111)의 상승 에지(931)가 감지되면, 제1 게이트(312)의 통과 지연 시간(932) 후, T1 구간(933) 동안 논리값 0의 값을 유지하다가, 다시 디폴트 값으로 돌아온다.

제2 신호(352)는 디폴트 논리값 1, 달리 표현하면 전원 전압의 값을 가지고, 데이터 신호(111)의 하강 에지(921)가 감지되면, 제2 게이트(313)의 통과 지연 시간(922) 후, T1 구간(923) 동안 논리값 0의 값을 유지하다가, 다시 디폴트 값으로 돌아온다.

혼합 셀(320)은 제2 클럭 신호(113)의 상승 에지(941)를 제1 신호(351)의 T1 구간(913)의 중앙(951)을 향해 이동시켜 제3 클럭 신호(114)의 상승 에지(961)를 형성한다. 혼합 셀(320)은 제2 클럭 신호(113)의 하강 에지(942)를 제2 신호(352)의 T1 구간(923)의 중앙(952)을 향해 이동시켜 제3 클럭 신호(114)의 하강 에지(962)를 형성한다. 혼합 셀(320)은 제2 클럭 신호(113)의 상승 에지(943)를 제1 신호(351)의 T1 구간(933)의 중앙(953)을 향해 이동시켜 제3 클럭 신호(114)의 상승 에지(963)를 형성한다.

도 10 및 도 11은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 포함하는 수신기를 나타내는 블록도이다.

도 10을 참조하면, 수신기(1000)는 클럭 신호 처리기(1010), 이퀄라이저(1021) 및 샘플러(1022)를 포함한다. 클럭 신호 처리기(1010)는 클럭 신호 지터 필터(1011) 및 데이터 신호 지터 혼합부(1012)를 포함한다.

이퀄라이저(1021)는 제1 데이터 신호(DTA1; 1031)를 입력 받아 신호 왜곡을 보상하여 제2 데이터 신호(DTA2; 1033)를 출력한다.

클럭 신호 처리기(1010)는 제2 데이터 신호(1033)와 제1 클럭 신호(CLK1; 1032a) 또는 제4 클럭 신호(CLK4; 1032b)를 입력 받아 제2 데이터 신호(1033)의 지터와 제1 클럭 신호(1032a) 또는 제4 클럭 신호(1032b)에서 고주파 지터를 필터링한 제2 클럭 신호(CLK2; 1013)를 혼합하여 제3 클럭 신호(CLK3; 1034)를 출력한다. 제 4 클럭 신호(1032b)는 제1 클럭 신호(1032a)의 절반의 주파수를 가지는 클럭 신호를 말한다.

샘플러(1022)는 제2 데이터 신호(1033)를 제3 클럭 신호(1034)로 샘플링(Sampling)하여 제3 데이터 신호(DTA3; 1035)를 출력한다. 샘플러(1022)는 클럭 신호 처리기(1010)가 제4 클럭 신호(1032b)를 클럭 신호로 입력 받는 경우 제3 클럭 신호(1034)의 상승 에지 및 하강 에지에서 제2 데이터 신호(1033)를 두 번 샘플링할 수 있다.

도 11을 참조하면, 수신기(1100)는 이퀄라이저(1151), 클럭 신호 처리기(1110), 지연 시간 판단부(1120), 지연부(1152), 제1 버퍼(1153) 및 샘플러(1154)를 포함한다. 클럭 신호 처리기(1110)는 클럭 신호 지터 필터(1111) 및 데이터 신호 지터 혼합부(1113)를 포함한다.

이퀄라이저(1151)는 제1 데이터 신호(DTA1; 1171)의 신호 왜곡을 보상하여 제2 데이터 신호(DTA2; 1173)를 출력한다.

클럭 신호 처리기(1110)는 제2 데이터 신호(1173)와 제1 클럭 신호(CLK1; 1172)에서 고주파 지터를 필터링한 제2 클럭 신호(CLK2; 1112)를 혼합하여 제3 클럭 신호(CLK3; 1177)를 출력한다. 클럭 신호 처리기(1110)는 제1 클럭 신호(1172) 대신 제1 클럭 신호(1172)의 절반의 주파수를 가지는 제5 클럭 신호를 입력 받을 수 있다.

지연 시간 판단부(1120)는 제3 클럭 신호(1177)로 제2 데이터 신호(1173)를 정확히 샘플링하기 위해 제1 클럭 신호(1172)를 입력 받아 제2 데이터 신호(1173)를 지연시키기 위한 지연 시간 조절 신호(CTRL; 1174)를 출력한다.

지연 시간 판단부(1120)는 도 12 내지 도 17을 참조하여 설명한다.

지연부(1152)는 제2 데이터 신호(1173) 및 지연 시간 조절 신호(1174)를 입력 받아 제2 데이터 신호(1173)를 지연 시간 조절 신호(1174)에 상응하는 지연 시간(T2)만큼 지연 시켜 제3 데이터 신호(DTA3; 1175)를 출력한다. 지연부(1152)는 통상의 지식을 가진 자가 이해할 수 있는 공지의 지연 소자들로 구성되므로 설명을 생략한다.

제1 버퍼(1153)는 제3 데이터 신호(1175)를 버퍼링하여 제4 데이터 신호(DTA4; 1176)를 출력한다. 제1 버퍼(1153)는 통상의 지식을 가진 자가 이해할 수 있는 공지의 버퍼들로 구성되므로 설명을 생략한다.

샘플러(1154)는 제4 데이터 신호(1176)를 제3 클럭 신호(1177)로 샘플링(Sampling)하여 제5 데이터 신호(1178)를 출력한다. 샘플러(1154)는 클럭 신호 처리기(1110)가 상기 제5 클럭 신호를 클럭 신호로 입력 받는 경우 제3 클럭 신호(1177)의 상승 에지 및 하강 에지에서 제4 데이터 신호(1176)를 두 번 샘플링할 수 있다.

도 12는 본 발명의 일 실시예에 따른 지연 시간 판단부를 나타내는 블록도이다.

도 12를 참조하면, 지연 시간 판단부(1120)는 위상 변환기(1130), 지터 혼합부(1141), 제2 버퍼(1145), 제1 위상 비교기(1144), 지연부(1142), 제2 위상 비교기(1143)를 포함한다.

위상 변환기(1130)는 제1 클럭 신호(1172)를 입력 받고 제1 위상 비교기(1144)로부터 제1 피드백 신호(Feedback signal(FSIG1); 1161) 및 제2 피드백 신호(FSIG2; 1162)를 입력 받아 제1 클럭 신호(1172)의 고주파 지터를 필터링하여 제1 위상 신호(PSIG1; 1151), 제2 위상 신호(PSIG2; 1152) 및 제3 위상 신호(PSIG3; 1153)를 출력한다.

위상 변환기(1130)는 도 16a, 도16b 및 도 17을 참조하여 설명하도록 한다.

지터 혼합부(1141)는 제1 위상 신호(1151)와 제2 위상 신호(1152)를 입력 받아 제1 위상 신호(1151)의 지터와 제2 위상 신호(1152)를 혼합하여 혼합 신호(MSIG; 1155)를 출력한다.

제2 버퍼(1145)는 제2 위상 신호(1152) 및 제3 위상 신호(1153)를 버퍼링하여 제1 버퍼 신호(BSIG1; 1156) 및 제2 버퍼 신호(BSIG2; 1157)를 출력한다.

제1 위상 비교기(1144)는 혼합 신호(1155) 및 제1 버퍼 신호(1156)를 입력 받아 위상을 비교하고 위상 차에 상응하는 제1 피드백 신호(1161) 및 제2 피드백 신호(1162)를 출력한다.

지연부(1142)는 제1 위상 신호(1151) 및 제2 위상 비교기(1143)의 지연 시간 조절 신호(CTRL; 1174)를 입력 받아 제1 위상 신호(1151)를 지연 시간 조절 신호(1174)에 상응하는 지연 시간(T2)만큼 지연시켜 지연 신호(DSIG; 1154)를 출력한다.

제2 위상 비교기(1143)는 지연 신호(1154)와 제2 버퍼 신호(1157)를 입력 받아 위상을 비교하고 위상 차에 상응하는 지연 조절 신호(1174)를 출력한다.

지연 시간 판단부(1120)는 제1 고정 루프 및 제2 고정 루프를 가진다.

제1 고정 루프(1163)는 제1 위상 비교기(1144)가 지터 혼합부(1141)의 출력 신호인 혼합 신호(1155)의 위상과 제2 버퍼(1145)의 출력 신호인 제1 버퍼 신호(1156)의 위상을 비교하여, 두 위상이 동일해 질 때까지 제1 피드백 신호(1161) 및 제2 피드백 신호(1162)를 통해 위상 변환기(1130)를 조절하는 고정 루프를 말한다.

제2 고정 루프(1164)는 제2 위상 비교기(1143)가 제1 고정 루프(1163)를 통해 고정된 제1 버퍼 신호(1156)와 동일한 신호이나 위상만 90도 늦은 제2 버퍼 신호(1157)의 위상과 지연부(1142)의 출력 신호인 지연 신호(1154)의 위상을 비교하여, 두 위상이 동일해 질 때까지 지연 시간 조절 신호(1174)를 통해 지연부(1142)를 조절하는 고정 루프를 말한다.

제1 고정 루프(1163)와 제2 고정 루프(1164)의 고정 과정은 도 14 a, 도14b 및 도14c를 참조하여 설명하도록 한다.

도 13a 및 도 13b는 본 발명의 일 실시예에 따른 제2 버퍼를 나타내는 블록도이다.

도 13a를 참조하면, 제2 버퍼(1145a)는 공지의 버퍼들(1146a, 1147a)을 포함한다.

버퍼(1146a)는 제2 위상 신호(1152)를 입력 받아 버퍼링하여 제1 버퍼 신호(1156)를 출력한다. 버퍼(1147a)는 제3 위상 신호(1153)를 입력 받아 버퍼링하여 제2 버퍼 신호(1157)를 출력한다.

도 13b를 참조하면, 제2 버퍼(1145b)는 혼합 셀들(1146b, 1147b)을 포함한다.

혼합 셀들(1146b, 1147b)은 도 5 내지 도 9를 참조하여 이해할 수 있으므로 설명을 생략한다.

혼합 셀들(1146b, 1147b)의 제1 신호(351) 및 제2 신호(352)는 논리값 1, 달리 표현하면 전원 전압 값을 가지기 때문에, 혼합 셀들(1146b, 1147b)은 버퍼 모드로 동작한다. 혼합 셀(1146b)은 제2 위상 신호(1152)를 입력 받아 버퍼링하여 제1 버퍼 신호(1156)를 출력한다. 혼합 셀(1147b)은 제3 위상 신호(1153)를 입력 받아 버퍼링하여 제2 버퍼 신호(1157)를 출력한다.

도 14a는 본 발명의 일 실시예에 따른 제1 고정 루프와 제2 고정 루프가 고정되지 않았을 때, 지연 신호 판단부 내부 신호의 파형도이다.

도 14a를 참조하면, 혼합 신호(1155)와 제1 버퍼 신호(1156a) 간에는 지연 시간(1411a)이 존재한다. 제2 버퍼 신호(1157a)는 제1 버퍼 신호(1156a)보다 위상이 90도 뒤진다. 혼합 신호(1155)의 하강 에지(1412a)에서 지연 신호(1154a)를 샘플링하는 경우, 혼합 신호(1155)의 하강 에지(1412a)는 지연 신호(1154a)의 정상 상태 구간(1413a)의 중앙에 위치하지 않고 전이 구간(1414a)에 더 가깝게 위치하기 때문에 샘플링이 불안정해 질 수 있다.

도 14b는 본 발명의 일 실시예에 따른 제1 고정 루프가 고정되고 제2 고정 루프가 고정되지 않았을 때, 지연 신호 판단부 내부 신호의 파형도이다.

도 14b를 참조하면, 제1 고정 루프(1163)를 통해 혼합 신호(1155)와 제1 버퍼 신호(1156b)의 위상 차이가 없도록 고정(1411b)되었다. 제1 버퍼 신호(1156b) 보다 위상이 90도 늦은 제2 버퍼 신호(1157b)와 지연 신호(1154b) 간에는 T2 지연 시간(1412b)이 존재한다. 혼합 신호(1155)의 하강 에지(1413b)에서 지연 신호(1154b)를 샘플링하는 경우, 혼합 신호(1155)의 하강 에지(1413b)는 지연 신호(1154)의 정상 상태 구간(1414b)의 중앙에 위치하지 않고, 도 14(b)와 같이 전이 구간(1415b)에 더 가깝게 위치하기 때문에 샘플링이 불안정해 질 수 있다.

도 14c는 본 발명의 일 실시예에 따른 제1 고정 루프와 제2 고정 루프가 고정된 경우, 지연 신호 판단부 내부 신호의 파형도이다.

도 14c를 참조하면, 제1 고정 루프(1163)를 통해 혼합 신호(1155)와 제1 버퍼 신호(1156c)의 위상 차이가 없도록 고정(1411c)되었다. 제2 고정 루프(1164)를 통해 제2 버퍼 신호(1157b)가 T2 지연 시간(1412b)만큼 지연되어 제2 버퍼 신호(1157c)가 됨으로써, 제2 버퍼 신호(1157c)와 지연 신호(1154c)의 위상 차이가 없도록 고정(1412c)되었다. 혼합 신호(1155)의 하강 에지(1413c)에서 지연 신호(1154c)를 샘플링하는 경우, 혼합 신호(1155)의 하강 에지(1413c)는 지연 신호(1154)의 정상 상태 구간(1414c)의 중앙에 위치하여 샘플링이 안정화 될 수 있다.

도 15는 본 발명의 일 실시예에 따른 클럭 신호 처리기를 포함하는 수신기가 데이터 신호의 지터와 클럭 신호를 혼합하는 과정과 데이터 신호를 지연 시키는 과정을 나타내는 파형도이다.

도 15를 참조하면, 제1 신호(351)는 디폴트 논리값 1, 달리 표현하면 전원 전압의 값을 가지고, 데이터 신호(1171)의 상승 에지(1511)가 감지되면, 제1 게이트(312)의 통과 지연 시간(PD; 1512) 후, T1 구간(1513) 동안 논리값 0을 유지하다가, 다시 디폴트 값으로 돌아온다. 제1 신호(351)는 데이터 신호(1171)의 상승 에지(1531)가 감지되면, 제1 게이트(312)의 통과 지연 시간(1532) 후, T1 구간(1533) 동안 논리값 0의 값을 유지하다가, 다시 디폴트 값으로 돌아온다.

제2 신호(352)는 디폴트 논리값 1, 달리 표현하면 전원 전압의 값을 가지고, 데이터 신호(1171)의 하강 에지(1521)가 감지되면, 제2 게이트(313)의 통과 지연 시간(1522) 후, T1 구간(1523) 동안 논리값 0의 값을 유지하다가, 다시 디폴트 값으로 돌아온다.

혼합 셀(320)은 제2 클럭 신호(1112)의 상승 에지(1541)를 제1 신호(351)의 T1 구간(1513)의 중앙(1551)을 향해 이동시켜 제3 클럭 신호(1177)의 상승 에지(1561)를 형성한다. 혼합 셀(320)은 제2 클럭 신호(1112)의 하강 에지(1542)를 제2 신호(352)의 T1 구간(1523)의 중앙(1552)을 향해 이동시켜 제3 클럭 신호(1177)의 하강 에지(1562)를 형성한다. 혼합 셀(320)은 제2 클럭 신호(1112)의 상승 에지(1543)를 제1 신호(351)의 T1 구간(1533)의 중앙(1553)을 향해 이동시켜 제3 클럭 신호(1177)의 상승 에지(1563)를 형성한다.

지연부(1152)와 제1 버퍼(1153)는 제3 클럭 신호(1177)의 에지들(1561 내지 1563)이 제1 데이터 신호(1171)의 값들을 정확히 샘플링하기 위해서 제1 데이터 신호(1171)를 제1 클럭 신호(1172)의 90도 위상만큼, 달리 표현하면 0.5 UI(Unit Interval)만큼, 달리 표현하면 지연 시간 조절 신호(1174)에 상응하는 T2 지연 시간(1571)만큼 뒤로 지연시켜서 제4 데이터 신호(1176)를 출력한다.

샘플러(1154)는 제3 클럭 신호(1177)의 상승 에지(1561), 하강 에지(1562) 및 상승 에지(1563)에 제4 데이터 신호(1176)를 샘플링하여 제5 데이터 신호(1178)를 출력한다.

도 16a 및 도 16b는 본 발명의 일 실시예에 따른 위상 변환기를 나타내는 블록도이다.

도 16a를 참조하면, 위상 변환기(1130a)는 제1 ILO(Injection-Locked Oscillator; 1131a), 위상 선택기(1132a) 및 제2 ILO(1133a)를 포함한다.

제1 ILO(1131a)는 제1 클럭 신호(1172)를 입력 받아 제1 클럭 신호(1172)보다 위상이 180도 늦은 제1 위상 신호(PSIG1; 1151), 제1 클럭 신호(1172)보다 위상이 90도 늦은 제4 위상 신호(PSIG4; 1134), 제1 클럭 신호(1172)와 위상이 동일한 제5 위상 신호(PSIG5; 1135) 및 제1 클럭 신호(1172)보다 위상이 90도 빠른 제6 위상 신호(PSIG6; 1136)를 출력한다.

위상 선택기(1132a)는 제1 위상 신호(1151), 제4 위상 신호(1134), 제5 위상 신호(1135), 제6 위상 신호(1136) 및 제2 피드백 신호(1162)를 입력 받아, 제1 위상 신호(1151), 제4 위상 신호(1134), 제5 위상 신호(1135) 및 제6 위상 신호(1136) 중 제2 피드백 신호(1162)에 상응하는 두 신호를 제1 선택 신호(MSIG1; 1137) 및 제2 선택 신호(MSIG2; 1138)로 출력한다. 위상 선택기(1132a)의 진리표는 다음과 같다.

제2 피드백 신호(1162)가 논리값 00을 가지는 경우, 제1 선택 신호(1137)는 제1 클럭 신호(1172)와 위상이 동일한 제5 위상 신호(1135)를 출력하고, 제2 선택 신호(1138)는 제1 클럭 신호(1172)보다 위상이 90도 빠른 제6 위상 신호(1136)를 출력한다.

제2 피드백 신호(1162)가 논리값 01을 가지는 경우, 제1 선택 신호(1137)는 제1 클럭 신호(1172)보다 위상이 180도 늦은 제1 위상 신호(1151)를 출력하고, 제2 선택 신호(1138)는 제1 클럭 신호(1172)보다 위상이 90도 빠른 제6 위상 신호(1136)를 출력한다.

제2 피드백 신호(1162)가 논리값 10을 가지는 경우, 제1 선택 신호(1137)는 제1 클럭 신호(1172)보다 위상이 180도 늦은 제1 위상 신호(1151)를 출력하고, 제2 선택 신호(1138)는 제1 클럭 신호(1172)보다 위상이 90도 늦은 제4 위상 신호(1134)를 출력한다.

제2 피드백 신호(1162)가 논리값 11을 가지는 경우, 제1 선택 신호(1137)는 제1 클럭 신호(1172)와 위상이 동일한 제5 위상 신호(1135)를 출력하고, 제2 선택 신호(1138)는 제1 클럭 신호(1172)보다 위상이 90도 늦은 제4 위상 신호(1134)를 출력한다.

제2 ILO(1133a)는 제1 선택 신호(1137), 제2 선택 신호(1138) 및 제1 피드백 신호(1161)를 입력 받아 제1 선택 신호(1137) 및 제2 선택 신호(1138)의 위상을 세부적으로 조절하여 제2 위상 신호(1152) 및 제3 위상 신호(1153)를 출력한다.

도 16b를 참조하면, 위상 변환기(1130b)는 제1 ILO(1131b), 위상 선택기(1132b) 및 제2 ILO(1133b)를 포함한다. 위상 선택기(1132b)는 4:2 멀티플렉서(4:2 MUX; 1339b)를 포함한다. 제2 ILO(1133b)는 위상 보간기(Phase Interpolator(PI); 1140b) 및 ILO(1183b)를 포함한다.

제1 ILO(1131b), 위상 선택기(1132b) 및 제2 ILO(1133b) 간의 연결 관계는 도 16a를 참조하여 이해할 수 있으므로 설명을 생략한다.

제1 ILO(1131b)은 통상의 지식을 가진 자가 이해할 수 있는 공지의 ILO 구조이므로 설명을 생략한다.

4:2 멀티플렉서(1339b)의 동작은 도 16a의 위상 선택기(1332a)의 동작과 동일하고, 표 1을 참조하여 이해할 수 있으므로 설명을 생략한다.

제2 ILO(1133b)는 도 17을 참조하여 설명하도록 한다.

도 17은 본 발명의 일 실시예에 따른 제2 ILO(Injection-Locked Oscillator)의 회로도이다.

도 17을 참조하면, 제2 ILO(1133b)는 PI(1140b) 및 ILO(1183b)를 포함한다. PI(1140b)는 트랜지스터들(1175b 내지 1182b) 및 전류원들(1171b 내지 1174b)을 포함한다.

PI(1140b)는 제1 선택 신호(1137), 제2 선택 신호(1138) 및 제1 피드백 신호(1161)를 입력 받아 제1 보간 신호(1184b), 제2 보간 신호(1185b), 제3 보간 신호(1186b) 및 제4 보간 신호(1187b)를 출력한다.

ILO(1183b)는 제1 보간 신호(1184b), 제2 보간 신호(1185b), 제3 보간 신호(1186b) 및 제4 보간 신호(1187b)를 입력 받아 제2 위상 신호(1152) 및 제3 위상 신호(1153)를 출력한다.

트랜지스터들(1175b, 1182b)의 게이트는 제1 선택 신호(1137)에 전기적으로 연결되어 있으며, 트랜지스터들(1176b, 1181b)의 게이트는 반전된 제1 선택 신호(/MSIG1; 1188b)에 전기적으로 연결되어 있으며, 트랜지스터들(1177b, 1179b)의 게이트는 제2 선택 신호(1138)에 전기적으로 연결되어 있으며, 트랜지스터들(1178b, 1180b)의 게이트는 반전된 제2 선택 신호(/MSIG2; 1189b)에 전기적으로 연결되어 있다.

트랜지스터들(1175b, 1176b)의 소스는 전류원(1171b)의 일 말단과 전기적으로 연결되어 있고, 트랜지스터들(1177b, 1178b)의 소스는 전류원(1172b)의 일 말단과 전기적으로 연결되어 있고, 트랜지스터들(1179b, 1180b)의 소스는 전류원(1173b)의 일 말단과 전기적으로 연결되어 있고, 트랜지스터들(1181b, 1182b)의 소스는 전류원(1174b)의 일 말단과 전기적으로 연결되어 있고, 전류원(1171b), 전류원(1172b), 전류원(1173b) 및 전류원(1174b)은 각각 제1 피드백 신호(1161)에 의해 전류의 크기가 조절된다.

제1 선택 신호(1137)의 위상을 가지며 트랜지스터(1175b)와 전류원(1171b)을 통해 생성된 전류와 제2 선택 신호(1138)의 위상을 가지며 트랜지스터(1177b)와 전류원(1177b)을 통해 생성된 전류를 합하여 제1 보간 신호(1184b)가 생성된다. 제1 보간 신호(1184b)는 제1 피드백 신호(1161)의 크기에 의존하여 제1 선택 신호(1137)의 위상과 제2 선택 신호(1138)의 위상의 중간 위상을 가지게 된다. 제2 보간 신호(1185b), 제3 보간 신호(1186b) 및 제4 보간 신호(1187b)는 제1 보간 신호(1184b)의 경우를 참조하여 이해할 수 있으므로 설명을 생략한다.

ILO(1183b)는 제1 보간 신호(1184b), 제2 보간 신호(1185b), 제3 보간 신호(1186b) 및 제4 보간 신호(1187b)의 위상을 고정하여 제2 위상 신호(1152) 및 제3 위상 신호(1153)를 출력한다. ILO(1183b)의 나머지 구조는 통상의 지식을 가진 자가 이해할 수 있는 공지의 ILO이므로 설명을 생략한다.

도 18은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 포함하는 칩 간의 송/수신 시스템을 나타내는 블록도이다.

도 18을 참조하면, 클럭 신호 처리기를 포함하는 칩 간의 송/수신 시스템(1800)은 송신단(TX; 1810), 데이터 신호 전송단(1850), 클럭 신호 전송단(1860) 및 수신단(RX; 1820)을 포함한다.

송신단(1810)은 위상 고정 루프(PLL; 1814)부, 데이터 신호 송신기들(1811 내지 1813), 클럭 신호 송신기(1814)를 포함한다. 데이터 신호 전송단(1850)은 신호 전송기들(1851 내지 1853)을 포함한다. 클럭 신호 전송단(1860)은 신호 전송기(1861)를 포함한다. 수신단(1820)은 수신기들(1821 내지 1823)을 포함한다.

데이터 신호 송신기들(1811 내지 1813)은 제1 데이터 신호를 입력 받아 상기 PLL부(1814) 또는 클럭 합성기(Clock synthesizer)에 기준하여 동기화 시킨 제2 데이터 신호를 비트 별로 출력한다.

클럭 신호 송신기(1814)는 제1 클럭 신호(1840)를 입력 받아 PLL부(1814)에 기준하여 동기화 시킨 제2 클럭 신호를 출력한다.

신호 전송기들(1851 내지 1853)은 상기 제2 데이터 신호를 각 비트 별로 입력 받아 제3 데이터 신호를 출력한다.

신호 전송기(1861)는 상기 제2 클럭 신호를 입력 받아 제3 클럭 신호를 출력한다.

수신기들(1821 내지 1823)은 상기 제3 클럭 신호에서 고주파 지터를 필터링한 클럭 신호와 상기 제3 데이터 신호의 지터를 혼합한 클럭 신호로 상기 제3 데이터 신호를 샘플링한 제4 데이터 신호(1870)를 생성한다.

도 19 및 도 20은 본 발명의 일 실시예에 따른 클럭 신호 처리 방법을 나타내는 순서도이다.

도 19를 참조하면, 클럭 신호를 처리하기 위해 먼저 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 생성한다(S1910).

다음으로, 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합한다(S1920).

상기 단계(S1920)가 완료되면 데이터 신호의 지터와 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 혼합한 클럭 신호를 생성할 수 있다.

도 20을 참조하면, 상기 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합(단계 S1920)하기 위해서, 먼저 상기 입력된 데이터 신호의 상승 에지(Rising edge)의 정보를 포함하는 제1 신호 및 상기 입력된 데이터 신호의 하강 에지(Falling edge)의 정보를 포함하는 제2 신호를 생성한다(S1921).

다음으로, 상기 제1 신호, 상기 제2 신호 및 상기 제2 클럭 신호를 입력 받아 상기 입력된 데이터 신호의 지터를 포함하는 혼합 클럭 신호를 생성한다(S1922).

다음으로, 상기 혼합 클럭 신호를 입력 받아 버퍼링하여 제3 클럭 신호를 생성한다(S1923).

상기 단계(S1923)가 완료되면 상기 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합한 클럭 신호를 생성할 수 있다.

본 발명은 클럭 신호 처리기를 포함하는 임의의 전자 장치에 유용하게 이용될 수 있다. 특히 하나의 고성능 프로세서를 포함하는 전자 장치보다 여러 개의 저전력 프로세서들을 포함하고, 상기 프로세서들과 메모리들 및 주변 기기들(Peripheral components) 간의 송/수신 시스템을 포함하는 전자 장치에 유용하게 사용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 클럭 신호를 입력 받아 상기 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 출력하는 클럭 신호 지터 필터(Clock signal jitter filter); 및
입력된 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합하여 제3 클럭 신호를 출력하는 데이터 신호 지터 혼합기(Data signal jitter mixer)를 포함하는 클럭 신호 처리기.
제1 항에 있어서,
상기 클럭 신호 지터 필터는 저역 통과 필터(Low pass filter; LPF)인 것을 특징으로 하는 클럭 신호 처리기.
제1 항에 있어서,
상기 클럭 신호 지터 필터는 주입 고정 발진기(Injection-Locked Oscillator; ILO)인 것을 특징으로 하는 클럭 신호 처리기.
제1 항에 있어서,
상기 데이터 신호 지터 혼합부는
상기 입력된 데이터 신호의 상승 에지(Rising edge)의 정보를 포함하는 제1 신호 및 상기 입력된 데이터 신호의 하강 에지(Falling edge)의 정보를 포함하는 제2 신호를 출력하는 신호 생성부;
상기 제1 신호, 상기 제2 신호 및 상기 제2 클럭 신호를 입력 받아 상기 입력된 데이터 신호의 지터를 포함하는 혼합 클럭 신호를 출력하는 혼합 셀(Mixing cell); 및
상기 혼합 클럭 신호를 입력 받아 버퍼링하여 제3 클럭 신호를 출력하는 버퍼를 포함하는 것을 특징으로 하는 클럭 신호 처리기.
입력된 제1 데이터 신호의 왜곡을 보상하여 제2 데이터 신호를 출력하는 이퀄라이저(Equalizer);
상기 제2 데이터 신호와 제1 클럭 신호를 입력 받아 상기 제2 데이터 신호의 지터와 상기 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 혼합하여 제3 클럭 신호를 출력하는 클럭 신호 처리기; 및
상기 제2 데이터 신호를 상기 제3 클럭 신호로 샘플링(Sampling)하여 제3 데이터 신호를 출력하는 샘플러를 포함하는 수신기.
제5 항에 있어서,
상기 클럭 신호 처리기는 상기 제1 클럭 신호를 대신하여 상기 제1 클럭 신호의 절반의 주파수를 가지는 제4 클럭 신호를 입력 받는 것을 특징으로 하는 수신기.
제6 항에 있어서,
상기 샘플러는 상기 제3 클럭 신호의 상승 에지(Rising edge) 및 하강 에지(Falling edge)에서 상기 제2 데이터 신호를 두 번 샘플링하는 것을 특징으로 하는 수신기.
입력된 제1 데이터 신호의 신호 왜곡을 보상하여 제2 데이터 신호를 출력하는 이퀄라이저(Equalizer);
상기 제2 데이터 신호와 제1 클럭 신호를 입력 받아 상기 제2 데이터 신호의 지터와 상기 제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 혼합하여 제3 클럭 신호를 출력하는 클럭 신호 처리기;
상기 제3 클럭 신호로 상기 제2 데이터 신호를 정확히 샘플링하기 위해 상기 제1 클럭 신호를 입력 받아 상기 제2 데이터 신호를 지연시키기 위한 지연 시간 조절 신호를 출력하는 지연 시간 판단부;
상기 제2 데이터 신호 및 상기 지연 시간 조절 신호를 입력 받아 상기 제2 데이터 신호를 상기 지연 시간 조절 신호에 상응하는 지연 시간만큼 지연시켜 제3 데이터 신호를 출력하는 지연부;
상기 제3 데이터 신호를 버퍼링하여 제4 데이터 신호를 출력하는 제1 버퍼; 및
상기 제4 데이터 신호를 상기 제3 클럭 신호로 샘플링(Sampling)하여 제5 데이터 신호를 출력하는 샘플러를 포함하는 수신기.
제8 항에 있어서,
상기 지연 시간 판단부는
위상 변환기;
지터 혼합부;
제2 버퍼;
제1 위상 비교기;
지연부; 및
제2 위상 비교기를 포함하고,
상기 위상 변환기는 제1 클럭 신호를 입력 받고 상기 제1 위상 비교기로부터 제1 피드백 신호(Feedback signal) 및 제2 피드백 신호를 입력 받아 상기 제1 클럭 신호의 고주파 지터를 필터링하여 제1 위상 신호, 제2 위상 신호 및 제3 위상 신호를 출력하고,
상기 지터 혼합부는 상기 제1 위상 신호와 상기 제2 위상 신호를 입력 받아 상기 제1 위상 신호의 지터와 상기 제2 위상 신호를 혼합하여 혼합 신호를 출력하고,
상기 제2 버퍼는 상기 제2 위상 신호 및 상기 제3 위상 신호를 버퍼링하여 제1 버퍼 신호 및 제2 버퍼 신호를 출력하고,
상기 제1 위상 비교기는 상기 혼합 신호와 상기 제1 버퍼 신호를 입력 받아 위상을 비교하고 위상 차에 상응하는 제1 피드백 신호 및 제2 피드백 신호를 출력하고,
상기 지연부는 상기 제1 위상 신호 및 상기 제2 위상 비교기의 지연 시간 조절 신호를 입력 받아 상기 제1 위상 신호를 상기 지연 시간 조절 신호에 상응하는 지연 시간만큼 지연시켜 지연 신호를 출력하고,
상기 제2 위상 비교기는 상기 지연 신호와 상기 제2 버퍼 신호를 입력 받아 위상을 비교하고 위상 차에 상응하는 상기 지연 조절 신호를 출력하는 것을 특징으로 하는 수신기.
제9 항에 있어서,
상기 제2 버퍼의 제1 버퍼 신호 및 제2 버퍼 신호는 혼합 셀(Mixing cell)을 통해 생성되는 것을 특징으로 하는 수신기.
제8 항에 있어서,
상기 클럭 신호 처리기는 상기 제1 클럭 신호를 대신하여 상기 제1 클럭 신호의 절반의 주파수를 가지는 제4 클럭 신호를 입력 받는 것을 특징으로 하는 수신기.
제11 항에 있어서,
상기 샘플러는 상기 제3 클럭 신호의 상승 에지(Rising edge) 및 하강 에지(Falling edge)에서 상기 제2 데이터 신호를 두 번 샘플링하는 것을 특징으로 하는 수신기.
송신단;
데이터 신호 전송단;
클럭 신호 전송단;
수신단을 포함하고,
상기 송신단은
위상 고정 루프(Phase-Locked Loop; PLL)부;
제1 데이터 신호를 입력 받아 상기 PLL부에 기준하여 동기화시킨 제2 데이터 신호를 비트 별로 출력하는 적어도 하나의 데이터 신호 송신기; 및
제1 클럭 신호를 입력 받아 상기 PLL부에 기준하여 동기화시킨 제2 클럭 신호를 출력하는 클럭 신호 송신기를 포함하고,
상기 데이터 신호 전송단은 상기 제2 데이터 신호를 입력 받아 제3 데이터 신호를 출력하는 적어도 하나의 신호 전송기를 포함하고,
상기 클럭 신호 전송단은 상기 제2 클럭 신호를 입력 받아 제3 클럭 신호를 출력하는 신호 전송기를 포함하고,
상기 수신단은 상기 제3 클럭 신호에 기초하여 상기 제3 데이터 신호를 처리하는 적어도 하나의 수신기를 포함하고,
상기 적어도 하나의 수신기는 상기 제3 클럭 신호에서 고주파 지터를 필터링한 클럭 신호와 상기 제3 데이터 신호의 지터를 혼합한 클럭 신호로 상기 제3 데이터 신호를 샘플링한 제4 데이터 신호를 생성하는 칩 간의 송/수신 시스템.
제1 클럭 신호에서 고주파 지터를 필터링한 제2 클럭 신호를 생성하는 단계; 및
입력된 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합하는 단계를 포함하는 클럭 신호 처리 방법.
제14 항에 있어서,
상기 데이터 신호의 지터와 상기 제2 클럭 신호를 혼합하는 단계는
상기 입력된 데이터 신호의 상승 에지(Rising edge)의 정보를 포함하는 제1 신호 및 상기 입력된 데이터 신호의 하강 에지(Falling edge)의 정보를 포함하는 제2 신호를 생성하는 단계;
상기 제1 신호, 상기 제2 신호 및 상기 제2 클럭 신호를 입력 받아 상기 입력된 데이터 신호의 지터를 포함하는 혼합 클럭 신호를 생성하는 단계; 및
상기 혼합 클럭 신호를 입력 받아 버퍼링하여 제3 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 신호 처리 방법.