TWI679846B

TWI679846B - 串行發射器

Info

Publication number: TWI679846B
Application number: TW104143107A
Authority: TW
Inventors: 艾倫Ｓ費德勒; Alan S. Fiedler
Original assignee: 美商微軟技術授權有限責任公司; Microsoft Technology Licensing, Llc
Priority date: 2015-01-22
Filing date: 2015-12-22
Publication date: 2019-12-11
Also published as: CN107210743A; US20160218896A1; CN107210743B; EP3248290B1; US9525573B2; TW201628341A; EP3248290A1; WO2016118348A1

Abstract

在串行發射器的實施例中，串行發射器包括N個多工驅動單元，每一者經配置以產生從輸入資料訊號與多相位時脈訊號衍生的一系列輸出脈衝，以及每一多工驅動單元包括具有第一與第二輸入及輸出的脈衝控制推拉輸出驅動器。每一多工驅動器單元進一步包括第一M：1脈衝產生多工器與第二M：1脈衝產生多工器，第一M：1脈衝產生多工器具有耦接到脈衝控制推拉輸出驅動器的第一輸入的輸出，而第二M：1脈衝產生多工器具有耦接到脈衝控制推拉輸出驅動器的第二輸入的輸出，其中第一與第二M：1脈衝產生多工器中之每一者從時脈輸入到脈衝產生多工器的輸出具有三個或更少個閘延遲。

Description

串行發射器

本發明係關於串聯發射器。

以高速跨短距離傳輸大量的資料（例如在同一電路板的晶片到晶片上）的習知高速I/O資料電路常常不能滿足任務。用於許多工業標準的I/O介面的規格係在將近十年前規定，且為通用目的之設計，試圖滿足廣泛的設計需求，並未對任何一個設計最佳化。

本發明內容係提供以下面[實施方式 ]中進一步描述之簡化形式介紹概念之選擇。本發明內容並不意欲識別所主張之標的物之關鍵特徵或必要特徵，亦非意欲作為限制所主張之標的物之範圍之輔助。此外，所主張之標的物並不限於解決本發明的任何部分所注意到的任何或所有缺點的實現。

在串行發射器的實施例中，串行發射器包括一或更多個多工驅動單元，每一者產生從輸入資料訊號與多相位時脈訊號衍生的一系列輸出脈衝。多工驅動單元中之每一者包括具有第一與第二輸入及輸出的脈衝控制推拉輸出驅動器。多工驅動單元中之每一者亦包括第一M：1（其中M為二或更多）脈衝產生多工器，具有耦接到脈衝控制推拉輸出驅動器的第一輸入的輸出，並在輸出產生第一系列中間脈衝；以及第二M：1脈衝產生多工器，具有耦接到脈衝控制推拉輸出驅動器的第二輸入的輸出，並在輸出產生第二系列中間脈衝，其中第一與第二M：1脈衝產生多工器中之每一者從時脈輸入到脈衝產生多工器的輸出具有三個或更少的閘延遲。

在其他實施例中，串行及傳送來自並行資料的串行資料包括將至少二個推拉輸出驅動器的輸出耦接在一起；利用第一反饋控制迴路控制二個推拉輸出驅動器的源電阻；使用CMOS邏輯閘，依據多相位時脈訊號與並行資料產生用於每一推拉輸出驅動器的上拉系列脈衝與下拉系列脈衝，以控制輸出驅動器。

利用封包式通訊的I/O資料電路的一些實現可具有大記憶體需求，而可能伴隨顯著的延遲懲罰。可替代地，由於數位設計方法的不當應用、感應電源噪音、以及訊號整合控制的缺乏，全客製化I/O解決方案的試圖通常低於最佳。晶片設計者經常面對系統實現在單一而較大的晶片具有低產出率及製造成本高並具有更快的晶片間資料通訊的好處，或系統實現利用具有較高產出率及整體製造成本較低的多個晶片而晶片間資料通訊較慢的兩難。

用於高速資料串行與傳送的一個技術可包括2：1多工器，而其後為輸出緩衝器，並使用CMOS多工器以產生二個1/2速率NRZ資料串流，二個1/2速率NRZ資料串流係引導到由1/2速率時脈控制的2：1多工器。然後，2：1多工器發送全速率NRZ資料串流到輸出驅動器，輸出驅動器係實現為CML並行終結驅動器或為推拉串行終結驅動器。二個因素限制最大頻寬與可達成功率效率。第一個因素係為設計2：1多工器具有足夠頻寬，以避免在輸出的符號間干擾（ISI），因為任何ISI引起的資料相關抖動係藉由輸出驅動器與頻道由於有限的頻寬而進一步放大。此設計限制可透過2：1多工器的適當大小計算，但這又可能導致功耗過大。第二個因素係為2：1多工器的設定及保持時間需求越來越難在非常高的資料速率可靠地達成。

敘述用於晶片到晶片、晶片到記憶體、及晶片到光模組的NRZ（不歸零）資料通訊的串行發射器的實施例。串行發射器的電路拓撲提供低功耗而高速的操作，並包括四個脈衝切換的2：1 CMOS多工器，以形成8：4串行的第一階段，接著是最終脈衝控制4：1串行器，最終脈衝控制4：1串行器亦為推拉輸出驅動器，消耗可相較之並行終結輸出驅動器的四分之一（¼）功率。第一階段使用高速及軌對軌的CMOS邏輯，而不消耗靜態功率，而其拓撲在每一位元時間提供的其電源電流的幅度係為恆定，且獨立於資料。推拉輸出驅動器具有可程式化源電阻，而當實現差動時，在接收器終結時消耗恆定的電流，且再一次獨立於資料。因為其恆定電流消耗，串行發射器的電源分流電容需求最小化。

多晶片系統（如遊戲機和其他多處理器的電腦系統）整合到單一大晶片可藉由消除偶爾的昂貴的晶片到晶片通訊資料而降低成本。然而，若晶片到晶片的資料通訊成本與其他多晶片成本可降低到低於整合成本（如較低產出率以及由於較高的功率密度的更高的冷卻成本），則可利用多晶片解決方案取得成本節省。具有足夠低成本而高性能的I/O，可實現多晶片解決方案，而非單晶片整合。此外，非常大且頻繁的I/O傾向系統（如網際網路伺服器與超級電腦）的效能，可利用I/O效能的增益而改善，增加資料速率或降低功率。

在實施例中，低成本、區域及功率效率的CMOS串行發射器裝置解決對高速與低功耗的需求，並可在相同封包中、在相同板上、及跨背板的不同板上的晶片之間實現資料通訊。CMOS邏輯提供跨廣範圍資料速率的優良速度-功率比，以及跨技術節點可攜帶性，技術節點包括將提供進一步性能增益與功耗降低的未來節點。儘管使用CMOS邏輯，串行發射器對其電源呈現相當恆定的電流負載。在裝置中，並行訊號路徑產生資料控制脈衝的多個串流，以控制最終4：1多工器，最終4：1多工器亦為輸出驅動器。在處理、電壓、及溫度（PVT）上控制串行發射器的源終端電阻，以匹配外部參照電阻的電阻。

儘管串行發射器的特徵與概念可以用任何數量的不同裝置、系統、環境、及/或配置實現，串行發射器的實施例在下面的示例性裝置、系統、及方法的上下文中描述。

第1圖圖示高速差動串行發射器100的實例。串行終結輸出驅動器102包括4：1多工器，藉由四個脈衝控制串行終結輸出驅動器的輸出的接線OR運算。對於低功率操作，串行終結輸出驅動器提供與並行終結的輸出驅動器的功率的四分之一（¼）相同的輸出訊號幅度。脈衝可用於多工器控制，而串行發射器100具有脈衝產生的二階段方法。串行發射器使用這些脈衝，以控制推拉串行終結多工輸出驅動器，而不是CML多工器。傳訊號到輸出驅動器的輸入包括1/4速率資料閘控CMOS脈衝，而非全速率NRZ資料串流，所以沒有獨立脈衝可以與任何其他脈衝干擾，且並非有助於最後NRZ資料串流中的符號間干擾。產生每一輸出驅動器的資料控制脈衝，四個2：1 CMOS脈衝產生多工器104係藉由八個⅛速率時脈與8位元的資料控制。時脈的相位係均勻分佈於360度。儘管串行發射器係描述為差動串行發射器，亦可實現為單端串行發射器。

第2圖圖示多工驅動單元（MDU）200的實例，多工驅動單元（MDU）200包括脈衝產生上拉多工器202、下拉2：1多工器204、及脈衝控制輸出驅動器206。第3圖圖示連接四個MDU以形成8：1單端串行發射器的實例300，其中每一MDU斷言（assert）串行發射器在八個位元時間中之二者輸出為高或低驅動位準，並斷言六個位元時間沒有驅動位準。

在每一MDU中，二個資料控制脈衝產生器形成2：1多工器，產生脈衝以控制輸出驅動器的上拉電晶體。第二對資料控制脈衝產生器產生用於第二2：1多工器的控制脈衝，而產生脈衝以控制輸出驅動器的下拉電晶體。在資料控制脈衝產生器中，斷言脈衝產生器（NAND或NOR閘，取決於脈衝極性）產生脈衝，以誘導2：1多工器輸出從解除斷言狀態到斷言狀態的變化。解除斷言脈衝產生器（NOR或NAND閘）在一個位元時間後產生脈衝，以誘導2：1多工器輸出從其斷言狀態到其解除斷言狀態的變化。

小型保持器電晶體可用於將2：1多工器輸出保持在其解除斷言狀態，直到下一個斷言脈衝到達，（可能發生在只有兩個位元時間之後，或可能不會發生，隨著其到達係取決於資料模式）。在可替代實現中，解除斷言脈衝無法由資料閘控（gate），藉此確保解除斷言脈衝總是發生，並展示保持器電晶體係為非必要。此替代實現稍微消耗更多功率。串行發送器的雙向能力係固有於MDU的構造，隨著藉由解除斷言所有的資料輸入，其輸出可以三態。

如第2圖所示，脈衝產生多工器中之每一者具有從任何時脈輸入（CLK0-CLK2與CLK4-CLK6）到脈衝產生多工器輸出（第2圖的E與J）的三或更少個閘延遲。脈衝產生上拉多工器202的第一與第二脈衝產生器中之每一者包括第一反相器、第二反相器、及第一NAND閘，第一反相器耦接至第一時脈輸入（CLK0/CLK4）並具有第一反相器輸出，第二反相器耦接到第三時脈輸入（CLK2/CLK6）並具有第二反相器輸出，而第一NAND閘耦接至第三時脈輸入（CLK2/CLK6）與資料輸入（DA/DB）二者，並具有第一NAND閘輸出。上述閘中之每一者有助於電路中的第一閘延遲。上拉多工器202的第一與第二脈衝產生器亦包括第二NAND閘與第一NOR閘，第二NAND閘耦接到第一反相器的輸出與第二反相器的輸出二者，並具有第二NAND閘輸出，而第一NOR閘耦接到第一NAND閘輸出與第二時脈輸入（CLK1/CLK5），並具有第一NOR閘輸出。第二NAND閘與第一NOR閘有助於第一與第三時脈（CLK0/CLK4與CLK2/CLK6）路徑的第二閘延遲，以及第二時脈（CLK1/CLK5）路徑的第一閘延遲。

第一與第二脈衝產生器中之每一者亦包括具有汲極、閘極、及源極的第一p型電晶體以及具有汲極、閘極、及源極的第一n型電晶體，其中第一p型電晶體的汲極耦接到脈衝產生器輸出，而第一閘極耦接到第二NAND閘輸出，其中第一n型電晶體的汲極耦接到脈衝產生器輸出，而閘極耦接到第一NOR閘輸出。電晶體有助於第一與第三時脈路徑的第三閘延遲，以及第二時脈路徑的第二閘延遲。脈衝產生下拉多工器204的第三與第四脈衝產生器中之每一者包括第二NOR閘、第三反相器、及第四反相器，第二NOR閘耦接到資料輸入（DA/DB）與第三時脈輸入（CLK2/CLK6）二者，並具有第二NOR閘輸出，第三反相器耦接到第三時脈輸入（CLK2/CLK6），並具有第三反相器輸出，而第四反相器耦接到第一時脈輸入（CLK0/CLK4），並具有第四反相器輸出。這些閘中之每一者有助於電路中的第一閘延遲。下拉多工器的第三與第四脈衝產生器204中之每一者亦包括第三NAND閘與第三NOR閘，第三NAND閘耦接到第二時脈輸入（CLK1/CLK5）與第二NOR閘輸出二者，而第三NOR閘耦接到第三反相器輸出與第四反相器輸出二者。第三NAND閘與第三NOR閘有助於第一與第三時脈（CLK0/CLK4與CLK2/CLK6）路徑的第二閘極延遲，以及第二時脈路徑（CLK1/CLK5）的第一閘延遲。

第三與第四脈衝產生器中之每一者亦包括具有汲極、閘極、及源極的第二p型電晶體以及具有汲極、閘極、及源極的第二n型電晶體，其中第二p型電晶體的汲極耦接到脈衝產生器輸出，而閘極耦接到第三NAND閘輸出，其中第二n型電晶體的汲極耦接到脈衝產生器輸出，而閘極耦接到第三NOR閘輸出。電晶體有助於第一與第三時脈路徑的第三閘延遲，以及第二時脈路徑的第二閘延遲。如上所述，第一與第二M：1脈衝產生多工器202與204中之每一者具有從時脈輸入到電晶體輸入的三或更少個閘延遲，以及具有從任何時脈輸入到多工驅動單元輸出的四或更少個閘延遲。藉由減少相對於其他多工器配置的電路中的閘延遲的數量，可減少插入延遲、功率、及電路中的電源感應抖動。

在第2圖中，MDU 200的脈衝控制輸出驅動器206包括P驅動控制208與N驅動控制210。使用反饋控制迴路以控制P驅動控制與N驅動控制的電阻，MDU的驅動電阻追踪外部參照電阻，並可程式化。

第4圖圖示在DA=1與DB=0（DA與DB圖示於第2圖中）時八個位元時間期間單一MDU的功能與時序的實例400。此處，MDU在一個位元時間在其輸出斷言為高位準，並在四個位元時間之後在其輸出斷言為低位準。如圖所示，時脈的每一者在連續位元時間期間由高轉換到低，以及MDU在第三時脈（CLK2）變為低位準的位元時間在其輸出斷言為高位準。同樣地，MDU在第三時脈（CLK2）變為高位準的位元時間在其輸出斷言為低位準。在其他六個位元時間，MDU的輸出為三態。

MDU的數個態樣有助於其高速及低功耗操作，並描述五個態樣。在第一態樣中，NRZ資料僅被攜帶在一個網OUT上，且不再需要2：1多工器，以產生全速率且前置驅動NRZ資料串流，以驅動輸出驅動器。因為沒有限制性能的前置驅動NRZ資料串流，且本身可以在需要的等效之下，相較於以前的實現，此舉提供實質功率節省與總頻寬的改良。在OUT之外，MDU的最高速度網並未攜帶NRZ資料，而是一個位元時間寬度的單一脈衝。因為這些脈衝不會在任何給定網中比每四個位元時間更經常發生，他們具有完整三個位元時間，以返回解除斷言位準，且並未在OUT處有助於ISI。可能出現在OUT處的NRZ資料串流中的任何ISI係藉由標準發射去加重校正，並接收用於校正通道引起的ISI的等效電路。

在第二態樣中，MDU串行脈衝切換多工的二個階段，從每一階段衍生出實質速度功率優勢。在第三態樣中，利用高性能的脈衝切換4：1多工器整合固有低功率推拉串行終結輸出驅動器。相較於這些功能單獨實現的習知技術，此舉提供功率減少及速度增加二者。在第四態樣中，電路拓撲有助於其在二個不同方向的最高速度網上的高頻寬。首先，建立及傳輸這些脈衝的閘具有非常低的扇出（½與1之間）與非常低的扇入（1與2之間）。其次，拓撲允許攜帶這些脈衝（第2圖中之網A-J）的網實際上很短。在第五態樣中，藉由在MDU中的邏輯路徑的根源處利用資料訊號DA與DB閘控時脈CLK0-CLK2與CLK4-CLK6，訊號轉換，而因此功率最小化。

第5圖圖示連接二十四個MDU以形成8：1的具有去加重的差動串行發射器的實例500。MDU[1-8]p與MDU[1-8]m形成差動串行發射器的主接頭，而MDU[9-12]p與MDU[9-12]m在之後沒有資料轉換的這些位元時間期間將去加重提供到TXP與TXM。相對於具有去加重的傳統電流導引輸出驅動器，在此串行發射器中的去加重的應用導致在電源電流負載的輕微增加。MDU[1-4]x（初級MDU的小型複製）藉由緊接在任何轉換之後的這些位元時間期間呈現的電源的額外電流負載平衡此增加（例如在不應用去加重時）。此舉係利用將資料的適當XOR應用到MDU [1-4]x以達成。此額外電源電流負載的幅度係為可程式化。40：9前置串行器提供適當定時的資料與MDU的去加重資料。

為了改良電路性能，反饋控制迴路調整發射驅動電阻與去加重幅度。在數位控制下，可禁用或藉由可程式化量偏移每一反饋控制迴路。

第6圖圖示MDU下拉輸出電晶體細節與具有可選擇的等權重輸出驅動區段的MDU的控制驅動電阻的實例600。所產生的電流係源向晶片外參照電阻器，而此電流的一定比例倍數亦發送到輸出驅動器的晶片上複製。在啟動時，狀態機對序列中之VDD斷言控制位元BIASN [0：7]，藉此逐漸將複製輸出驅動器中的區段打開為一，直到複製輸出驅動器的輸出的電壓小於參照電阻器的電壓。此時，不斷言額外控制位元，而然後藉由從VDD斷開BIASN [0：7]的斷言位元，並將其連接到網A0，以啟動類比反饋控制迴路。BIASN[0：7]的解除斷言位元保持在0V。接著，類比反饋控制迴路調整BIASN[0：7]的斷言位元的電壓，直到複製下拉輸出驅動器的驅動電阻是外部參照電阻器的所期望部分，並獨立於PVT。7位元DAC提供在128階從25歐姆到200歐姆調整下拉驅動電阻。亦圖示複製下拉加重驅動器以及第二7位元DAC係用於在128階從50歐姆到400歐姆調整加重驅動器的下拉驅動電阻。類似的電路與方法控制上拉輸出電晶體驅動電阻。

應注意BIASN [0：7]與BIASE[0：3]電壓的類比反饋控制係使用以提供驅動電阻控制的高解析度。因為此類比控制，驅動電阻控制的解析度並非由獨立控制的驅動器區段的數量限制，而僅利用八個區段達成128級的終結電阻。

藉由降低高產出率及低延遲資料互連的成本，此串行發射器可藉由將大的系統級單晶片劃分成多個晶片而比單晶片整合的成本更降低成本。亦可減少成本及改良需要與相鄰晶片及記憶體大量資料通訊任何大系統的性能，包括超級電腦與網際網路伺服器。

串行發射器的所描述實施例可利用不同於CMOS技術的各種技術實現。取決於所採用的特定習知技術及所使用的技術，電壓供給終端可以是相對正或相對負。本文所述的使用術語「上拉」與「下拉」係為任意術語，並可取決於電壓供給終端的相對位準以指稱為邏輯高位準或者邏輯低位準。同樣地，術語「耦接」可包括各種類型的連接或耦接，並可包括直接連接或透過一或更多個中間部件連接。

根據串行發射器中的一或更多個實施例，參照第7圖描述示例性方法700。通常，本文所述之服務、功能、方法、程序、部件、模組中之任意者可使用軟體、韌體、硬體（例如固定邏輯電路）、手動處理、或其任意組合實現。軟體實現表示當由電腦處理器執行時執行指定任務的程式代碼。示例性方法可以用電腦可執行指令的一般上下文中描述，其可包括軟體、應用程式、例式、程式、物件、部件、資料結構、程序、模組、功能、及類似物。程式代碼可儲存在一或更多個電腦可讀取儲存媒體裝置中，包括對於電腦處理器為本地及/或遠端。該方法亦可由多個電腦裝置的分佈式計算環境實行。此外，本文所述之特徵係與平台無關，並可在具有各種處理器的各種計算平台中實現。

第7圖圖示串行發送器串行及發送來自並行資料的串行資料的示例性方法700。描述方法方塊的順序並非意欲解釋為限制，並且任何數量的所述方法方塊可用任何順序結合以執行方法或另一方法。

在方塊702中，至少二個推拉輸出驅動器的輸出耦接在一起。在方塊704中，利用第一與第二反饋控制迴路控制二個推拉輸出驅動器的源極電阻。舉例而言，控制上拉源極電阻與下拉源極電阻。在方塊706中，依據多相位時脈訊號與並行資料，針對每一推拉輸出驅動器產生上拉序列脈衝與下拉序列脈衝，以控制各別輸出驅動器。在方塊708中，發送所產生的高速NRZ資料以供電腦資料匯流排上的通訊。

另一實例提供串行發射器，包含N個多工驅動單元，每一者經配置以產生從輸入資料訊號與多相位時脈訊號衍生的一系列輸出脈衝，其中N係為正整數，且其中每一多工驅動單元包括脈衝控制推拉輸出驅動器、第一M：1脈衝產生多工器、及第二M：1脈衝產生多工器，脈衝控制推拉輸出驅動器具有第一與第二輸入及輸出，第一M：1脈衝產生多工器具有耦接到脈衝控制推拉輸出驅動器的第一輸入的輸出，並經配置以產生在輸出處具有第一脈衝寬度的第一系列中間脈衝，其中M係為二或更多，而第二M：1脈衝產生多工器具有耦接到脈衝控制推拉輸出驅動器的第二輸入的輸出，並經配置以產生在輸出處具有第二脈衝寬度的第二系列中間脈衝，其中第一與第二M：1脈衝產生多工器中之每一者具有從時脈輸入到脈衝產生多工器的輸出的三或更少個閘延遲。在這樣的實例中，多工驅動單元的輸出可附加或替代地耦接在一起。在這樣的實例中，M可附加或替代地等於2，而多工驅動單元的耦接輸出可附加或替代地經配置以輸出具有資料速率的串行資料訊號。在這樣的實例中，第一2：1脈衝產生多工器可附加或替代地包括第一與第二脈衝產生器，每一者都具有資料輸入、第一、第二、及第三時脈輸入、及輸出，而第一與第二脈衝產生器的輸出可附加或替代地耦接在一起。在這樣的實例中，第二2：1脈衝產生多工器可附加或替代地包括第三與第四脈衝產生器，每一者都具有資料輸入、第一、第二、及第三時脈輸入、及輸出，而第三與第四脈衝產生器的輸出可附加或替代地耦接在一起。在這樣的實例中，第一與第三脈衝產生器可附加或替代地耦接到第一資料訊號輸入，而第二與第四脈衝產生器可附加或替代地耦接到第二資料訊號輸入。在這樣的實例中，第一與第二脈衝產生器中之每一者可附加或替代地包含第一反相器，耦接到第一時脈輸入並具有第一反相器輸出；第二反相器，耦接到第三時脈輸入並具有第二反相器輸出；第一NAND閘，耦接到第三時脈輸入與資料輸入，並具有第一NAND閘輸出；第二NAND閘，耦接到第一反相器輸出與第二反相器輸出，並具有第二NAND閘輸出；第一NOR閘，耦接到第一NAND閘輸出與第二時脈輸入，並具有第一NOR閘輸出；第一p型電晶體，具有汲極、閘極、及源極，其中第一p型電晶體的汲極耦接到脈衝產生器輸出，而第一閘極耦接到第二NAND閘輸出；及第一n型電晶體，具有汲極、閘極、及源極，其中第一n型電晶體的汲極耦接到脈衝產生器輸出，而閘極耦接到第一NOR閘輸出。在這樣的實例中，第三與第四脈衝產生器中之每一者可附加或替代地包含第二NOR閘，耦接到資料輸入與第三時脈輸入，並具有第二NOR閘輸出；第三反相器，耦接到第三時脈輸入，並具有第三反相器輸出；第四反相器，耦接到第一時脈輸入，並具有第四反相器輸出；第三NAND閘，耦接到第二時脈輸入與第二NOR閘輸出；第三NOR閘，耦接到第三反相器輸出與第四反向器輸出；第二p型電晶體，具有汲極、閘極、及源極，其中第二p型電晶體的汲極耦接到脈衝產生器輸出，而第二p型電晶體的閘極耦接到第三NAND閘輸出；以及第二n型電晶體，具有汲極、閘極、及源極，其中第二n型電晶體的汲極耦接到脈衝產生器輸出，而第二n型電晶體的閘極耦接到第三NOR閘輸出。在這樣的實例中，第一與第四脈衝產生器的第一時脈輸入可附加或替代地耦接到第一時脈源；第一與第四脈衝產生器的第二時脈輸入可附加或替代地耦接到第二時脈源；第一與第四脈衝產生器的第三時脈輸入可附加或替代地耦接到第三時脈源；第二與第三脈衝產生器的第一時脈輸入可附加或替代地耦接到第四時脈源；第二與第三脈衝產生器的第二時脈輸入可附加或替代地耦接到第五時脈源；以及第二與第三脈衝產生器的第三時脈輸入可附加或替代地耦接到第六時脈源。在這樣的實例中，串行發射器可附加或替代地進一步包含n型電壓控制電阻器，具有第一電阻，並耦接到接地與每一n型電晶體的源極之間；以及p型電壓控制電阻器，具有第二電阻，並耦接到正電源與每一p型電晶體的源極之間。在這樣的實例中，串行發射器可附加或替代地經配置以展示上拉源極電阻與下拉源極電阻，而串行發射器可附加或替代地進一步包含第四與第五反饋控制迴路，經配置以藉由控制第一電阻與第二電阻而控制源極電阻。在這樣的實例中，NAND閘、AND閘、NOR閘、及反向器中之每一者可附加或替代地具有耦接至正電源的正電源終端，並可附加或替代地具有耦接到接地的負電源終端。在這樣的實例中，N可附加或替代地等於4；多相時脈訊號可附加或替代地包含在360度的相位中等距間隔的輸入時脈訊號0、1、2、3、4、5、6、及7；以及輸入資料訊號可附加或替代地進一步包含輸入資料訊號0、1、2、3、4、5、6、及7。在這樣的實例中，對於整數n=0到N-1，第n個多工驅動單元的第一脈衝產生器的資料輸入可附加或替代地耦接到輸入資料訊號n；第n個多工驅動單元的第二脈衝產生器的資料輸入可附加或替代地耦接到輸入資料訊號n+4；第n個多工驅動單元的第三脈衝產生器的資料輸入可附加或替代地耦接到輸入資料訊號n；以及第n個多工驅動單元的第四脈衝產生器的資料輸入可附加或替代地耦接到輸入資料訊號n+4。在這樣的實例中，對於整數n=0到N-1，第n個多工驅動單元的第一與第四脈衝產生器的第一時脈輸入可附加或替代地耦接到輸入時脈訊號n；第n個多工驅動單元的第一與第四脈衝產生器的第二時脈輸入可附加或替代地耦接到輸入時脈訊號n+1；第n個多工驅動單元的第一與第四脈衝產生器的第三時脈輸入可附加或替代地耦接到輸入時脈訊號n+3；第n個多工驅動單元的第二與第三脈衝產生器的第一時脈輸入可附加或替代地耦接到輸入時脈訊號（n+4 modulo 2*N）；第n個多工驅動單元的第二與第三脈衝產生器的第二時脈輸入可附加或替代地耦接到輸入時脈訊號（n+5 modulo 2*N）；以及第n個多工驅動單元的第二與第三脈衝產生器的第三時脈輸入可附加或替代地耦接到輸入時脈訊號（n+7 modulo 2*N）。可以用任何適當的方式在各種實現中組合上述實例的任意者或所有者。

另一實例提供具有2接頭前置加重的串行發射器系統，包含如在先前實例所述的第一串行發射器與如在先前實例中所述的第二串行發射器，其中第一與第二串行發射器的輸出耦接在一起。在這樣的實例中，可附加或替代地在第一串行發射器的輸入資料0-7上斷言並行資料訊號0-7（每一者展示資料轉換）；可附加或替代地在第二串行發射器的各別資料輸入1-7上斷言並行資料訊號0-6的補數；以及可附加或替代地在資料輸入0上斷言並行資料訊號7的補數。可以用任何適當的方式在各種實現中組合上述實例的任意者或所有者。

另一實例提供串行發射器，包含N個多工驅動單元，每一者經配置以產生從輸入資料訊號與多相位時脈訊號衍生的一系列輸出脈衝，其中N為正整數，且其中每一多工驅動單元包括脈衝控制推拉輸出驅動器，具有第一輸入、第二輸入、以及耦接到多工驅動單元的輸出的輸出；第一M：1脈衝產生多工器，具有耦接到脈衝控制推拉輸出驅動器的第一輸入的輸出，其中M為二或更多；以及第二M：1脈衝產生多工器，具有耦接到脈衝控制推拉輸出驅動器的第二輸入的輸出，其中第一與第二M：1脈衝產生多工器中之每一者具有從時脈輸入到多工驅動單元的輸出的四或更少個閘延遲。在這樣的實例中，第一M：1脈衝產生多工器與第二M：1脈衝產生多工器中之每一者可附加或替代地包括第一脈衝產生器與第二脈衝產生器，第一脈衝產生器與第二脈衝產生器中之每一者具有資料輸入、第一時脈輸入、第二時脈輸入、第三時脈輸入、及輸出，且其中第一脈衝產生器與第二脈衝產生器的輸出耦接在一起。在這樣的實例中，第一M：1脈衝產生多工器與第二M：1脈衝產生多工器中之每一者的第一脈衝產生器可附加或替代地耦接到第一資料訊號，而第一M：1脈衝產生多工器與第二M：1脈衝產生多工器中之每一者的第二脈衝產生器可附加或替代地耦接到第二資料訊號。可以用任何適當的方式在各種實現中組合上述實例的任意者或所有者。

儘管串行發射器的實施例已利用特定特徵及/或方法的語言進行描述，隨附之專利請求範圍的標的並不限於所描述的特定特徵或方法。反之，這些特定特徵與方法係揭示以作為串行發射器的示例性實現，而多種變化係為可能。

本揭示的標的包括本文所述之各種處理、系統與配置、及其他特徵、功能、動作、及/或性質以及任何及所有等同物的所有新穎及非顯而易見的組合與子組合。

100‧‧‧串行發射器

102‧‧‧串行終結輸出驅動器

104‧‧‧CMOS脈衝產生多工器

200‧‧‧多工驅動單元

202‧‧‧脈衝產生上拉多工器

204‧‧‧下拉2：1多工器

206‧‧‧脈衝控制輸出驅動器

208‧‧‧P驅動控制

210‧‧‧N驅動控制

300‧‧‧實例

500‧‧‧實例

600‧‧‧實例

700‧‧‧方法

702‧‧‧方塊

704‧‧‧方塊

706‧‧‧方塊

708‧‧‧方塊

串行發射器的實施例係參照下列圖式敘述。可整體使用相同數字以參照圖式中所示的類似特徵與部件：

第1圖圖示根據一或更多個實施例的高速差動串行發射器的實例。

第2圖圖示根據一或更多個實施例的多工驅動單元（MDU）的實例。

第3圖圖示根據一或更多個實施例的利用四個MDU實現的串行發射器的實例。

第4圖圖示根據一或更多個實施例的MDU的功能與時序的實例。

第5圖圖示根據一或更多個實施例的具有去加重（de-emphasis）與電源電流負載平衡的8：1差動串行發射器的實例。

第6圖圖示根據串行發射器的一或更多個實施例的下拉驅動電阻與去加重控制電路。

第7圖圖示根據一或更多個實施例的串行發射器的示例性方法。

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Claims

一種串行發射器，包含：N個多工驅動單元，每一者經配置以產生從輸入資料訊號與多相位時脈訊號衍生的一系列輸出脈衝，其中N係為一正整數，且其中每一多工驅動單元包括：一脈衝控制推拉輸出驅動器，具有第一與第二輸入及一輸出，一第一M：1脈衝產生多工器，具有耦接到該脈衝控制推拉輸出驅動器的該第一輸入的一輸出，並經配置以產生在該輸出處具有一第一脈衝寬度的一第一系列中間脈衝，其中M係為二或更多，以及一第二M：1脈衝產生多工器，具有耦接到該脈衝控制推拉輸出驅動器的該第二輸入的一輸出，並經配置以產生在該輸出處具有一第二脈衝寬度的一第二系列中間脈衝，其中該第一與第二M：1脈衝產生多工器中之每一者具有從對應於該等多相位時脈訊號之各者的一時脈輸入到該個別脈衝產生多工器的一輸出的三或更少個閘延遲。
如請求項1所述之串行發射器，其中該等多工驅動單元的該等輸出耦接在一起。
如請求項2所述之串行發射器，其中M等於2，且其中該等多工驅動單元的該等經耦接輸出經配置以輸出具有一資料速率的一串行資料訊號。
如請求項3所述之串行發射器，其中該第一2：1脈衝產生多工器包括第一與第二脈衝產生器，每一者都具有一資料輸入、第一、第二、及第三時脈輸入、及一輸出，且該第一與第二脈衝產生器的該等輸出耦接在一起。
如請求項4所述之串行發射器，其中該第二2：1脈衝產生多工器包括第三與第四脈衝產生器，每一者都具有一資料輸入、第一、第二、及第三時脈輸入、及一輸出，且其中該第三與第四脈衝產生器的該等輸出耦接在一起。
如請求項5所述之串行發射器，其中該第一與第三脈衝產生器耦接到一第一資料訊號輸入，而該第二與第四脈衝產生器耦接到一第二資料訊號輸入。
如請求項6所述之串行發射器，其中該第一與第二脈衝產生器中之每一者包含：一第一反相器，耦接到該第一時脈輸入，並具有一第一反相器輸出；一第二反相器，耦接到該第三時脈輸入，並具有一第二反相器輸出；一第一NAND閘，耦接到該第三時脈輸入與該資料輸入，並具有一第一NAND閘輸出；一第二NAND閘，耦接到該第一反相器輸出與該第二反相器輸出，並具有一第二NAND閘輸出；一第一NOR閘，耦接到該第一NAND閘輸出與該第二時脈輸入，並具有一第一NOR閘輸出；一第一p型電晶體，具有一汲極、一閘極、及一源極，其中該第一p型電晶體的該汲極耦接到該脈衝產生器輸出，而該第一閘極耦接到該第二NAND閘輸出；以及一第一n型電晶體，具有一汲極、一閘極、及一源極，其中該第一n型電晶體的該汲極耦接到該脈衝產生器輸出，而該閘極耦接到該第一NOR閘輸出。
如請求項7所述之串行發射器，其中該第三與第四脈衝產生器中之每一者包含：一第二NOR閘，耦接到該資料輸入與該第三時脈輸入，並具有一第二NOR閘輸出；一第三反相器，耦接到該第三時脈輸入，並具有一第三反相器輸出；一第四反相器，耦接到該第一時脈輸入，並具有一第四反相器輸出；一第三NAND閘，耦接到該第二時脈輸入與該第二NOR閘輸出；一第三NOR閘，耦接到該第三反相器輸出與該第四反向器輸出；一第二p型電晶體，具有一汲極、一閘極、及一源極，其中該第二p型電晶體的該汲極耦接到該脈衝產生器輸出，而該第二p型電晶體的該閘極耦接到該第三NAND閘輸出；以及一第二n型電晶體，具有一汲極、一閘極、及一源極，其中該第二n型電晶體的該汲極耦接到該脈衝產生器輸出，而該第二n型電晶體的該閘極耦接到該第三NOR閘輸出。
如請求項8所述之串行發射器，其中：該第一與第四脈衝產生器的第一時脈輸入耦接到一第一時脈源；該第一與第四脈衝產生器的第二時脈輸入耦接到一第二時脈源；該第一與第四脈衝產生器的第三時脈輸入耦接到一第三時脈源；該第二與第三脈衝產生器的第一時脈輸入耦接到一第四時脈源；該第二與第三脈衝產生器的第二時脈輸入耦接到一第五時脈源；以及該第二與第三脈衝產生器的第三時脈輸入耦接到一第六時脈源。
如請求項8所述之串行發射器，進一步包含：一n型電壓控制電阻器，具有一第一電阻，並耦接到接地與每一n型電晶體的該源極之間；以及一p型電壓控制電阻器，具有一第二電阻，並耦接到該正電源與每一p型電晶體的該源極之間。
如請求項10所述之串行發射器，其中該串行發射器經配置以展示一上拉源極電阻與一下拉源極電阻，而該串行發射器進一步包含第四與第五反饋控制迴路，經配置以藉由控制該第一電阻與該第二電阻而控制該等源極電阻。
如請求項11所述之串行發射器，其中該等NAND閘、該等AND閘、該等NOR閘、及該等反向器中之每一者具有耦接至該正電源的一正電源終端，並具有耦接到接地的一負電源終端。
如請求項8所述之串行發射器，其中：N等於4；該多相時脈訊號包含在360度的相位中等距間隔的輸入時脈訊號0、1、2、3、4、5、6、及7；以及該等輸入資料訊號進一步包含輸入資料訊號0、1、2、3、4、5、6、及7。
如請求項13所述之串行發射器，其中對於一整數n=0到N-1，第n個多工驅動單元的該第一脈衝產生器的該資料輸入耦接到輸入資料訊號n；第n個多工驅動單元的該第二脈衝產生器的該資料輸入耦接到輸入資料訊號n+4；第n個多工驅動單元的該第三脈衝產生器的該資料輸入耦接到輸入資料訊號n；以及第n個多工驅動單元的該第四脈衝產生器的該資料輸入耦接到輸入資料訊號n+4。
如請求項14所述之串行發射器，其中對於一整數n=0到N-1，第n個多工驅動單元的該第一與第四脈衝產生器的該第一時脈輸入耦接到輸入時脈訊號n；第n個多工驅動單元的該第一與第四脈衝產生器的該第二時脈輸入耦接到輸入時脈訊號n+1；第n個多工驅動單元的該第一與第四脈衝產生器的該第三時脈輸入耦接到輸入時脈訊號n+3；第n個多工驅動單元的該第二與第三脈衝產生器的該第一時脈輸入耦接到輸入時脈訊號(n+4modulo2*N)；第n個多工驅動單元的該第二與第三脈衝產生器的該第二時脈輸入耦接到輸入時脈訊號(n+5modulo2*N)；以及第n個多工驅動單元的該第二與第三脈衝產生器的該第三時脈輸入耦接到輸入時脈訊號(n+7modulo2*N)。
一種具有2接頭前置加重的串行發射器系統，包含如請求項15所述之串行發射器的一第一串行發射器與如請求項15所述之串行發射器的一第二串行發射器，其中該第一與第二串行發射器的該等輸出耦接在一起。
如請求項16所述之具有2接頭前置加重的串行發射器，其中：在該第一串行發射器的輸入資料0-7上斷言並行資料訊號0-7，每一者展示資料轉換；在該第二串行發射器的各別資料輸入1-7上斷言並行資料訊號0-6的一補數；以及在資料輸入0上斷言並行資料訊號7的一補數。
一種串行發射器，包含：N個多工驅動單元，每一者經配置以產生從輸入資料訊號與多相位時脈訊號衍生的一系列輸出脈衝，其中N為一正整數，且其中每一多工驅動單元包括：一脈衝控制推拉輸出驅動器，具有一第一輸入、一第二輸入、以及耦接到該多工驅動單元的一輸出的一輸出；一第一M：1脈衝產生多工器，具有耦接到該脈衝控制推拉輸出驅動器的該第一輸入的一輸出，其中M為二或更多；以及一第二M：1脈衝產生多工器，具有耦接到該脈衝控制推拉輸出驅動器的該第二輸入的一輸出，其中該第一與第二M：1脈衝產生多工器中之每一者具有從對應於該等多相位時脈訊號之各者的一時脈輸入到該個別多工驅動單元的一輸出的四或更少個閘延遲。
如請求項18所述之串行發射器，其中該第一M：1脈衝產生多工器與該第二M：1脈衝產生多工器中之每一者包括一第一脈衝產生器與一第二脈衝產生器，該第一脈衝產生器與該第二脈衝產生器中之每一者具有一資料輸入、一第一時脈輸入、一第二時脈輸入、一第三時脈輸入、及一輸出，且其中該第一脈衝產生器與該第二脈衝產生器的該等輸出耦接在一起。
如請求項19所述之串行發射器，其中該第一M：1脈衝產生多工器與該第二M：1脈衝產生多工器中之每一者的該第一脈衝產生器耦接到一第一資料訊號，而該第一M：1脈衝產生多工器與該第二M：1脈衝產生多工器中之每一者的該第二脈衝產生器耦接到一第二資料訊號。