CN107210743B - 串行化发射机 - Google Patents

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Abstract

在串行化发射机的各实施例中，串行化发射机包括N个复用驱动单元(200)，每一复用驱动单元被配置成生成从输入数据信号(DA，DB)和多相位时钟信号(CLK0‑CLK6)导出的输出脉冲序列，并且每一复用驱动单元(200)包括具有第一和第二输入(E，J)以及输出(OUT)的脉冲控制的推挽式输出驱动器(206)。每一复用驱动单元(200)进一步包括：具有耦合到脉冲控制的推挽式输出驱动器(206)的第一输入的输出(E)的第一M:1脉冲发生复用器(202)；以及具有耦合到脉冲控制的推挽式输出驱动器(206)的第二输入的输出(J)的第二M:1脉冲发生复用器(204)，其中第一和第二M:1脉冲发生复用器中的每一者具有从时钟输入到脉冲发生复用器的输出(E，J)的三个或更少门延迟。

Description

串行化发射机
技术领域
本发明涉及一种串行化发射机。
背景技术
用于跨短距离(诸如在同一电路板上从芯片到芯片)高速传送大量数据的常规高速I/O数据电路常常不胜任该任务。用于许多工业标准I/O接口的规范是在几乎十年前拟出的，并且是尝试满足各种各样的设计需求的通用设计，而没有针对任一设计来优化。
发明内容
提供本概述以便以简化的形式介绍以下在详细描述中进一步描述的一些概念。本概述并不旨在标识所要求保护主题的关键特征或必要特征，也不旨在用于限制所要求保护主题的范围。此外，所要求保护的主题不限于解决在本公开的任一部分中所提及的任何或所有缺点的实现。
在串行化发射机的各实施例中，串行化发射机包括一个或多个复用驱动单元，每一复用驱动单元生成从输入数据信号和多相位时钟信号导出的输出脉冲序列。复用驱动单元中的每一者包括具有第一和第二输入以及输出的脉冲控制的推挽式输出驱动器。复用驱动单元中的每一者还包括：第一M：1(其中M是2或更大)脉冲发生复用器，所述第一M：1脉冲发生复用器具有耦合到所述脉冲控制的推挽式输出驱动器的第一输入的输出，并且在所述输出处生成第一中间脉冲序列；以及第二M：1脉冲发生复用器，所述第二M：1脉冲发生复用器具有耦合到所述脉冲控制的推挽式输出驱动器的第二输入的输出，并且在所述输出处生成第二中间脉冲序列，其中所述第一和第二M：1脉冲发生复用器中的每一者具有从时钟输入到所述脉冲发生复用器的输出的三个或更少门延迟。
在其他实施例中，从并行数据串行化并传送串行数据包括：将至少两个推挽式输出驱动器的输出耦合在一起；使用第一反馈控制环路来控制这两个推挽式输出驱动器的源电阻；使用CMOS逻辑门基于多相位时钟信号和并行数据来为每一推挽式输出驱动器生成上拉脉冲序列和下拉脉冲序列以控制输出驱动器。
附图说明
参考以下附图描述了串行化发射机的各实施例。可在全文中对附图中所示的类似特征和组件的标记使用相同的编号：
图1示出了根据一个或多个实施例的高速差分串行化发射机的示例。
图2示出根据一个或多个实施例的复用驱动单元(MDU)的示例。
图3示出根据一个或多个实施例的用四个MDU实现的串行化发射机的示例。
图4示出根据一个或多个实施例的MDU的功能性和时序的示例。
图5示出了根据一个或多个实施例的具有去加重和供电电流负载平衡的8：1差分串行化发射机的示例。
图6示出了根据串行化发射机的一个或多个实施例的下拉驱动电阻和去加重控制电路。
图7示出了根据一个或多个实施例的串行化发射机的示例方法。
具体实施方式
利用基于分组的通信的I/O数据电路的一些实现可具有可伴有显著的等待时间惩罚的大存储器需求。或者，全定制I/O解决方案的尝试通常由于时钟设计方法的不正确应用、引起电源噪声、以及缺少信号完整性控制而非最优。芯片设计者通常面对如下两难困境：具有低成品率和高制造成本的在单个较大芯片上的系统实现但具有较快的芯片间数据通信的益处，或者具有较高成品率和总体较低制造成本的具有多个芯片的系统实现但具有较慢芯片间数据通信。
用于高速数据串行化和传输的一种技术可包括继之以输出缓冲器的2：1复用器，并且使用CMOS复用器来生成定向到由1/2速率时钟控制的2：1复用器的两个1/2速率NRZ数据流。2：1复用器随后将全速率NRZ数据流发送给被实现为CML并联端接驱动器或推挽式串联端接驱动器的输出驱动器。两个因素限制最大带宽和可达到的功率效率这两者。第一因素是具有足够带宽来避免输出端处的码间干扰(ISI)的2：1复用器的设计，因为任何ISI引起的数据相关抖动都由于有限带宽而被输出驱动器和信道进一步放大。这一设计限制可通过适当地确定2：1复用器的大小来被计入，但这进而可导致过多功耗。第二因素是愈加难以在非常高的数据率下可靠地达到2：1复用器的设置和保持时间需求。
描述了用于芯片到芯片、芯片到存储器以及芯片到光学模块NRZ(不归零)数据通信的串行化发射机的实施例。串行化发射机的电路拓扑结构提供了低功率、高速操作并且包括四个脉冲切换2：1CMOS复用器以形成8：4第一阶串行化，此后是也是推挽式输出驱动器的最终脉冲控制4：1串行化器，消耗相当的并联端接输出驱动器的四分之一(1/4)功率。第一阶使用高速、轨到轨CMOS逻辑并且不消耗静态功率，并且其拓扑结构提供在每一比特时间其供电电流的量级是恒定的且是数据无关的。推挽式输出驱动器具有可编程源电阻，并且在被差分地实现时，当在接收机处端接时消耗恒定电流，同样是数据无关的。因为其恒定电流汲取，串行化发射机的电源旁路电容需求被最小化。
多芯片系统(诸如游戏控制台和其他多处理器计算机系统)在单个大芯片上的集成可通过消除有时昂贵的芯片到芯片数据通信而降低成本。然而，如果芯片到芯片数据通信成本和其他多芯片成本可被降低到小于集成成本(诸如较低成品率和归因于较高功率密度的较高冷却成本)，可使用多芯片解决方案来获得成本节省。使用足够低成本、高性能I/O，多芯片解决方案可被实现，而非单芯片集成。另外，非常大、频繁I/O束缚(I/O-bound)系统(诸如因特网服务器和超级计算机)的性能可以用I/O性能中的增益(不论它在数据率还是功率降低方面有增加)来改进。
在各实施例中，低成本、面积以及功率高效的CMOS串行化发射机设备解决了对高速度和低功率这两者的需求，并且可被实现用于同一封装中、同一板上、以及不同板上跨背板的各芯片之间的数据通信。CMOS逻辑提供跨宽数据率范围的高级速度-功率比，以及跨各技术节点的可移植性，包括就提供进一步性能增益和功率降低的将来节点。尽管使用CMOS逻辑，串行化发射机在很大程度上向其电源呈现出恒定电路负载。在该设备内，并联信号路径生成多个数据控制的脉冲流来控制也作为输出驱动器的最终4：1复用器。串行化发射机的源端接电阻在工艺、电压和温度(PVT)上被控制以匹配外部参考电阻器的电阻。
尽管串行化发射机的特征和概念可被实现在任何数量的不同设备、系统、环境和/或配置中，但是串行化发射机的各实施例在以下各示例设备、系统和方法的上下文中描述。
图1示出了高速差分串行化发射机100的示例。串联端接输出驱动器102包括通过四个脉冲控制的串联端接输出驱动器的输出的线或来起作用的4：1复用器。对于低功率操作，串联端接的输出驱动器以并联端接输出驱动器的功率的四分之一(1/4)来提供相同输出信号振幅。脉冲可被用于复用器控制，并且串行化发射机100具有两阶脉冲发生方法。串行化发射机使用这些脉冲来控制推挽式串联端接复用输出驱动器，而非CML复用器。到输出驱动器的输入信令包括1/4速率数据选通CMOS脉冲，而非全速率NRZ数据流，使得没有一个单独脉冲能干扰任何其他脉冲，并且没有对最终NRZ数据流中的码间干扰作出贡献。为了生成用于每一输出驱动器的数据控制的脉冲，四个2：1CMOS脉冲发生复用器104由八个1/8速率时钟和八个数据比特来控制。时钟的相位均匀地分布在360度上。虽然串行化发射机被描述为差分串行化发射机，但它也可被实现为单端串行化发射机。
图2解说了包括脉冲发生上拉复用器202、下拉2：1复用器204以及脉冲控制的输出驱动器206的复用驱动单元(MDU)200的示例。图3示出了连接四个MDU以形成8：1单端串行化发射机的示例300，其中每一MDU将高或低驱动电平断言到串行化发射机输出上达八比特时间中的两比特时间而没有断言启动电平达六比特时间。
在每一MDU内，两个数据控制的脉冲发生器形成2：1复用器，2：1复用器生成用于控制输出驱动器的上拉晶体管的脉冲。第二对数据控制的脉冲发生器生成用于第二2：1复用器的控制脉冲，该第二2：1复用器进而生成用于控制输出驱动器的下拉晶体管的脉冲。在数据控制的脉冲发生器内，断言脉冲发生器(NAND或NOR门，取决于脉冲极性)生成脉冲，该脉冲引起2：1复用器输出处的从解除断言状态到断言状态的转变。解除断言脉冲发生器(NOR或NAND门)在一比特时间后生成脉冲，以引起2：1复用器输出处的从其断言状态到其解除断言状态的转变。
小型保持晶体管可被用来使2：1复用器输出保持在其解除断言状态，直至下一断言脉冲到达为止，这可如两比特时间之后那样少地发生，或者可能从不发生，因为其到达取决于数据模式。在一替换实现中，解除断言脉冲不被数据选通，从而确保解除断言脉冲总是发生并且致使保持晶体管是不必要的。这一替换实现消耗稍微更多功率。串行化发射机的双向能力在MDU的构造所固有的，因为它们的输出可通过将所有数据输入解除断言来被三态化。
如图2所示，脉冲发生复用器中的每一者具有从任何时钟输入(CLK0-CLK2和CLK4-CLK6)到脉冲发生复用器输出(图2的E和J)的三个或更少门延迟。脉冲发生上拉复用器202的第一和第二脉冲发生器各自包括耦合到第一时钟输入(CLK0/CLK4)且具有第一反相器输出的第一反相器、耦合到第三时钟输入(CLK2/CLK6)且具有第二反相器输出的第二反相器、以及耦合到第三时钟输入(CLK2/CLK6)和数据输入(DA/DB)两者且具有第一NAND门输出的第一NAND门。上述门中的每一者对电路中的第一门延迟作出贡献。上拉复用器202的第一和第二脉冲发生器中的每一者还包括耦合到第一反相器输出和第二反相器输出两者且具有第二NAND门输出的第二NAND门，以及耦合到第一NAND门输出和第二时钟输入(CLK1/CLK5)两者且具有第一NOR门输出的第一NOR门。第二NAND门和第一NOR门对来自第一和第三时钟(CLK0/CLK4以及CLK2/CLK6)的路径的第二门延迟以及来自第二时钟(CLK1/CLK5)的路径的第一门延迟作出贡献。
第一和第二脉冲发生器中的每一者还包括具有漏极、栅极以及源极的第一p型晶体管和具有漏极、栅极和源极的第一n型晶体管，其中第一p型晶体管的漏极耦合到脉冲发生器输出且第一p型晶体管的栅极耦合到第二NAND门输出，其中第一n型晶体管的漏极耦合到脉冲发生器输出且第一n型晶体管的栅极耦合到第一NOR门输出。晶体管对来自第一和第三时钟的路径的第三门延迟以及来自第二时钟的路径的第二门延迟作出贡献。脉冲发生下拉复用器204的第三和第四脉冲发生器中的每一者包括：耦合到数据输入(DA/DB)和第三时钟输入(CLK2/CLK6)两者且具有第二NOR门输出的第二NOR门；耦合到第三时钟输入(CLK2/CLK6)且具有第三反相器输出的第三反相器；以及耦合到第一时钟输入(CLK0/CLK4)且具有第四反相器输出的第四反相器。这些门中的每一者对电路中的第一门延迟作出贡献。下拉复用器204的第三和第四脉冲发生器中的每一者还包括耦合到第二时钟输入(CLK1/CLK5)和第二NOR门输出两者的第三NAND门，以及耦合到第三反相器输出和第四反相器输出两者的第三NOR门。第三NAND门和第三NOR门对来自第一和第三时钟(CLK0/CLK4以及CLK2/CLK6)的路径的第二门延迟以及来自第二时钟(CLK1/CLK5)的路径的第一门延迟作出贡献。
第三和第四脉冲发生器中的每一者也包括具有漏极、栅极以及源极的第二p型晶体管和具有漏极、栅极和源极的第二n型晶体管，其中第二p型晶体管的漏极耦合到脉冲发生器输出且栅极耦合到第三NAND门输出，其中第二n型晶体管的漏极耦合到脉冲发生器输出且栅极耦合到第三NOR门输出。晶体管对来自第一和第三时钟的路径的第三门延迟以及来自第二时钟的路径的第二门延迟作出贡献。如上所述，第一和第二M：1脉冲发生复用器202和204中的每一者具有从时钟输入到晶体管输入的3个或更少门延迟或者从时钟输入中的任一者到复用驱动单元的输出的四个或更少门延迟。通过降低电路中相对于其他复用器配置的门延迟的数目，电路中的插入延迟、功率以及电源引起的抖动可被降低。
在图2中，MDU 200的脉冲控制的输出驱动器206包括P驱动控制208以及N驱动控制210。使用反馈控制环路来控制P驱动控制和N驱动控制的电阻，MDU的驱动电阻跟踪外部参考电阻器且是可编程的。
图4示出了在DA＝1且DB＝0时(DA和DB在图2中示出)在八个比特时间期间单个MDU的功能性和时序的示例400。在此，MDU在其输出处在一个比特时间中断言高电平，并且在其输出处在此后的四个比特时间中断言低电平。如图所示，各时钟中的每一者在各连贯比特时间期间从高到低转变，并且MDU在其输出端处在第三时钟(CLK2)变低时的比特时间中断言高电平。同样，在第三时钟(CLK2)变高时的比特时间中，MDU在其输出端处断言低电平。在其他六个比特时间期间，MDU输出被三状态化。
MDU的若干方面对其高速度和低功率操作作出贡献，并且描述了五个方面。在第一方面，只在一个网(即OUT(输出))上携带NRZ数据，并且不再有对用于生成全速率、预驱动器NRZ数据流以驱动输出驱动器的2：1复用器的需求。这提供超过先前实现的显著功率节省和总体带宽改进，因为不存在限制性能且自身可能需要均衡的预驱动器NRZ数据流。除OUT之外，MDU的最高速网不携带NRZ数据，而是单个脉冲一比特时间宽。因为在任何给定网上这些脉冲不比每第四比特时间更频繁地发生，所以它们具有完整的三比特时间来返回到解除断言电平，并且不对OUT处的ISI作出贡献。通过用来校正信道引入的ISI的标准传送去加重和接收均衡电路，容易地校正可出现在OUT处的NRZ数据流中的任何ISI。
在第二方面，MDU使两阶段脉冲切换复用稳定化，从而从每一阶段导出显著速度-功率优点。在第三方面，固有地低功率推挽式串联端接的输出驱动器与高性能脉冲切换4：1复用器相集成。与这些功能被分开地实现的常规技术相比，这提供功率降低和速度提高这两者。在第四方面，电路拓扑结构以两种不同的方式对其最高速网上的高带宽作出贡献。第一，创建并传送这些脉冲的门全部具有非常低的扇出(1/2和1之间)和非常低的扇入(1和2之间)。第二，该拓扑允许携带这些脉冲的各个网(图2中的网A-J)在物理上非常短。在第五方面，通过在MDU中的逻辑路径的根部处对时钟CLK0-CLK2和CLK4-CLK6和数据信号DA和DB进行门控，信号转变并且因此功率被最小化。
图5示出了连接二十四个MDU来形成具有去加重的8：1差分串行化发射机的示例500。MDU[1-8]p和MDU[1-8]m形成差分串行化发射机的主分支，并且MDUp和MDUm在没有数据转变之后的那些比特时间期间向TXP和TXM提供去加重。与具有去加重的传统电流舵输出驱动器相比，在这一串行化发射机中应用去加重导致供电电流负载的很小增加。MDU[1-4]x(主MDU的小型经伸缩副本)通过在紧继任何转变的那些比特时间期间(即，在不应用去加重时)向电源呈现额外电流负载来平衡这一增加。这通过将适当的数据XOR(异或)应用于MDU[1-4]x来达成。这一额外供电电流负载的量级是可编程的。40：9预串行化器向MDU提供适当地定时的数据和去加重数据。
为改进电路性能，反馈控制环路调整传送驱动电阻和去加重量级。在数字控制下，每一反馈控制环路可被禁用或偏移可编程量。
图6示出了MDU下拉输出晶体管细节和使用可选择的、同等地加权的输出驱动段对MDU驱动电阻的控制的示例600。所生成的电流被提供给芯片外参考电阻器，并且该电流的经伸缩倍数也被发送到输出驱动器的片上副本。在启动时，状态机顺序地将控制比特BIASN[0：7]断言到VDD，由此一次一个地打开副本输出驱动器中的各段，直至副本输出驱动器的输出端处的电压小于参考电阻器处的电压。此时，没有附加控制比特被断言，并且模拟反馈控制环路随后通过将BIASN[0：7]的经断言比特从VDD断开连接并将它们两阶段网A0来被启用。BIASN[0：7]的解除断言的比特保持在0V。模拟反馈控制环路随后调整BIASN[0：7]的经断言比特的电压，直至副本下拉输出驱动器的驱动电阻是外部参考电阻器的所需一小部分，与PVT无关。7比特DAC在128步中提供下拉驱动电阻从25欧姆到200欧姆的调整。还示出了副本加重下拉驱动器和用于在128步中从50欧姆到400欧姆调整加重驱动器下拉驱动电阻的第二7比特DAC。类似电路和方法控制上拉输出晶体管驱动电阻。
注意，使用BIASN[0：7]和BIASE[0：3]电压的模拟反馈控制来提供驱动电阻控制的高分辨率。因为这一模拟控制，驱动电阻控制的分辨率不受被独立地控制的驱动器段的数目的约束，而是只使用八个段达到128级端接电阻。
通过降低高吞吐量、低等待时间数据互连的成本，这一串行化发射机可通过使得将大型片上系统划分到多个芯片上比单芯片集成便宜来降低成本。它还可降低需要到邻近芯片和存储器的大量数据通信的任何大型系统(包括超级计算机和因特网服务器)的成本并改进性能。
所描述的串行化发射机的实施例可以用CMOS技术以外的各种方式来实现。电压供电终端可以是相对正或相对负电压，取决于所采用的特定惯例和所使用的技术。本文中描述的对术语“上拉”和“下拉”的使用是任意术语，并且取决于电压供电终端的相对电平，可以指逻辑高电平或逻辑低电平。同样，术语“耦合”可包括各种类型的连接或耦合，且可包括直接连接或通过一个或多个中间组件的连接。
参考图7描述了根据串行化发射机的一个或多个实施例的示例性方法700。一般而言，本文描述的服务、功能、方法、过程、组件以及模块中的任一个都可使用软件、固件、硬件(例如，固定逻辑电路)、手动处理或其任何组合来实现。软件实现表示当由计算机处理器执行时执行指定任务的程序代码。可以在计算机可执行指令的一般上下文中描述示例方法，这些指令可包括软件、应用程序、例程、程序、对象、组件、数据结构、过程、模块、功能等等。程序代码可被存储在计算机处理器本地和/或远程的一个或多个计算机可读存储介质设备中。方法还可以在分布式计算环境中由多个计算机设备实施。此外，此处所描述的特征是平台无关的，并且可在具有各种处理器的各种计算平台上实现。
图7示出了用于从并行数据串行化并发射串行数据的串行化发射机的示例方法700。描述方法框的次序并不旨在解释为限制，并且任何数量的所述方法框都可以按任何次序组合以实现本方法或实现替换方法。
在框702，将至少两个推挽式输出驱动器的输出耦合在一起。在框704，使用第一和第二反馈控制环路来控制这两个推挽式输出驱动器的源电阻。例如，上拉源电阻和下拉源电阻被控制。在框706，基于多相位时钟信号和并行数据来为每一推挽式输出驱动器生成上拉脉冲序列和下拉脉冲序列以控制相应输出驱动器。在框708，传送所生成的高速NRZ数据以供在计算机数据总线上传递。
另一示例提供一种包括N个复用驱动单元的串行化发射机，每一复用驱动单元被配置成生成从输入数据信号和多相位时钟信号导出的输出脉冲序列，其中N是正整数，并且其中每一复用驱动单元包括：具有第一和第二输入以及输出的脉冲控制的推挽式输出驱动器；第一M：1脉冲发生复用器，所述第一M：1脉冲发生复用器具有耦合到所述脉冲控制的推挽式输出驱动器的第一输入的输出，并被配置成在所述输出处生成具有第一脉宽的第一中间脉冲序列，其中M是2或更大；以及第二M：1脉冲发生复用器，所述第二M：1脉冲发生复用器具有耦合到所述脉冲控制的推挽式输出驱动器的第二输入的输出，并被配置成在所述输出处生成具有第二脉宽的第二中间脉冲序列，其中所述第一和第二M：1脉冲发生复用器中的每一者具有从时钟输入到所述脉冲发生复用器的输出的三个或更少门延迟。在这样的示例中，作为替换或补充，各复用驱动单元的输出可被耦合在一起。在这样的示例中，作为补充或替换，M可等于2，并且作为补充或替换，各复用驱动单元的经耦合的输出可被配置成输出具有一数据率的串行数据信号。在这样的示例中，作为补充或替换，第一2：1脉冲发生复用器可包括第一和第二脉冲发生器，每一脉冲发生器具有数据输入，第一、第二和第三时钟输入，以及输出，并且作为补充或替换，第一和第二脉冲发生器的输出可被耦合在一起。在这样的示例中，作为补充或替换，第二2：1脉冲发生复用器可包括第三和第四脉冲发生器，每一脉冲发生器具有数据输入，第一、第二和第三时钟输入、以及输出，并且作为补充或替换，第三和第四脉冲发生器的输出可被耦合在一起。在这样的示例中，作为补充或替换，第一和第三脉冲发生器可耦合到第一数据信号输入，且作为补充或替换，第二和第四脉冲发生器可耦合到第二数据信号输入。在这样的示例中，作为补充或替换，第一和第二脉冲发生器中的每一者可包括：耦合到第一时钟输入且具有第一反相器输出的第一反相器；耦合到第三时钟输入且具有第二反相器输出的第二反相器；耦合到第三时钟输入和数据输入并具有第一NAND门输出的第一NAND门；耦合到第一反相器输出和第二反相器输出且具有第二NAND门输出的第二NAND门；耦合到第一NAND门输出和第二时钟输入且具有第一NOR门输出的第一NOR门；具有漏极、栅极以及源极的第一p型晶体管，其中所述第一p型晶体管的漏极耦合到脉冲发生器输出且第一栅极耦合到第二NAND门输出；以及具有漏极、栅极以及源极的第一n型晶体管，其中所述第一n型晶体管的漏极耦合到脉冲发生器输出且栅极耦合到第一NOR门输出。在这样的示例中，作为补充或替换，第三和第四脉冲发生器中的每一者可包括：耦合到数据输入和第三时钟输入且具有第二NOR门输出的第二NOR门；耦合到第三时钟输入且具有第三反相器输出的第三反相器；耦合到第一时钟输入且具有第四反相器输出的第四反相器；耦合到第二时钟输入和第二NOR门输出的第三NAND门；耦合到第三反相器输出和第四反相器输出的第三NOR门；具有漏极、栅极以及源极的第二p型晶体管，其中所述第二p型晶体管的漏极耦合到脉冲发生器输出且第二p型晶体管的栅极耦合到第三NAND门输出；以及具有漏极、栅极以及源极的第二n型晶体管，其中所述第二n型晶体管的漏极耦合到脉冲发生器输出且第二n型晶体管的栅极耦合到第三NOR门输出。在这样的示例中，作为补充或替换，第一和第四脉冲发生器的第一时钟输入可耦合到第一时钟源；作为补充或替换，所述第一和第四脉冲发生器的第二时钟输入可被耦合到第二时钟源；作为补充或替换，所述第一和第四脉冲发生器的第三时钟输入可被耦合到第三时钟源；作为补充或替换，所述第二和第三脉冲发生器的第一时钟输入可被耦合到第四时钟源；作为补充或替换，所述第二和第三脉冲发生器的第二时钟输入可被耦合到第五时钟源；以及作为补充或替换，所述第二和第三脉冲发生器的第三时钟输入可被耦合到第六时钟源。在这样的示例中，作为补充或替换，串行化发射机可进一步包括：具有第一电阻且耦合在接地与每一n型晶体管的源极之间的n型电压控制的电阻器；以及具有第二电阻且耦合在正电源与每一p型晶体管的源极之间的p型电压控制的电阻器。在这样的示例中，作为补充或替换，串行化发射机可被配置成展现上拉源电阻和下拉源电阻，并且作为补充或替换，所述串行化发射机可进一步包括配置成通过控制所述第一电阻和所述第二电阻来控制所述源电阻的第四和第五反馈控制环路。在这样的示例中，作为补充或替换，所述NAND门、所述AND门、所述NOR门、以及所述反相器中的每一者可具有耦合到所述正电源的正电源端子且作为补充或替换可具有耦合到接地的负电源端子。在这样的示例中，作为补充或替换，N可等于4；作为补充或替换，所述多相位时钟信号可包括输入时钟信号0、1、2、3、4、5、6以及7，它们在360度相位上均匀地间隔开；以及作为补充或替换，所述输入数据信号可进一步包括输入数据信号0、1、2、3、4、5、6以及7。在这样的示例中，对于整数n＝0到N-1，作为补充或替换，第n复用驱动单元的第一脉冲发生器的数据输入可被耦合到输入数据信号n；作为补充或替换，第n复用驱动单元的第二脉冲发生器的数据输入可被耦合到输入数据信号n+4；作为补充或替换，第n复用驱动单元的第三脉冲发生器的数据输入可被耦合到输入数据信号n；以及作为补充或替换，第n复用驱动单元的第四脉冲发生器的数据输入可被耦合到输入数据信号n+4。在这样的示例中，对于整数n＝0到N-1，作为补充或替换，第n复用驱动单元的第一和第四脉冲发生器的第一时钟输入可被耦合到输入时钟信号n；作为补充或替换，第n复用驱动单元的第一和第四脉冲发生器的第二时钟输入可被耦合到输入时钟信号n+1；作为补充或替换，第n复用驱动单元的第一和第四脉冲发生器的第三时钟输入可被耦合到输入时钟信号n+3；作为补充或替换，第n复用驱动单元的第二和第三脉冲发生器的第一时钟输入可被耦合到输入时钟信号(n+4模2*N)；作为补充或替换，第n复用驱动单元的第二和第三脉冲发生器的第二时钟输入可被耦合到输入时钟信号(n+5模2*N)；以及作为补充或替换，第n复用驱动单元的第二和第三脉冲发生器的第三时钟输入可被耦合到输入时钟信号(n+7模2*N)。以上描述的示例中的任何一个或全部可按任何合适的方式被组合在各实现中。
另一示例提供一种具有2接头预加重的串行化发射机系统，包括如先前示例中描述的第一串行化发射机和如先前示例中描述的第二串行化发射机，其中第一和第二串行化发射机的输出被耦合在一起。在这样的示例中，作为补充或替换，并行数据信号0-7(各自展现数据转变)被断言在第一串行化发射机的数据输入0-7上；作为补充或替换，并行数据信号0-6的补集可被断言在第二串行化发射机的相应数据输入1-7上；以及作为补充或替换，并行数据信号7的补集可被断言在数据输入0上。以上描述的示例中的任何一个或全部可按任何合适的方式被组合在各实现中。
另一示例提供了一种包括N个复用驱动单元的串行化发射机，每一复用驱动单元被配置成生成从输入数据信号和多相位时钟信号导出的输出脉冲序列，其中N是正整数，并且其中每一复用驱动单元包括：具有第一输入、第二输入以及耦合到复用驱动单元的输出的输出的脉冲控制的推挽式输出驱动器；具有耦合到脉冲控制的推挽式输出驱动器的第一输入的输出的第一M：1脉冲发生复用器，其中M是2或更大；以及具有耦合到脉冲控制的推挽式输出驱动器的第二输入的输出的第二M：1脉冲发生复用器，其中第一和第二M：1脉冲发生复用器中的每一者具有从时钟输入到复用驱动单元的输出的四个或更少门延迟。在这样的示例中，作为补充或替换，第一M：1脉冲发生复用器和第二M：1脉冲发生复用器可各自包括第一脉冲发生器和第二脉冲发生器，第一脉冲发生器和第二脉冲发生器中的每一者具有数据输入、第一时钟输入、第二时钟输入、第三时钟输入、以及输出，并且其中第一脉冲发生器和第二脉冲发生器的输出被耦合在一起。在这样的示例中，作为补充或替换，第一M：1脉冲发生复用器和第二M：1脉冲发生复用器中的每一者的第一脉冲发生器可耦合到第一数据信号，并且作为补充或替换，第一M：1脉冲发生复用器和第二M：1脉冲发生复用器中的每一者的第二脉冲发生器可耦合到第二数据信号。以上描述的示例中的任何一个或全部可按任何合适的方式被组合在各实现中。
尽管已经用结构特征和/或方法专用的语言描述了串行化发射机的各实施例，但是所附权利要求的主题不必限于所述的具体特征或方法。相反，公开了特定特征和方法作为串行化发射机的示例实现，且多种变型是可能的。
本公开的主题包括各种过程、系统和配置以及此处公开的其他特征、功能、动作和/或属性、以及它们的任一和全部等价物的所有新颖且非显而易见的组合和子组合。

Claims (10)

1.一种串行化发射机，包括：
N个复用驱动单元，每一复用驱动单元被配置成生成从输入数据信号和多相位时钟信号导出的输出脉冲序列，其中N是正整数，并且其中每一复用驱动单元包括：
具有第一和第二输入以及输出的脉冲控制的推挽式输出驱动器，
第一M:1脉冲发生复用器，所述第一M:1脉冲发生复用器具有耦合到所述脉冲控制的推挽式输出驱动器的第一输入的输出，并被配置成在所述输出处生成具有第一脉宽的第一中间脉冲序列，其中M是2或更大；以及
第二M:1脉冲发生复用器，所述第二M:1脉冲发生复用器具有耦合到所述脉冲控制的推挽式输出驱动器的第二输入的输出，并被配置成在所述输出处生成具有第二脉宽的第二中间脉冲序列，
其中所述第一和第二M:1脉冲发生复用器中的每一者具有从时钟输入到相应的脉冲发生复用器的输出的三个或更少门延迟,
其中，所述复用驱动单元的输出被耦合在一起，
其中，M等于2，并且其中所述复用驱动单元的经耦合输出被配置成输出具有一数据率的串行数据信号，
其中，所述第一2:1脉冲发生复用器包括第一和第二脉冲发生器，每一脉冲发生器具有数据输入，第一、第二和第三时钟输入，以及输出，并且其中所述第一和第二脉冲发生器的输出被耦合在一起，
其中，所述第二2:1脉冲发生复用器包括第三和第四脉冲发生器，每一脉冲发生器具有数据输入，第一、第二和第三时钟输入，以及输出，并且其中所述第三和第四脉冲发生器的输出被耦合在一起，
其中，所述第一和第三脉冲发生器耦合到第一数据信号输入，且所述第二和第四脉冲发生器耦合到第二数据信号输入，
其中，所述第一和第二脉冲发生器中的每一者包括：
耦合到所述第一时钟输入且具有第一反相器输出的第一反相器；
耦合到所述第三时钟输入且具有第二反相器输出的第二反相器；
耦合到所述第三时钟输入和所述数据输入并具有第一NAND门输出的第一NAND门；
耦合到所述第一反相器输出和所述第二反相器输出且具有第二NAND门输出的第二NAND门；
耦合到所述第一NAND门输出和所述第二时钟输入且具有第一NOR门输出的第一NOR门；
具有漏极、栅极以及源极的第一p型晶体管，其中所述第一p型晶体管的漏极耦合到脉冲发生器输出且所述第一p型晶体管的栅极耦合到所述第二NAND门输出；以及
具有漏极、栅极以及源极的第一n型晶体管，其中所述第一n型晶体管的漏极耦合到脉冲发生器输出且所述第一n型晶体管的栅极耦合到所述第一NOR门输出，
其中，所述第三和第四脉冲发生器中的每一者包括：
耦合到所述数据输入和所述第三时钟输入且具有第二NOR门输出的第二NOR门；
耦合到所述第三时钟输入且具有第三反相器输出的第三反相器；
耦合到所述第一时钟输入且具有第四反相器输出的第四反相器；
耦合到所述第二时钟输入和所述第二NOR门输出的第三NAND门；
耦合到所述第三反相器输出和所述第四反相器输出的第三NOR门；
具有漏极、栅极以及源极的第二p型晶体管，其中所述第二p型晶体管的漏极耦合到脉冲发生器输出且所述第二p型晶体管的栅极耦合到所述第三NAND门输出；以及
具有漏极、栅极以及源极的第二n型晶体管，其中所述第二n型晶体管的漏极耦合到脉冲发生器输出且所述第二n型晶体管的栅极耦合到所述第三NOR门输出。
2.如权利要求1所述的串行化发射机，其特征在于：
所述第一和第四脉冲发生器的第一时钟输入被耦合到第一时钟源；
所述第一和第四脉冲发生器的第二时钟输入被耦合到第二时钟源；
所述第一和第四脉冲发生器的第三时钟输入被耦合到第三时钟源；
所述第二和第三脉冲发生器的第一时钟输入被耦合到第四时钟源；
所述第二和第三脉冲发生器的第二时钟输入被耦合到第五时钟源；以及
所述第二和第三脉冲发生器的第三时钟输入被耦合到第六时钟源。
3. 如权利要求1所述的串行化发射机，其特征在于，还包括：
具有第一电阻且耦合在接地与每一n型晶体管的源极之间的n型电压控制的电阻器；以及
具有第二电阻且耦合在正电源与每一p型晶体管的源极之间的p型电压控制的电阻器。
4.如权利要求3所述的串行化发射机，其特征在于，所述串行化发射机被配置成展现上拉源电阻和下拉源电阻，并且其中所述串行化发射机进一步包括配置成通过控制所述第一电阻和所述第二电阻来控制所述上拉源电阻和所述下拉源电阻的第四和第五反馈控制环路。
5.如权利要求3所述的串行化发射机，其特征在于，第一至第三NAND门、AND门、第一至第三NOR门、以及所述反相器中的每一者具有耦合到所述正电源的正电源端子且具有耦合到接地的负电源端子。
6.如权利要求1所述的串行化发射机，其特征在于：
N等于4；
所述多相位时钟信号包括输入时钟信号0、1、2、3、4、5、6以及7，它们在360度相位上均匀地间隔开；以及
所述输入数据信号进一步包括输入数据信号0、1、2、3、4、5、6以及7。
7.如权利要求6所述的串行化发射机，其特征在于，对于整数n=0到N-1，
第n复用驱动单元的第一脉冲发生器的数据输入被耦合到输入数据信号n；
所述第n复用驱动单元的第二脉冲发生器的数据输入被耦合到输入数据信号n+4；
所述第n复用驱动单元的第三脉冲发生器的数据输入被耦合到输入数据信号n；以及
所述第n复用驱动单元的第四脉冲发生器的数据输入被耦合到所述输入数据信号n+4。
8.如权利要求7所述的串行化发射机，其特征在于，对于整数n=0到N-1，
所述第n复用驱动单元的第一和第四脉冲发生器的第一时钟输入被耦合到输入时钟信号n；
所述第n复用驱动单元的第一和第四脉冲发生器的第二时钟输入被耦合到输入时钟信号n+1；
所述第n复用驱动单元的第一和第四脉冲发生器的第三时钟输入被耦合到输入时钟信号n+3；
所述第n复用驱动单元的第二和第三脉冲发生器的第一时钟输入被耦合到输入时钟信号(n+4)模(2*N)；
所述第n复用驱动单元的第二和第三脉冲发生器的第二时钟输入被耦合到输入时钟信号(n+5)模(2*N)；以及
所述第n复用驱动单元的第二和第三脉冲发生器的第三时钟输入被耦合到输入时钟信号(n+7)模(2*N)。
9.一种具有2接头预加重的串行化发射机系统，包括第一如权利要求8所述的串行化发射机和第二如权利要求8所述的串行化发射机，其中所述第一和第二串行化发射机的输出被耦合在一起。
10.如权利要求9所述的具有2接头预加重的串行化发射机系统，其特征在于：
并行数据信号0-7被断言在所述第一串行化发射机的数据输入0-7上，所述并行数据信号0-7中的每一者展现数据转变；
并行数据信号0-6的补集被断言在所述第二串行化发射机的相应数据输入1-7上；以及
并行数据信号7的补集被断言在数据输入0上。
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