JP2007172574A - 集積回路装置及び電子機器 - Google Patents
集積回路装置及び電子機器 Download PDFInfo
- Publication number
- JP2007172574A JP2007172574A JP2006187814A JP2006187814A JP2007172574A JP 2007172574 A JP2007172574 A JP 2007172574A JP 2006187814 A JP2006187814 A JP 2006187814A JP 2006187814 A JP2006187814 A JP 2006187814A JP 2007172574 A JP2007172574 A JP 2007172574A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transfer mode
- signal line
- type transistor
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】集積回路装置は、ホスト動作に必要な回路とデバイス動作に必要な回路を有するコモントランシーバマクロセルCTMを含み、CTMはアナログフロントエンド回路8と高速ロジック回路2を含む。高速ロジック回路2は、パラレル/シリアル変換回路3と、外部回路とパラレル/シリアル変換回路3との間のインターフェースとなる第1のパラレルインターフェース4と、サンプリングクロック生成回路7と、シリアル/パラレル変換回路5と、シリアル/パラレル変換回路5と外部回路との間のインターフェースとなる第2のパラレルインターフェース6を含む。
【選択図】図3
Description
の電圧を監視し、前記電源線の電圧が所定電圧を超えた場合に検出信号をアクティブにする第3の検出回路を含むようにしてもよい。
イバの出力ノードが接続される第2のノードと、第2の電源との間に設けられる第2の終端抵抗回路とを含み、前記第1の終端抵抗回路を構成するN型トランジスタが、前記第1のN型トランジスタ領域に形成され、前記第2の終端抵抗回路を構成するN型トランジスタが、前記第2のN型トランジスタ領域に形成されるようにしてもよい。
形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
図1に本実施形態の集積回路装置のレイアウト例を示す。この集積回路装置は、コモントランシーバマクロセルCTMと、それ以外の回路である外部回路(他の回路)を含む。この外部回路は、例えば1又は複数のマクロセルで実現できる。なおマクロセル(メガセル、マクロブロック)は、論理機能を有する中規模又は大規模な回路の単位である。
図2に本実施形態の集積回路装置により実現されるデータ転送制御装置の回路構成例を示す。なお本実施形態の集積回路装置により実現される装置は図2の構成に限定されない。例えば図2とは異なる構成のデータ転送制御装置を実現してもよい。或いは図2の構成にアプリケーション層デバイスやCPU(広義にはプロセッサ)などの構成を加えて、集積回路装置として1チップ化してもよい。
えば受信ロジック回路206は、受信データのSYNC、SOP、EOPを検出して削除する処理やビットアンスタッフィング処理などを行うことができる。
である。例えば転送コントローラ210は、パケットハンドル処理、サスペンド&レジューム制御、或いはトランザクション管理などを行う。この転送コントローラ210は、図示しないリンクコントローラやトランザクションコントローラを含むことができる。またホスト動作時のデータ転送を制御するホストコントローラやデバイス動作時のデータ転送を制御するデバイスコントローラなどを含むことができる。
次にコモントランシーバマクロセルCTMの詳細な構成例について説明する。図3に、マクロセルCTMが含む高速ロジック回路2の構成例を示す。図3に示すように、高速ロジック回路2は、パラレル/シリアル変換回路3、第1のパラレルインターフェース4、
シリアル/パラレル変換回路5、第2のパラレルインターフェース6を含む。またサンプリングクロック生成回路7を含む。なおこれらの回路の一部を省略したり、これらの回路間の接続形態を変更したり、これらとは異なる回路を追加する変形実施も可能である。
(High Speed)用の送信回路54を含む。またシングルエンドの受信回路56、58、FS用の受信回路90、HS用の受信回路92を含む。また検出回路94、96、98や、プルアップ回路100、プルダウン回路102、104を含む。更にリファレンス回路106やクロック生成回路108(PLL)を含む。なおこれらの回路の一部を省略したり、これらの回路間の接続形態を変更したり、これらとは異なる回路を追加する変形実施も可能である。
に検出信号をアクティブにする。
のマクロセルCTMでホストとデバイスの両方に対応できるため、アナログフロントエンド回路を大幅に小規模化できる。また上位層においてホストとデバイスの選択が行われるため、マクロセルCTMのアナログ特性の劣化を防止できる。例えば図4のHS用送信回路54を最適な回路特性になるようにレイアウトしておけば、マクロセルCTMがホスト用として使用された場合にも、デバイス用として使用された場合にも、同等の回路特性を維持できる。
のD2方向側にシングルエンドの受信回路56、58、FS用受信回路90、VBUSの検出回路98などが配置される。更にそのD3方向側にHS用送信回路54の定電流回路が配置され、そのD2方向側にパラレル/シリアル変換回路3、第1のパラレルインターフェース4、シリアル/パラレル変換回路5、第2のパラレルインターフェース6、サンプリングクロック生成回路7が配置される。またサンプリングクロック生成回路7のD3方向側にクロック生成回路108が配置される。
図9にLS、FS用の送信回路50、52や、その送信制御回路60、62の構成例を示す。LS用の送信回路50は、DP、DMの信号線を駆動(電圧駆動)する第1の送信ドライバ71、72を含む。FS用の送信回路52は、DP、DMの信号線を駆動する第3、第4の送信ドライバ73、74を含む。なおHS用の送信回路54の詳細については後述する。
ON3と第4のP側、N側送信制御信号OP4、ON4を生成して出力する。この送信制御回路62は、信号OP3、ON3を生成する第3の信号生成回路83と信号OP4、ON4を生成する第4の信号生成回路84を含む。
1は隣接して形成され、ARN1とARR1も隣接して形成される。
回路として、送信回路の出力ノードに大きな容量が付加される構成の回路を採用すると、HSモード時にこの大きな容量の充放電が必要になってしまい、HSの高速データ転送の実現が困難になる。更に送信回路が大規模化したり制御が複雑化するなどの問題も招く。
号OP、ONが入力される送信ドライバの出力はハイインピーダンス状態になる。
図15にHS用の送信回路54(電流ドライバ)の構成例を示す。このHS用送信回路54は、定電流回路10、第1〜第3のスイッチ素子SW1、SW2、SW3を含む。
図16に、図10の終端抵抗回路30の構成例を示す。なお終端抵抗回路32、34も図16と同様の構成になる。
図18に、図4のシングルエンドの受信回路56の構成例を示す。なお受信回路58も
図18と同様の構成になる。受信回路56は、DP(DM)の信号が入力される第1のインバータ140と、第1のインバータ140の出力ノードNC1がその入力に接続される第2のインバータ141を含む。更に第3、第4のインバータ142、144を含む。
ド回路162、164、定電位設定回路166、比較回路168を含む。差動アンプ回路160は、DP、DMの差分の電圧を増幅し、差動出力信号GP、GMを生成する。第1のピークホールド回路162は、差動出力信号の一方の出力信号GPのピーク値を検出し、ノードPKHに保持する。第2のピークホールド回路164は、差動出力信号の他方の出力信号GMのピーク値を検出し、ノードPKHに保持する。定電位設定回路166は、ノードPKHの電位変化速度よりもゆっくり変化するような時定数で、ノードPKHの電位を、信号の未検出状態に対応した一定電位に戻す。比較回路168は、基準電位RPとノードPKHの電位を比較し、その結果をHS_SQとして出力する。このように図20の検出回路94は、DP、DMの差動データ信号に基づき得られた差動出力信号GP、GMのピーク値をノードPKHに保持し、このPKHの電位を、信号未検出状態に関連付けられた一定電位に、ゆっくりとした時定数で戻すようにしている。そして、このノードPKHの電位を、基準レベルRPと比較するようにしたので、DP、DMの差動データ信号が微小振幅かつ高速の場合でも、受信データの有無を精度良く判別できるようになる。
図22に本実施形態の電子機器の構成例を示す。この電子機器300は、本実施形態で説明した集積回路装置であるデータ転送制御装置310と、ASICなどで構成されるアプリケーション層デバイス320と、CPU330と、ROM340と、RAM350と、表示部360と、操作部370を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。
、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(第1の電源、第2の電源、第1の信号線、第2の信号線等)と共に記載された用語(AVDD、AVSS、DP、DM等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、データ転送制御装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また、本実施形態では、USB2.0への本発明の適用例について説明したが、本発明は、USB2.0と同様の思想に基づく規格や、USB2.0を発展させた規格等にも適用できる。
PT1、PT2、PT3、PT4 P型トランジスタ、
NT1、NT2、NT3、NT4 N型トランジスタ、
QN1、QN2、QN3、QN4 出力ノード、
OP1、ON1、OP2、ON2、OP3、ON3、OP4、ON4 送信制御信号、
GC1、GC2、GC3 送信制御信号、
2 高速ロジック回路、3 パラレル/シリアル変換回路、
4、6 パラレルインターフェース、5 シリアル/パラレル変換回路、
8 アナログフロントエンド回路、10 定電流回路、
30、32、34 終端抵抗回路、40 終端抵抗制御回路、
42 終端抵抗設定情報レジスタ、50 LS用送信回路、52 FS用送信回路、
54 HS用送信回路、60 LS用送信制御回路、62 FS用送信制御回路、
64 HS用送信制御回路、71、72、73、74 送信ドライバ、
81、82、83、84 信号生成回路、90 FS用受信回路、
92 HS用受信回路、94、96、98 検出回路、100 プルアップ回路、
102、104 プルダウン回路、106 リファレンス回路、
108 クロック生成回路
Claims (15)
- シリアルバスを介したデータ転送のためのマクロセルであって、ホスト動作に必要な回路とデバイス動作に必要な回路を有する少なくとも1つのコモントランシーバマクロセルを含み、
前記コモントランシーバマクロセルは、
シリアルバスを介してデータを送受信するための回路を有するアナログフロントエンド回路と、
高速ロジック回路を含み、
前記高速ロジック回路は、
前記コモントランシーバマクロセルの外部回路からのパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路と、
前記外部回路と前記パラレル/シリアル変換回路との間のインターフェースとなる第1のパラレルインターフェースと、
シリアルバスを介して受信したシリアルデータをサンプリングするためのサンプリングクロックを生成するサンプリングクロック生成回路と、
シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル/パラレル変換回路と、
前記シリアル/パラレル変換回路と前記外部回路との間のインターフェースとなる第2のパラレルインターフェースを含むことを特徴とする集積回路装置。 - 請求項1において、
前記アナログフロントエンド回路は、
第1の転送モードでシリアルバスを介してデータを送信する第1の転送モード用送信回路と、
前記第1の転送モードよりも高速な第2の転送モードでシリアルバスを介してデータを送信する第2の転送モード用送信回路と、
前記第2の転送モードよりも高速な第3の転送モードでシリアルバスを介してデータを送信する第3の転送モード用送信回路と、
シリアルバスを構成する差動データ信号線の第1の信号線に接続される第1のシングルエンド受信回路と、
前記差動データ信号線の第2の信号線に接続される第2のシングルエンド受信回路と、
前記第2の転送モードでシリアルバスを介してデータを受信する第2の転送モード用受信回路と、
前記第3の転送モードでシリアルバスを介してデータを受信する第3の転送モード用受信回路と、
前記差動データ信号線のデータの有効、無効を検出する第1の検出回路と、
シリアルバスの切断検出を行う第2の検出回路と、
前記差動データ信号線の第1の信号線をプルアップするためのプルアップ回路と、
前記差動データ信号線の第1の信号線をプルダウンするための第1のプルダウン回路と、
前記差動データ信号線の第2の信号線をプルダウンするための第2のプルダウン回路を含むことを特徴とする集積回路装置。 - シリアルバスを介したデータ転送のためのマクロセルであって、ホスト動作に必要な回路とデバイス動作に必要な回路を有する少なくとも1つのコモントランシーバマクロセルを含み、
前記コモントランシーバマクロセルは、
シリアルバスを介してデータを送受信するための回路を有するアナログフロントエンド回路と、
高速ロジック回路を含み、
前記アナログフロントエンド回路は、
第1の転送モードでシリアルバスを介してデータを送信する第1の転送モード用送信回路と、
前記第1の転送モードよりも高速な第2の転送モードでシリアルバスを介してデータを送信する第2の転送モード用送信回路と、
前記第2の転送モードよりも高速な第3の転送モードでシリアルバスを介してデータを送信する第3の転送モード用送信回路と、
シリアルバスを構成する差動データ信号線の第1の信号線に接続される第1のシングルエンド受信回路と、
前記差動データ信号線の第2の信号線に接続される第2のシングルエンド受信回路と、
前記第2の転送モードでシリアルバスを介してデータを受信する第2の転送モード用受信回路と、
前記第3の転送モードでシリアルバスを介してデータを受信する第3の転送モード用受信回路と、
前記差動データ信号線のデータの有効、無効を検出する第1の検出回路と、
シリアルバスの切断検出を行う第2の検出回路と、
前記差動データ信号線の第1の信号線をプルアップするためのプルアップ回路と、
前記差動データ信号線の第1の信号線をプルダウンするための第1のプルダウン回路と、
前記差動データ信号線の第2の信号線をプルダウンするための第2のプルダウン回路を含むことを特徴とする集積回路装置。 - 請求項2又は3において、
前記アナログフロントエンド回路は、
シリアルバスを構成する電源線の電圧を監視し、前記電源線の電圧が所定電圧を超えた場合に検出信号をアクティブにする第3の検出回路を含むことを特徴とする集積回路装置。 - 請求項2乃至4のいずれかにおいて、
前記第1転送モード用送信回路は、
前記差動データ信号線の第1の信号線を駆動する第1の送信ドライバと、前記差動データ信号線の第2の信号線を駆動する第2の送信ドライバを含み、
前記第2転送モード用送信回路は、
前記差動データ信号線の第1の信号線を駆動する第3の送信ドライバと、前記差動データ信号線の第2の信号線を駆動する第4の送信ドライバを含み、
第1の転送モード用の前記第1の送信ドライバを構成する第1のP型トランジスタと、第2の転送モード用の前記第3の送信ドライバを構成する第3のP型トランジスタが、第1のP型トランジスタ領域に形成され、
第1の転送モード用の前記第1の送信ドライバを構成する第1のN型トランジスタと、第2の転送モード用の前記第3の送信ドライバを構成する第3のN型トランジスタが、第1のN型トランジスタ領域に形成され、
第1の転送モード用の前記第2の送信ドライバを構成する第2のP型トランジスタと、第2の転送モード用の前記第4の送信ドライバを構成する第4のP型トランジスタが、第2のP型トランジスタ領域に形成され、
第1の転送モード用の前記第2の送信ドライバを構成する第2のN型トランジスタと、第2の転送モード用の前記第4の送信ドライバを構成する第4のN型トランジスタが、第2のN型トランジスタ領域に形成されることを特徴とする集積回路装置。 - 請求項5において、
前記第1のP型トランジスタ領域と前記第1のN型トランジスタ領域が隣接して形成され、
前記第2のP型トランジスタ領域と前記第2のN型トランジスタ領域が隣接して形成されることを特徴とする集積回路装置。 - 請求項5又は6において、
前記第1、第3の送信ドライバの出力ノードが接続される第1のノードと、前記第1の信号線との間に設けられる第1のダンピング抵抗と、
前記第2、第4の送信ドライバの出力ノードが接続される第2のノードと、前記第2の信号線との間に設けられる第2のダンピング抵抗を含み、
前記第1のダンピング抵抗が、前記第1のN型トランジスタ領域に隣接する第1の抵抗領域に形成され、
前記第2のダンピング抵抗が、前記第2のN型トランジスタ領域に隣接する第2の抵抗領域に形成されることを特徴とする集積回路装置。 - 請求項5乃至7のいずれかにおいて、
前記第1、第3の送信ドライバの出力ノードが接続される第1のノードと、第2の電源との間に設けられる第1の終端抵抗回路と、
前記第2、第4の送信ドライバの出力ノードが接続される第2のノードと、第2の電源との間に設けられる第2の終端抵抗回路とを含み、
前記第1の終端抵抗回路を構成するN型トランジスタが、前記第1のN型トランジスタ領域に形成され、
前記第2の終端抵抗回路を構成するN型トランジスタが、前記第2のN型トランジスタ領域に形成されることを特徴とする集積回路装置。 - 請求項8において、
前記第1、第2の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むことを特徴とする集積回路装置。 - 請求項1乃至9のいずれかにおいて、
前記コモントランシーバマクロセルを、ホスト用のトランシーバマクロセルとして使用するか、デバイス用のトランシーバマクロセルとして使用するかを設定するための情報を記憶する設定情報レジスタを含むことを特徴とする集積回路装置。 - 請求項1乃至10のいずれかにおいて、
前記コモントランシーバマクロセルが、集積回路装置の側辺部に配置されることを特徴とする集積回路装置。 - 請求項11において、
複数の前記コモントランシーバマクロセルを含み、
集積回路装置の1つの側辺部に複数のコモントランシーバマクロセルが配置されていることを特徴とする集積回路装置。 - 請求項11又は12において、
複数の前記コモントランシーバマクロセルを含み、
集積回路装置の第1〜第4の側辺部のうちの少なくとも2つの側辺部に、少なくとも1つの前記コモントランシーバマクロセルが配置されていることを特徴とする集積回路装置。 - 請求項1乃至13のいずれかにおいて、
前記シリアルバスはUSB(Universal Serial Bus)であることを特徴とする集積回路装置。 - 請求項1乃至14に記載の集積回路装置と、
前記集積回路装置を制御する処理部と、
を含むことを特徴とする電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006187814A JP2007172574A (ja) | 2005-11-25 | 2006-07-07 | 集積回路装置及び電子機器 |
US11/604,011 US7805553B2 (en) | 2005-11-25 | 2006-11-22 | Integrated circuit device and electronic instrument |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005340765 | 2005-11-25 | ||
JP2006187814A JP2007172574A (ja) | 2005-11-25 | 2006-07-07 | 集積回路装置及び電子機器 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007076181A Division JP5023754B2 (ja) | 2005-11-25 | 2007-03-23 | 集積回路装置及び電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007172574A true JP2007172574A (ja) | 2007-07-05 |
Family
ID=38225999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006187814A Withdrawn JP2007172574A (ja) | 2005-11-25 | 2006-07-07 | 集積回路装置及び電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7805553B2 (ja) |
JP (1) | JP2007172574A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011129042A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | 通信装置 |
JP2011191932A (ja) * | 2010-03-12 | 2011-09-29 | Nec Access Technica Ltd | Usbデバイス接続システム、usbハブコントローラ、その省電力方法およびプログラム |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8275914B2 (en) * | 2008-10-16 | 2012-09-25 | Silicon Image, Inc. | Discovery of connections utilizing a control bus |
JP2011048756A (ja) | 2009-08-28 | 2011-03-10 | Toshiba Corp | メモリモジュール |
US8415980B2 (en) * | 2011-06-28 | 2013-04-09 | Microsoft Corporation | Serializing transmitter |
US8832487B2 (en) | 2011-06-28 | 2014-09-09 | Microsoft Corporation | High-speed I/O data system |
JP5630493B2 (ja) * | 2012-11-07 | 2014-11-26 | 株式会社村田製作所 | フロントエンドデバイス |
JP2014174792A (ja) * | 2013-03-11 | 2014-09-22 | Seiko Epson Corp | バス中継装置、集積回路装置、ケーブル、コネクター、電子機器、及びバス中継方法 |
US9543937B2 (en) | 2014-09-03 | 2017-01-10 | Microsoft Technology Licensing, Llc | Multi-phase clock generation |
US9525573B2 (en) * | 2015-01-23 | 2016-12-20 | Microsoft Technology Licensing, Llc | Serializing transmitter |
US9432061B2 (en) * | 2015-01-23 | 2016-08-30 | Microsoft Technology Licensing, Llc | Serializing transmitter |
US10289599B2 (en) * | 2016-10-15 | 2019-05-14 | Nxp Usa, Inc. | System and method employed for signal reception by providing programmable and switchable line terminations |
US10439639B2 (en) * | 2016-12-28 | 2019-10-08 | Intel Corporation | Seemingly monolithic interface between separate integrated circuit die |
US11087801B1 (en) | 2020-02-06 | 2021-08-10 | Micron Technology, Inc. | Configuring a host interface of a memory device based on mode of operation |
US11243896B2 (en) * | 2020-03-25 | 2022-02-08 | Micron Technology, Inc. | Multiple pin configurations of memory devices |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10301899A (ja) * | 1997-04-23 | 1998-11-13 | Casio Comput Co Ltd | 電子機器及びインタフェース回路 |
JP2002343864A (ja) * | 2001-05-11 | 2002-11-29 | Seiko Epson Corp | 集積回路装置 |
JP2003518892A (ja) * | 1999-12-24 | 2003-06-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 装置の切断のエミュレーション |
JP2003283499A (ja) * | 2002-03-20 | 2003-10-03 | Seiko Epson Corp | データ転送制御装置、電子機器及びデータ転送制御方法 |
JP2005198024A (ja) * | 2004-01-07 | 2005-07-21 | Seiko Epson Corp | マクロセル、集積回路装置、及び電子機器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3622685B2 (ja) * | 2000-10-19 | 2005-02-23 | セイコーエプソン株式会社 | サンプリングクロック生成回路、データ転送制御装置及び電子機器 |
JP3580242B2 (ja) * | 2000-10-25 | 2004-10-20 | セイコーエプソン株式会社 | シリアル/パラレル変換回路、データ転送制御装置及び電子機器 |
JP3680762B2 (ja) | 2001-05-14 | 2005-08-10 | セイコーエプソン株式会社 | データ転送制御装置及び電子機器 |
JP4131234B2 (ja) * | 2003-12-17 | 2008-08-13 | セイコーエプソン株式会社 | マクロセル、集積回路装置、及び電子機器 |
JP3778291B2 (ja) * | 2004-05-24 | 2006-05-24 | セイコーエプソン株式会社 | 送信回路、データ転送制御装置及び電子機器 |
-
2006
- 2006-07-07 JP JP2006187814A patent/JP2007172574A/ja not_active Withdrawn
- 2006-11-22 US US11/604,011 patent/US7805553B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10301899A (ja) * | 1997-04-23 | 1998-11-13 | Casio Comput Co Ltd | 電子機器及びインタフェース回路 |
JP2003518892A (ja) * | 1999-12-24 | 2003-06-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 装置の切断のエミュレーション |
JP2002343864A (ja) * | 2001-05-11 | 2002-11-29 | Seiko Epson Corp | 集積回路装置 |
JP2003283499A (ja) * | 2002-03-20 | 2003-10-03 | Seiko Epson Corp | データ転送制御装置、電子機器及びデータ転送制御方法 |
JP2005198024A (ja) * | 2004-01-07 | 2005-07-21 | Seiko Epson Corp | マクロセル、集積回路装置、及び電子機器 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011129042A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | 通信装置 |
JP2011191932A (ja) * | 2010-03-12 | 2011-09-29 | Nec Access Technica Ltd | Usbデバイス接続システム、usbハブコントローラ、その省電力方法およびプログラム |
Also Published As
Publication number | Publication date |
---|---|
US7805553B2 (en) | 2010-09-28 |
US20070156932A1 (en) | 2007-07-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007172574A (ja) | 集積回路装置及び電子機器 | |
JP5082309B2 (ja) | 集積回路装置及び電子機器 | |
EP0942562B1 (en) | Driver for a serial bus | |
US7627845B2 (en) | Macrocell, integrated circuit device, and electronic instrument | |
US7474118B2 (en) | Transmission circuit, data transfer control device and electronic equipment | |
US20030233499A1 (en) | Interface device for peripherals and priority control method thereof | |
WO2002077835A1 (fr) | Dispositif a semi-conducteurs de commande de communication et systeme d'interface | |
CN106664270B (zh) | 数据通信系统、数据通信装置以及传感器装置 | |
CN110622011B (zh) | 用于开漏通信系统的中继器 | |
JP2005182385A (ja) | 物理層回路、データ転送制御装置、及び電子機器 | |
JP2006279273A (ja) | インタフェース回路 | |
JP5023754B2 (ja) | 集積回路装置及び電子機器 | |
KR101265218B1 (ko) | 시스템 초기 전압 공급시 또는 슬립모드시 고정된 값을갖는 입/출력 장치 | |
JP4957100B2 (ja) | 送信回路、データ転送制御装置及び電子機器 | |
EP1074991A2 (en) | Semiconductor memory device | |
JP4370913B2 (ja) | マクロセル、集積回路装置、及び電子機器 | |
JP5082527B2 (ja) | 集積回路装置及び電子機器 | |
JP4826058B2 (ja) | マクロセル、集積回路装置、及び電子機器 | |
US6452417B1 (en) | I/O cell architecture for CPLDs | |
EP1094396A2 (en) | Bus system suitable for increasing transmission speed | |
JP3264267B2 (ja) | 集積回路装置 | |
JP4411104B2 (ja) | パッシブカードアダプタ | |
JP4526837B2 (ja) | カード認識システム | |
JPH07160379A (ja) | 信号処理装置 | |
KR100484861B1 (ko) | 광 디스크 드라이브 모듈 및 하드 디스크 드라이브 모듈용확장 어댑터 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070323 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090617 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110926 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111004 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20111205 |