JP5023754B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器に関する。

従来より、ＵＳＢ１．１に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０が知られている。このＵＳＢ２．０では、その物理層回路等のインターフェース仕様を定義したＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）が策定されている。

しかしながら、ＵＴＭＩの準拠したトランシーバマクロセルは、ＵＳＢデバイスにしか使用できず、ＵＳＢホストには使用することができない。従ってＵＳＢホストに使用する場合には、ＵＳＢホストに対応したトランシーバマクロセルを用意する必要があった。

ところが、近年、プリンタ、デジタルカメラなどのペリフェラルの電子機器に対しても、ＵＳＢホスト機能を搭載することの要望が高まっている。従って、このような電子機器に組み込むＵＳＢの集積回路装置（データ転送制御装置）には、ＵＳＢデバイスに対応したトランシーバマクロセルとＵＳＢホストに対応したトランシーバマクロセルの両方を持たせる必要がある。

しかしながら、集積回路装置に、このようなＵＳＢデバイス用のトランシーバマクロセルとＵＳＢホスト用のトランシーバマクロセルの両方を組み込むと、回路規模が大きくなってしまうという問題がある。
特開２００２−３４４５３７号公報

本発明は、以上のような課題に鑑みてなされたものであり、その目的とするところは、ホスト動作とデバイス動作を小規模なトランシーバマクロセルで実現できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、シリアルバスを介したデータ転送のためのマクロセルであって、ホスト動作に必要な回路とデバイス動作に必要な回路を有する少なくとも１つのコモントランシーバマクロセルを含み、前記コモントランシーバマクロセルは、シリアルバスを介してデータを送受信するための回路を有するアナログフロントエンド回路と、高速ロジック回路を含み、前記高速ロジック回路は、前記コモントランシーバマクロセルの外部回路からのパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、前記外部回路と前記パラレル／シリアル変換回路との間のインターフェースとなる第１のパラレルインターフェースと、シリアルバスを介して受信したシリアルデータをサンプリングするためのサンプリングクロックを生成するサンプリングクロック生成回路と、シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路と、前記シリアル／パラレル変換回路と前記外部回路との間のインターフェースとなる第２のパラレルインターフェースを含む集積回路装置に関係する。

本発明では、ホスト動作に必要な回路とデバイス動作に必要な回路を有するコモントランシーバマクロセルが設けられる。そして本発明では、第１、第２のパラレルインターフェースの部分で、コモントランシーバマクロセルと外部回路とが切り分けられる。このような切り分けにすれば、ホスト機能、デバイス機能の区別に関係無く共通的に使用できる回路部品を、コモントランシーバマクロセルとして構成できる。従って、ホスト動作とデバイス動作を小規模なトランシーバマクロセルで実現できる集積回路装置を提供できる。

また本発明では、前記アナログフロントエンド回路は、第１の転送モードでシリアルバスを介してデータを送信する第１の転送モード用送信回路と、前記第１の転送モードよりも高速な第２の転送モードでシリアルバスを介してデータを送信する第２の転送モード用送信回路と、前記第２の転送モードよりも高速な第３の転送モードでシリアルバスを介してデータを送信する第３の転送モード用送信回路と、シリアルバスを構成する差動データ信号線の第１の信号線に接続される第１のシングルエンド受信回路と、前記差動データ信号線の第２の信号線に接続される第２のシングルエンド受信回路と、前記第２の転送モードでシリアルバスを介してデータを受信する第２の転送モード用受信回路と、前記第３の転送モードでシリアルバスを介してデータを受信する第３の転送モード用受信回路と、前記差動データ信号線のデータの有効、無効を検出する第１の検出回路と、シリアルバスの切断検出を行う第２の検出回路と、前記差動データ信号線の第１の信号線をプルアップするためのプルアップ回路と、前記差動データ信号線の第１の信号線をプルダウンするための第１のプルダウン回路と、前記差動データ信号線の第２の信号線をプルダウンするための第２のプルダウン回路を含むようにしてもよい。

また本発明は、シリアルバスを介したデータ転送のためのマクロセルであって、ホスト動作に必要な回路とデバイス動作に必要な回路を有する少なくとも１つのコモントランシーバマクロセルを含み、前記コモントランシーバマクロセルは、シリアルバスを介してデータを送受信するための回路を有するアナログフロントエンド回路と、高速ロジック回路を含み、前記アナログフロントエンド回路は、第１の転送モードでシリアルバスを介してデータを送信する第１の転送モード用送信回路と、前記第１の転送モードよりも高速な第２の転送モードでシリアルバスを介してデータを送信する第２の転送モード用送信回路と、前記第２の転送モードよりも高速な第３の転送モードでシリアルバスを介してデータを送信する第３の転送モード用送信回路と、シリアルバスを構成する差動データ信号線の第１の信号線に接続される第１のシングルエンド受信回路と、前記差動データ信号線の第２の信号線に接続される第２のシングルエンド受信回路と、前記第２の転送モードでシリアルバスを介してデータを受信する第２の転送モード用受信回路と、前記第３の転送モードでシリアルバスを介してデータを受信する第３の転送モード用受信回路と、前記差動データ信号線のデータの有効、無効を検出する第１の検出回路と、シリアルバスの切断検出を行う第２の検出回路と、前記差動データ信号線の第１の信号線をプルアップするためのプルアップ回路と、前記差動データ信号線の第１の信号線をプルダウンするための第１のプルダウン回路と、前記差動データ信号線の第２の信号線をプルダウンするための第２のプルダウン回路を含む集積回路装置に関係する。

本発明では、ホスト動作に必要な回路とデバイス動作に必要な回路を有するコモントランシーバマクロセルが設けられる。そして本発明では、コモントランシーバマクロセルのアナログフロントエンド回路が、第１、第２、第３の転送モード用送信回路と、第１、第２のシングルエンド受信回路と、第２、第３の転送モード用受信回路と、第１、第２の検出回路と、プルアップ回路と、第１、第２のプルダウン回路を含む。このような回路をコモントランシーバマクロセルに含ませれば、コモントランシーバマクロセルを、ホスト用のマクロセルとして使用できると共に、デバイス用のマクロセルとしても使用できるようになる。しかも、無駄な回路が無く、必要最小限の回路でコモントランシーバマクロセルを構成できる。従って、ホスト動作とデバイス動作を小規模なトランシーバマクロセルで実現できる。

また本発明では、前記アナログフロントエンド回路は、シリアルバスを構成する電源線の電圧を監視し、前記電源線の電圧が所定電圧を超えた場合に検出信号をアクティブにする第３の検出回路を含むようにしてもよい。

このようにすれば、シリアルバスの接続前において、受信回路等において無駄に電力が消費されてしまう事態を防止できる。

また本発明では、前記第１転送モード用送信回路は、前記差動データ信号線の第１の信号線を駆動する第１の送信ドライバと、前記差動データ信号線の第２の信号線を駆動する第２の送信ドライバを含み、前記第２転送モード用送信回路は、前記差動データ信号線の第１の信号線を駆動する第３の送信ドライバと、前記差動データ信号線の第２の信号線を駆動する第４の送信ドライバを含み、第１の転送モード用の前記第１の送信ドライバを構成する第１のＰ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＰ型トランジスタが、第１のＰ型トランジスタ領域に形成され、第１の転送モード用の前記第１の送信ドライバを構成する第１のＮ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＮ型トランジスタが、第１のＮ型トランジスタ領域に形成され、第１の転送モード用の前記第２の送信ドライバを構成する第２のＰ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＰ型トランジスタが、第２のＰ型トランジスタ領域に形成され、第１の転送モード用の前記第２の送信ドライバを構成する第２のＮ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＮ型トランジスタが、第２のＮ型トランジスタ領域に形成されるようにしてもよい。

本発明によれば、第１転送モード用送信ドライバを構成するＰ型トランジスタと、第２転送モード用送信ドライバを構成するＰ型トランジスタが、同じトランジスタ領域に形成される。また第１転送モード用送信ドライバを構成するＮ型トランジスタと、第２転送モード用の送信ドライバを構成するＮ型トランジスタが、同じトランジスタ領域に形成される。従って、少ない面積のトランジスタ領域で、第１転送モード用送信回路と第２転送モード用送信回路の両方を実現でき、第１、第２の転送モードでのデータ送信を小規模な構成の回路で実現できる。

また本発明では、前記第１のＰ型トランジスタ領域と前記第１のＮ型トランジスタ領域が隣接して形成され、前記第２のＰ型トランジスタ領域と前記第２のＮ型トランジスタ領域が隣接して形成されるようにしてもよい。

このようにすれば、第１転送モード用送信回路と第２転送モード用送信回路が占める回路面積を更に小規模化できる。

また本発明では、前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、前記第１の信号線との間に設けられる第１のダンピング抵抗と、前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、前記第２の信号線との間に設けられる第２のダンピング抵抗を含み、前記第１のダンピング抵抗が、前記第１のＮ型トランジスタ領域に隣接する第１の抵抗領域に形成され、前記第２のダンピング抵抗が、前記第２のＮ型トランジスタ領域に隣接する第２の抵抗領域に形成されるようにしてもよい。

このようにすれば、第１、第２のダンピング抵抗を集積回路装置に内蔵できると共に、第１、第２のダンピング抵抗の内蔵を起因とする回路規模の増加を最小限に抑えることができる。

また本発明では、前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、第２の電源との間に設けられる第１の終端抵抗回路と、前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、第２の電源との間に設けられる第２の終端抵抗回路とを含み、前記第１の終端抵抗回路を構成するＮ型トランジスタが、前記第１のＮ型トランジスタ領域に形成され、前記第２の終端抵抗回路を構成するＮ型トランジスタが、前記第２のＮ型トランジスタ領域に形成されるようにしてもよい。

このようにすれば、第１、第２の終端抵抗回路の内蔵を起因とする回路規模の増加を最小限に抑えることができる。

また本発明では、前記第１、第２の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むようにしてもよい。

このようにすれば、終端抵抗値を制御して、出力信号の振幅（出力ハイレベル電圧）を調整できるようになる。

また本発明では、前記コモントランシーバマクロセルを、ホスト用のトランシーバマクロセルとして使用するか、デバイス用のトランシーバマクロセルとして使用するかを設定するための情報を記憶する設定情報レジスタを含むようにしてもよい。

このようにすれば、ファームウェアやハードウェアの設定により、コモントランシーバマクロセルをホスト用に使用したり、デバイス用に使用することが可能になり、多様なアプリケーションに対応できる。

また本発明では、前記コモントランシーバマクロセルが、集積回路装置の側辺部に配置されるようにしてもよい。

このようにすれば、コモントランシーバマクロセルの配置がコーナー部に限定されないようになり、配置の自由度を増すことができる。

また本発明では、複数の前記コモントランシーバマクロセルを含み、集積回路装置の１つの側辺部に複数のコモントランシーバマクロセルが配置されていてもよい。

このようにすれば、ホスト機能とデバイス機能の両方を集積回路装置に実現させたり、２つ以上のポートを集積回路装置に持たせることが可能になる。

また本発明では、複数の前記コモントランシーバマクロセルを含み、集積回路装置の第１〜第４の側辺部のうちの少なくとも２つの側辺部に、少なくとも１つの前記コモントランシーバマクロセルが配置されていてもよい。

このようにすれば、ホスト機能とデバイス機能の両方を集積回路装置に実現させたり、例えば４つ以上のポートを集積回路装置に持たせることも可能になる。

また本発明では、前記シリアルバスはＵＳＢ（Universal Serial Bus）であってもよい。

また本発明は、上記に記載の集積回路装置と、前記集積回路装置を制御する処理部とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置のレイアウト
図１に本実施形態の集積回路装置のレイアウト例を示す。この集積回路装置は、コモントランシーバマクロセルＣＴＭと、それ以外の回路である外部回路（他の回路）を含む。この外部回路は、例えば１又は複数のマクロセルで実現できる。なおマクロセル（メガセル、マクロブロック）は、論理機能を有する中規模又は大規模な回路の単位である。

コモントランシーバマクロセルＣＴＭは、ＵＳＢ等のシリアルバスを介したデータ転送のためのマクロセルであって、ホスト動作に必要な回路とデバイス動作に必要な回路を含む。例えばマクロセルＣＴＭは、ホスト動作とデバイス動作で共用できる回路と、ホスト動作で使用される回路と、デバイス動作で使用される回路などを含むことができ、主に物理層回路により構成される。

マクロセルＣＴＭは、例えばその配線及び回路セル配置が固定化されるハードマクロになっている。より具体的には、例えば、配線や回路セル配置が手作業のレイアウトにより行われる。なお配線、配置の一部を自動化してもよい。

一方、外部回路は、例えばその配線及び回路セル配置が自動配置配線されるソフトマクロなどを含み、物理層よりも上位層（リンク層、トランザクション層又はアプリケーション層）の回路等により構成できる。ここでソフトマクロでは、例えば、ゲートアレイの自動配置配線ツールにより基本セル間の配線等が自動的に行われる。なお配置、配線の一部を固定化してもよい。

２．集積回路装置の回路構成
図２に本実施形態の集積回路装置により実現されるデータ転送制御装置の回路構成例を示す。なお本実施形態の集積回路装置により実現される装置は図２の構成に限定されない。例えば図２とは異なる構成のデータ転送制御装置を実現してもよい。或いは図２の構成にアプリケーション層デバイスやＣＰＵ（広義にはプロセッサ）などの構成を加えて、集積回路装置として１チップ化してもよい。

図２のデータ転送制御装置は、コモントランシーバマクロセルＣＴＭ、受信ロジック回路２０６、送信ロジック回路２０７、転送コントローラ２１０、バッファコントローラ２２０、データバッファ２３０を含む。なおこれらの回路ブロックの一部を省略したり、これらの回路ブロック間の接続形態を変更したり、これらとは異なる回路ブロックを追加してもよい。例えばバッファコントローラ２２０やデータバッファ２３０を省略した構成にしてもよい。或いは、アプリケーション層デバイスが接続されるＤＭＡバスやＣＰＵ（処理部）が接続されるＣＰＵバスを介したインターフェースを実現するインターフェース回路を更に設けてもよい。

コモントランシーバマクロセルＣＴＭは、高速ロジック回路２（論理層回路）や、シリアルバスを介してデータを転送するための回路を有するアナログフロントエンド回路８を含む。より具体的には高速ロジック回路２は、パラレル／シリアル変換やシリアル／パラレル変換やサンプリングクロックの生成を行う回路などを含む。またアナログフロントエンド回路８は、差動データ信号（差動対）を構成するＤＰ、ＤＭの信号線（広義には第１、第２の信号線）を用いてデータを送信する回路やデータを受信する回路を含む。

受信ロジック回路２０６は、シリアルバスを介したデータ受信のための回路である。具体的には、マクロセルＣＴＭの高速ロジック回路２のシリアル／パラレル変換回路においてシリアルデータから変換されたパラレルデータを受け、所定のロジック処理を行う。例えば受信ロジック回路２０６は、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出して削除する処理やビットアンスタッフィング処理などを行うことができる。

送信ロジック回路２０７は、シリアルバスを介したデータ送信のための回路である。具体的には、所定のロジック処理を施したパラレルデータを、マクロセルＣＴＭの高速ロジック回路２のパラレル／シリアル変換回路に出力する。例えば送信ロジック回路２０７は、送信データにＳＹＮＣ、ＳＯＰ、ＥＯＰを付加する処理やビットスタッフィング処理などを行うことができる。

転送コントローラ２１０は、ＵＳＢを介したデータ転送を制御するためのコントローラであり、いわゆるＳＩＥ（Serial Interface Engine）の機能などを実現するためのものである。例えば転送コントローラ２１０は、パケットハンドル処理、サスペンド＆レジューム制御、或いはトランザクション管理などを行う。この転送コントローラ２１０は、図示しないリンクコントローラやトランザクションコントローラを含むことができる。またホスト動作時のデータ転送を制御するホストコントローラやデバイス動作時のデータ転送を制御するデバイスコントローラなどを含むことができる。

設定情報レジスタ２１２は、コモントランシーバマクロセルＣＴＭを、ホスト用のトランシーバマクロセルとして使用するか、デバイス用のトランシーバマクロセルとして使用するかを設定するための情報を記憶するレジスタである。

例えば設定情報レジスタ２１２にホスト動作の設定が行われると、転送コントローラ２１０はホストコントローラとして動作する。そしてマクロセルＣＴＭをホスト用のトランシーバマクロセルとして使用してデータ転送を行う。こうすることで、データ転送制御装置やデータ転送制御装置が組み込まれる電子機器をＵＳＢホストとして動作させることができる。一方、設定情報レジスタ２１２にデバイス動作の設定が行われると、転送コントローラ２１０はデバイスコントローラとして動作する。そしてマクロセルＣＴＭをデバイス用のトランシーバマクロセルとして使用してデータ転送を行う。こうすることで、データ転送制御装置やデータ転送制御装置が組み込まれる電子機器をＵＳＢデバイスとして動作させることができる。

なお設定情報レジスタ２１２への情報の設定は、上位層（ファームウェア、ＣＰＵ）によりソフトウェア的に行ってもよいし、スイッチなどを用いてハードウェア的に行ってもよい。

バッファコントローラ２２０は、データバッファ２３０に記憶領域（エンドポイント領域、パイプ領域等）を確保したり、データバッファ２３０の記憶領域に対するアクセス制御を行う。より具体的にはバッファコントローラ２２０は、アプリケーション層デバイス側からのアクセスや、ＣＰＵ側からのアクセスや、ＵＳＢ（転送コントローラ２１０）側からのアクセスを制御したり、これらのアクセスの調停を行ったり、アクセス・アドレスの生成・管理を行う。

データバッファ２３０（パケットバッファ）は、ＵＳＢを介して転送されるデータ（送信データ又は受信データ）を一時的に格納（バッファリング）するためバッファ（ＦＩＦＯ）である。このデータバッファ２３０はＲＡＭなどのメモリにより構成できる。

３．コモントランシーバマクロセル
次にコモントランシーバマクロセルＣＴＭの詳細な構成例について説明する。図３に、マクロセルＣＴＭが含む高速ロジック回路２の構成例を示す。図３に示すように、高速ロジック回路２は、パラレル／シリアル変換回路３、第１のパラレルインターフェース４、シリアル／パラレル変換回路５、第２のパラレルインターフェース６を含む。またサンプリングクロック生成回路７を含む。なおこれらの回路の一部を省略したり、これらの回路間の接続形態を変更したり、これらとは異なる回路を追加する変形実施も可能である。

パラレル／シリアル変換回路３は、マクロセルＣＴＭの外部回路（送信ロジック回路、転送コントローラ）からのパラレルデータをパラレルインターフェース４を介して受け、シリアルデータに変換する。そして得られたシリアルデータをアナログフロントエンド回路８に出力する。

パラレルインターフェース４は、外部回路（送信ロジック回路、転送コントローラ）とパラレル／シリアル変換回路３とのインターフェースとなる回路である。このパラレルインターフェース４は、信号のバッファ回路などを含む。具体的にはパラレルインターフェース４は、例えば８ビットのパラレルデータや、そのパラレルデータが有効か否かを示すデータバリッド信号や、各種制御信号を受け、パラレル／シリアル変換回路３に出力する。

シリアル／パラレル変換回路５は、シリアルバスを介して受信したシリアルデータをアナログフロントエンド回路８から受け、パラレルデータに変換する。そして得られたパラレルデータをマクロセルＣＴＭの外部回路（受信ロジック回路、転送コントローラ）に出力する。このシリアル／パラレル変換回路５は、高い周波数のクロック（例えば４８０ＭＨｚのクロック）で入力されるシリアルデータを受けて保持し、データセルのデータを、周波数が低いクロック（例えば６０ＭＨｚのクロック）で出力するエラスティシティバッファを含むことができる。このようなエラスティシティバッファを設ければ、シリアル／パラレル変換回路５に対して、シリアル／パラレル変換機能のみならず、クロック周波数差、位相差等を吸収（補償）するバッファ機能を持たせることが可能になる。

パラレルインターフェース６は、シリアル／パラレル変換回路５と外部回路（受信ロジック回路、転送コントローラ）とのインターフェースとなる回路である。このパラレルインターフェース６は、信号のバッファ回路などを含む。具体的にはパラレルインターフェース６は、例えば３２ビットのパラレルデータや、パラレルデータを構成する各８ビットのデータセルが有効か否かを示すデータバリッド信号を外部回路に出力したり、データストローブ信号などの各種制御信号を外部回路から受ける。

サンプリングクロック生成回路７（ＨＳＤＬＬ）は、シリアルバスを介して受信したシリアルデータをサンプリングするためのサンプリングクロックを生成する。シリアル／パラレル変換回路５は、このサンプリングクロックに基づいてシリアルデータをサンプリングしてパラレルデータに変換する。このサンプリングクロック生成回路７は、例えば、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるかを検出するエッジ検出回路を含むことができる。またエッジ検出回路でのエッジ検出情報に基づいて、第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択回路を含むことができる。なおこの場合の第１〜第Ｎのクロックは、アナログフロントエンド回路８が有するクロック生成回路１０８（ＰＬＬ）により生成できる。

図４にアナログフロントエンド回路８の構成例を示す。アナログフロントエンド回路８は、ＬＳ（Low Speed）用の送信回路５０、ＦＳ（Full Speed）用の送信回路５２、ＨＳ（High Speed）用の送信回路５４を含む。またシングルエンドの受信回路５６、５８、ＦＳ用の受信回路９０、ＨＳ用の受信回路９２を含む。また検出回路９４、９６、９８や、プルアップ回路１００、プルダウン回路１０２、１０４を含む。更にリファレンス回路１０６やクロック生成回路１０８（ＰＬＬ）を含む。なおこれらの回路の一部を省略したり、これらの回路間の接続形態を変更したり、これらとは異なる回路を追加する変形実施も可能である。

送信回路５０は、ＵＳＢのＬＳモード（広義には第１の転送モード）でＵＳＢ（広義にはシリアルバス）を介してデータを送信する回路である。即ちＵＳＢのＤＰ、ＤＭの信号線を駆動してＬＳ（ロースピード）のデータ送信を行う。

送信回路５２は、ＵＳＢのＦＳモード（広義には第２の転送モード）でＵＳＢを介してデータを送信する回路である。即ちＵＳＢのＤＰ、ＤＭの信号線を駆動してＦＳ（フルスピード）のデータ送信を行う。なお送信回路５０、５２の出力が接続される第１、第２のノードＴＮ１、ＴＮ２とＤＰ、ＤＭの間には、ダンピング抵抗ＲＳＰ、ＲＳＭ（固定抵抗）が設けられている。

送信回路５４（差動電流ドライバ）は、ＵＳＢのＨＳモード（広義には第３の転送モード）でＵＳＢを介してデータを送信する回路である。即ちＵＳＢのＤＰ、ＤＭの信号線を電流駆動してＨＳ（ハイスピード）のデータ送信を行う。

受信回路５６（シングルエンドレシーバ）は、ＵＳＢのＤＰの信号線（広義には第１の信号線）に接続されるシングルエンドの受信回路である。即ちＤＰを介して入力されるシングルエンドの信号を増幅して、後段の回路に出力する。受信回路５８は、ＵＳＢのＤＭの信号線（広義には第２の信号線）に接続されるシングルエンドの受信回路である。即ちＤＭを介して入力されるシングルエンドの信号を増幅して、後段の回路に出力する。これらの受信回路５６、５８を用いることで、ＤＰ、ＤＭのラインステートのモニターが可能になる。

受信回路９０（差動レシーバ）は、ＦＳモードでＵＳＢを介してデータを受信する回路である。この受信回路９０が、ＤＰ、ＤＭの差動信号を増幅することで、ＦＳモードでの１２ＭＨｚのシリアルデータを受信できるようになる。

受信回路９２（差動レシーバ）は、ＨＳモードでＵＳＢを介してデータを受信する回路である。この受信回路９２が、ＤＰ、ＤＭの差動信号を増幅することで、ＨＳモードでの４８０ＭＨｚのシリアルデータを受信できるようになる。この受信回路９２は、通常のデータ受信時のみならず、チャープの受信時にも使用される。

検出回路９４（スケルチ回路、送信エンベロープディテクタ）は、ＵＳＢの差動データ信号線のデータの有効、無効を検出する回路であり、４８０ＭＨｚのシリアルデータとノイズとを区別するための検出処理を行う。具体的には、差動データ信号の振幅がスケルチのしきい値を上回る場合に、データが有効であることが検出される。この検出回路９４により、データが有効であることが検出されると、ＨＳ用の受信回路９２の受信データの高速ロジック回路２への出力がイネーブルにされる。

検出回路９６（切断エンベロープディテクタ）は、ＨＳモードのホスト動作時にＵＳＢ（ＵＳＢケーブル）の切断検出を行う回路である。具体的には差動データ信号の振幅が所定電圧以上になると、切断（ディスコネクション）が検出される。なおＦＳモード時にはシングルエンドの受信回路５６、５８を用いて切断を検出できる。またデバイス動作時にはＶＢＵＳを監視することで切断を検出できる。

検出回路９８は、ＶＢＵＳ検出を行う回路である。具体的には、ＵＳＢのＶＢＵＳ（広義にはシリアルバスを構成する電源ライン）の電圧を抵抗Ｒ１、Ｒ２で分圧した電圧を監視することで、ＶＢＵＳの電圧を監視する。そしてＶＢＵＳ電圧が所定電圧を超えた場合に検出信号をアクティブにする。

プルアップ回路１００は、ＤＰの信号線（第１の信号線）をプルアップするための回路である。プルダウン回路１０２は、ＤＰの信号線をプルダウンするための回路である。プルダウン回路１０４は、ＤＭの信号線（第２の信号線）をプルダウンするための回路である。これらのプルアップ回路１００、プルダウン回路１０２、１０４の各々は、抵抗とトランジスタ（スイッチ素子）で構成でき、これらのトランジスタは図示しない抵抗制御回路によりそのオン・オフが制御される。なおトランジスタのオン抵抗をプルアップ抵抗やプルダウン抵抗として代用してもよい。またＤＭの信号線にはダミー回路（ダミートランジスタ）が設けられている。

リファレンス回路１０６は、各種の基準電圧や基準電流を生成する回路であり、生成された基準電圧や基準電流を用いて、アナログフロントエンド回路８に含まれるアナログ回路（演算増幅器）が動作する。

クロック生成回路１０８は、ＵＳＢの４８０ＭＨｚのクロックを生成する回路であり、ＰＬＬなどを含む。具体的にはクロック生成回路１０８は、周波数が同一（４８０ＭＨｚ）で位相が異なる例えば５相のクロックを生成する。そして図３のサンプリングクロック生成回路７は、生成された５相のクロックに基づいてサンプリングクロックを生成する。

以上のように本実施形態では、ＵＳＢホストとして必要な回路と、ＵＳＢデバイスとして必要な回路が、１つのコモントランシーバマクロセルＣＴＭに内蔵される。従ってＣＰＵ上で動作する上位層のファームウェア等は、マクロセルＣＴＭをホスト用のマクロセルとしても使用できるし、デバイス用のマクロセルとしても使用できる。具体的には、マクロセルＣＴＭを、ソフトウェア的にホスト用又はデバイス用に切り替えることもできるし、ハードウェア的にホスト用又はデバイス用に切り替えることもできる。またユーザアプリケーションにより、マクロセルＣＴＭをホスト用として利用したり、デバイス用として利用することも可能になる。

例えば従来のＵＴＭＩ準拠のトランシーバマクロセルは、デバイス用にしか使用できず、ホスト用には使用できなかった。一方、ＵＳＢホストのデータ転送制御装置に組み込まれるトランシーバマクロセルは、ホスト用にしか使用できず、デバイス用には使用できなかった。

またホスト及びデバイスの両機能を実現できる比較例として図５のような構成のデータ転送制御装置も考えられる。図５では、ホスト用のトランシーバマクロセルＴＭ１とデバイス用のトランシーバマクロセルＴＭ２が設けられている。そして図２では、マクロセルＣＴＭは１つのポートしか持たないのに対して、図５の比較例では、ホスト用のマクロセルＴＭ１はダウンストリームポートを持ち、デバイス用のマクロセルＴＭ２はアップストリームポートを持つ。

図５の比較例では、ホスト用のアナログフロントエンド回路９０２とデバイス用のアナログフロントエンド回路９０４の両方が組み込まれるため、無駄が多く、全体としての回路規模が大きくなってしまう。また、ホスト、デバイスで共用される回路が、レイアウト方法の違いにより、マクロセルＴＭ１とＴＭ２で同等の特性を得ることができないという問題がある。

これに対して本実施形態のマクロセルＣＴＭは、ホストとしてもデバイスとしても使用でき、必要最小構成のアナログフロントエンド回路が１つのハードマクロとして構成される。従って、図５の比較例のように２つのマクロセルＴＭ１、ＴＭ２を必要とせず、１つのマクロセルＣＴＭでホストとデバイスの両方に対応できるため、アナログフロントエンド回路を大幅に小規模化できる。また上位層においてホストとデバイスの選択が行われるため、マクロセルＣＴＭのアナログ特性の劣化を防止できる。例えば図４のＨＳ用送信回路５４を最適な回路特性になるようにレイアウトしておけば、マクロセルＣＴＭがホスト用として使用された場合にも、デバイス用として使用された場合にも、同等の回路特性を維持できる。

また例えば集積回路装置の製品出荷時のテスト（検査）において、マクロセルＣＴＭの全ての回路部品をテストしておけば、マクロセルＣＴＭがホスト用として使用されるか、デバイス用として使用されるかに依存せずに、その性能、品質を保証できるようになり、テスト工程を簡素化できる。

また図３では、パラレルインターフェース４、６の部分で、マクロセルＣＴＭと外部回路を切り分けている。このような切り分けにすれば、ホスト機能、デバイス機能の区別に関係無く共通的に使用できる回路部品をハードマクロ化して、マクロセルＣＴＭとして構成できる。即ち図３において、パラレルインターフェース４よりも後段のパラレル／シリアル変換回路３等の回路部分や、パラレルインターフェース６よりも前段のシリアル／パラレル変換回路５等の回路部分は、ホスト動作時にも、デバイス動作時にも共通的に使用できる回路部分である。一方、パラレルインターフェース４よりも前段の回路部分やパラレルインターフェース６よりも後段の回路部分は、ホスト動作時とデバイス動作時とでその構成や動作が変化する可能性がある回路部分である。従って図３のような切り分けにすれば、マクロセルＣＴＭを必要最小限の回路構成とすることができ、集積回路装置の小規模化を図れる。

また図３のような切り口にすれば、クロック生成回路１０８で生成された４８０ＭＨｚのＨＳ送信用とＨＳ受信用のクロックを、外部回路に出力せずに、マクロセルＣＴＭ内だけで完結できるようになる。即ちマクロセルＣＴＭの上位層の外部回路では、６０ＭＨｚのクロックだけを使用すれば済むようになる。

また図５の比較例では、図６（Ａ）のように２つのポートが存在するため、回路基板の配線や設計が繁雑化する。また図６（Ｂ）に示すようにポートを１つにしようとすると、特性インピーダンスの合わせ込みが難しくなる。

これに対して本実施形態のマクロセルＣＴＭでは、図６（Ｃ）に示すように１つのポートを設けるだけで済むため、回路基板におけるＵＳＢレセプタクルへの配線や設計を簡素化でき、特性インピーダンスの合わせ込みを容易化できる。

なお本実施形態では図７（Ａ）に示すように、集積回路装置に複数のコモントランシーバマクロセルを配置するようにしてもよい。具体的には図７（Ａ）では、集積回路装置の側辺部ＳＤ１、ＳＤ２、ＳＤ３、ＳＤ４のうちの１つの側辺部ＳＤ２に、複数のマクロセルＣＴＭ１、ＣＴＭ２が配置されている。なお集積回路装置の側辺部とは、集積回路装置の各辺の内側（周縁部）の所与の幅の領域である。マクロセルＣＴＭ１、ＣＴＭ２は、その辺が集積回路装置の各辺に完全に一致するように配置しても良いし、集積回路装置の辺から少しだけ離れた位置に配置してもよい。

図７（Ａ）のようにすれば集積回路装置に複数のポートを持たせることが可能になる。例えば図７（Ａ）に示すようにＣＴＭ１をホスト用のマクロセルとして使用し、ＣＴＭ２をデバイス用のマクロセルとして使用すれば、集積回路装置にダウンストリームポートとアップストリームポートの両方を持たせることが可能になる。或いはＣＴＭ１、ＣＴＭ２の両方をホスト用として使用したり、デバイス用として使用することも可能となる。

なおマクロセルＣＴＭ１、ＣＴＭ２をホスト用、デバイス用のどちらに使用するかは、設定情報レジスタ２１２に設定される情報により上位層（ファームウェア、アプリケーション）が切り替えることができる。例えば図７（Ａ）では、マクロセルＣＴＭ１がホスト用に設定され、マクロセルＣＴＭ２がデバイス用に設定されているが、設定情報レジスタ２１２の情報を書き換えることで、ＣＴＭ１をデバイス用に設定し、ＣＴＭ２をホスト用に設定することもできる。

また集積回路装置の１つの側辺部のみならず、複数の側辺部にコモントランシーバマクロセルを配置してもよい。即ち集積回路装置の第１〜第４の側辺部ＳＤ１〜ＳＤ４のうちの少なくとも２つの側辺部に、少なくとも１つのコモントランシーバマクロセルを配置するようにしてもよい。例えば図７（Ｂ）では、側辺部ＳＤ１にはマクロセルＣＴＭ１が配置され、側辺部ＳＤ２にはマクロセルＣＴＭ２、ＣＴＭ３が配置され、側辺部ＳＤ３にはマクロセルＣＴＭ４が配置され、側辺部ＳＤ４にはマクロセルＣＴＭ５が配置されている。

例えばマクロセルの配置が集積回路装置のコーナー部に限定されていると、最大で４個のポートしか集積回路装置に持たせることができない。これに対して図７（Ａ）（Ｂ）では、集積回路装置の側辺部へのマクロセルの配置が可能であるため、５個以上のポートを集積回路装置に持たせることが可能になる。

以上のように本実施形態では、コモントランシーバマクロセルを集積回路装置の側辺部の任意の位置に配置できると共に、コモントランシーバマクロセルをホスト用、デバイス用として自由に切り替えることができる。従って、ユーザの様々な要求に応えることができ、ユーザのアプリケーションの自由度の幅を広げることができる。しかも、本実施形態では各コモントランシーバマクロセルは、ホスト用として使用された場合にも、デバイス用として使用された場合にも、同等のアナログ特性を発揮する。従って集積回路装置に複数のポートを持たせた場合にも、アナログ特性がほぼ揃ったコモントランシーバマクロセルを配置できるため。ポート間の回路特性の違いを最小限に抑えることができる。

本実施形態のアプリケーションとしては以下のようなものが考えられる。例えばカーナビゲーションのシステムに本実施形態の集積回路装置を組み込んだ場合には、集積回路装置のコモントランシーバマクロセルをホスト用に設定することで、カーナビゲーション（ホストストレージ）から携帯型音楽プレーヤ（デバイスストレージ）に音楽データや画像データを移動できる。或いは携帯型音楽プレーヤの音楽データをカーナビゲーションに移動して、カーナビゲーションのアンプで再生することも可能になる。

一方、集積回路装置のコモントランシーバマクロセルをデバイス用に設定することで、カーナビゲーション（デバイスストレージ）からＰＣ（パーソナルコンピュータ）などのホスト（ホストストレージ）に音楽データや画像データを移動できる。或いはインターネットのＷＥＢサイトからＰＣにダウンロードした地図データを、カーナビゲーションに移動することも可能になる。

なお、図８にコモントランシーバマクロセルＣＴＭのレイアウト例を示す。図８のようにＤＭ、ＤＰのパッドのＤ２方向（集積回路装置の外側から内側に向かう方向）側にＨＳ用送信回路５４（スイッチ素子）が配置される。またＨＳ用送信回路５４のＤ１及びＤ３方向（Ｄ２に直交する方向）側にＬＳ用送信回路５０、ＦＳ用送信回路５２、後述する終端抵抗回路が配置される。更にそのＤ１方向側にプルアップ回路１００、プルダウン回路１０２、１０４が配置され、Ｄ３方向側に切断の検出回路９６、ＨＳ用受信回路９２、スケルチの検出回路９４、リファレンス回路１０６が配置される。またＨＳ用送信回路５４のＤ２方向側にシングルエンドの受信回路５６、５８、ＦＳ用受信回路９０、ＶＢＵＳの検出回路９８などが配置される。更にそのＤ３方向側にＨＳ用送信回路５４の定電流回路が配置され、そのＤ２方向側にパラレル／シリアル変換回路３、第１のパラレルインターフェース４、シリアル／パラレル変換回路５、第２のパラレルインターフェース６、サンプリングクロック生成回路７が配置される。またサンプリングクロック生成回路７のＤ３方向側にクロック生成回路１０８が配置される。

４．ＬＳ、ＦＳ用送信回路
図９にＬＳ、ＦＳ用の送信回路５０、５２や、その送信制御回路６０、６２の構成例を示す。ＬＳ用の送信回路５０は、ＤＰ、ＤＭの信号線を駆動（電圧駆動）する第１の送信ドライバ７１、７２を含む。ＦＳ用の送信回路５２は、ＤＰ、ＤＭの信号線を駆動する第３、第４の送信ドライバ７３、７４を含む。なおＨＳ用の送信回路５４の詳細については後述する。

ＬＳ用のＤＰ側送信ドライバ７１を構成する第１のＰ型トランジスタＰＴ１は、送信ドライバ７１の出力ノードである第１の出力ノードＱＮ１とＡＶＤＤ（広義には第１の電源）との間に設けられると共にそのゲートに第１のＰ側送信制御信号ＯＰ１が入力される。また送信ドライバ７１を構成する第１のＮ型トランジスタＮＴ１は、出力ノードＱＮ１とＡＶＳＳ（広義には第２の電源）との間に設けられると共にそのゲートに第１のＮ側送信制御信号ＯＮ１が入力される。

ＬＳ用のＤＭ側送信ドライバ７２を構成する第２のＰ型トランジスタＰＴ２は、送信ドライバ７２の出力ノードである第２の出力ノードＱＮ２と電源ＡＶＤＤとの間に設けられると共にそのゲートに第２のＰ側送信制御信号ＯＰ２が入力される。また送信ドライバ７２を構成する第２のＮ型トランジスタＮＴ２は、出力ノードＱＮ２と電源ＡＶＳＳとの間に設けられると共にそのゲートに第２のＮ側送信制御信号ＯＮ２が入力される。

ＦＳ用のＤＰ側送信ドライバ７３を構成する第３のＰ型トランジスタＰＴ３は、送信ドライバ７３の出力ノードである第３の出力ノードＱＮ３と電源ＡＶＤＤとの間に設けられると共にそのゲートに第３のＰ側送信制御信号ＯＰ３が入力される。また送信ドライバ７３を構成する第３のＮ型トランジスタＮＴ３は、出力ノードＱＮ３と電源ＡＶＳＳとの間に設けられると共にそのゲートに第３のＮ側送信制御信号ＯＮ３が入力される。

ＦＳ用のＤＭ側送信ドライバ７４を構成する第４のＰ型トランジスタＰＴ４は、送信ドライバ７４の出力ノードである第４の出力ノードＱＮ４と電源ＡＶＤＤとの間に設けられると共にそのゲートに第４のＰ側送信制御信号ＯＰ４が入力される。また送信ドライバ７４を構成する第４のＮ型トランジスタＮＴ４は、出力ノードＱＮ４と電源ＡＶＳＳとの間に設けられると共にそのゲートに第４のＮ側送信制御信号ＯＮ４が入力される。

なお送信ドライバ７１、７２、７３、７４は図９の構成に限定されず、その接続関係を変更したり他のトランジスタを追加する構成としてもよい。

ＬＳ用の第１の送信制御回路６０は、ＬＳ用のデータ信号ＬＳＤＰＯＵＴ、ＬＳＤＭＯＵＴとイネーブル信号ＬＳＯＵＴＥＮＢを受け、第１のＰ側、Ｎ側送信制御信号ＯＰ１、ＯＮ１と第２のＰ側、Ｎ側送信制御信号ＯＰ２、ＯＮ２を生成して出力する。この送信制御回路６０は、信号ＯＰ１、ＯＮ１を生成する第１の信号生成回路８１と信号ＯＰ２、ＯＮ２を生成する第２の信号生成回路８２を含む。

ＦＳ用の第２の送信制御回路６２は、ＦＳ用のデータ信号ＦＳＤＰＯＵＴ、ＦＳＤＭＯＵＴとイネーブル信号ＦＳＯＵＴＥＮＢを受け、第３のＰ側、Ｎ側送信制御信号ＯＰ３、ＯＮ３と第４のＰ側、Ｎ側送信制御信号ＯＰ４、ＯＮ４を生成して出力する。この送信制御回路６２は、信号ＯＰ３、ＯＮ３を生成する第３の信号生成回路８３と信号ＯＰ４、ＯＮ４を生成する第４の信号生成回路８４を含む。

ＨＳ用の送信制御回路６４は、ＨＳ用のデータ信号ＨＳＤＰＵＯＴ、ＨＳＤＭＯＵＴとイネーブル信号ＨＳＯＵＴＥＮＢを受け、第１〜第３の送信制御信号ＧＣ１、ＧＣ２、ＧＣ３を生成して出力する。

そしてＬＳ用の送信制御回路６０は、ＦＳ用の送信制御回路６２が出力する送信制御信号ＯＰ３、ＯＮ３、ＯＰ４、ＯＮ４よりも立ち上がり時間又は立ち下がり時間が長い送信制御信号ＯＰ１、ＯＮ１、ＯＰ２、ＯＮ２を出力する。別の言い方をすればスルーレートが低い送信制御信号を出力する。ここで立ち上がり時間は、信号レベルが波高の１０パーセントになった時刻から波高の９０パーセントになった時刻に至るまでの時間と定義できる。また立ち下がり時間は、信号レベルが波高の９０パーセントになった時刻から波高の１０パーセントになった時刻に至るまでの時間と定義できる。

また図９に示すように本実施形態の集積回路装置は、送信ドライバ７１、７３の出力ノードＱＮ１、ＱＮ３が接続される第１のノードＴＮ１と、ＤＰの信号線との間に設けられる第１のダンピング抵抗ＲＳＰ（固定抵抗）を含むことができる。また送信ドライバ７２、７４の出力ノードＱＮ２、ＱＮ４が接続される第２のノードＴＮ２と、ＤＭの信号線との間に設けられる第２のダンピング抵抗ＲＳＭ（固定抵抗）を含むことができる。

更に図１０に示すように、ノードＴＮ１と電源ＡＶＳＳとの間に設けられる第１の終端抵抗回路３０と、ノードＴＮ２と電源ＡＶＳＳとの間に設けられる第２の終端抵抗回路３２を設けてもよい。これらの終端抵抗回路３０、３２は、ＨＳのデータ転送時にＤＰ、ＤＭの信号線を終端するための回路であり、その終端抵抗値が例えば可変に制御される。

また図１０に示すように終端抵抗制御回路４０を設けてもよい。この終端抵抗制御回路４０は、終端抵抗回路３０、３２の終端抵抗値を可変に制御（設定）するための回路であり、終端抵抗設定情報レジスタ４２を含む。具体的には終端抵抗制御回路４０は抵抗制御信号ＣＰ（ＣＰ１〜ＣＰ３）、ＣＭ（ＣＭ１〜ＣＭ３）を終端抵抗回路３０、３２に出力する。抵抗制御信号ＣＰ、ＣＭの電圧レベルは、終端抵抗設定情報レジスタ４２の設定情報（設定値）に基づき設定される。この終端抵抗設定情報レジスタ４２への設定情報の書き込みは、例えばファームウェア（処理部、ＣＰＵ）により行うことができる。

図１０では、ＬＳ、ＦＳモード時には、例えば終端抵抗回路３０、３２の抵抗を構成するトランジスタをオフ状態にすることで、抵抗ＲＳＰ、ＲＳＭを、ＬＳ、ＦＳ用のダンピング抵抗として用いる。一方、ＨＳモード時には、ＬＳ用、ＦＳ用の送信回路５０、５２をディスエーブル状態に設定することで、抵抗ＲＳＰと終端抵抗回路３０からなる抵抗と、抵抗ＲＳＭと終端抵抗回路３２からなる抵抗を、ＨＳ用の終端抵抗として用いることが可能になる。従って、ＬＳ、ＦＳモード時とＨＳモード時で抵抗ＲＳＰ、ＲＳＭを共用できるようになるため、回路の小規模化を図れる。

図１１に、ＬＳ、ＦＳ用の送信回路５０、５２等のレイアウト例を示す。図１１において第１の領域ＡＲ１にはＤＰ側の回路が配置され、第２の領域ＡＲ２にはＤＭ側の回路が配置される。これらの領域ＡＲ１、ＡＲ２は、図１１のＤ２方向に沿ったラインを対称軸として例えば線対称に配置される。

ＤＰ側の領域ＡＲ１は第１のＰ型トランジスタ領域ＡＲＰ１、第１のＮ型トランジスタ領域ＡＲＮ１を含む。また第１の抵抗領域ＡＲＲ１を含む。そして領域ＡＲＰ１とＡＲＮ１は隣接して形成され、ＡＲＮ１とＡＲＲ１も隣接して形成される。

一方、ＤＭ側の領域ＡＲ２は第２のＰ型トランジスタ領域ＡＲＰ２、第２のＮ型トランジスタ領域ＡＲＮ２を含む。また第２の抵抗領域ＡＲＲ２を含む。そして領域ＡＲＰ２とＡＲＮ２は隣接して形成され、ＡＲＮ２とＡＲＲ２も隣接して形成される。

そして本実施形態では図１１に示すように、図９、図１０のＬＳ用のＤＰ側送信ドライバ７１を構成するＰ型トランジスタＰＴ１とＦＳ用のＤＰ側送信ドライバ７３を構成するＰ型トランジスタＰＴ３が、Ｐ型トランジスタ領域ＡＲＰ１に形成される。またＬＳ用のＤＰ側送信ドライバ７１を構成するＮ型トランジスタＮＴ１とＦＳ用のＤＰ側送信ドライバ７３を構成するＮ型トランジスタＮＴ３が、Ｎ型トランジスタ領域ＡＲＮ１に形成される。

一方、ＬＳ用のＤＭ側送信ドライバ７２を構成するＰ型トランジスタＰＴ２とＦＳ用のＤＭ側送信ドライバ７４を構成するＰ型トランジスタＰＴ４が、Ｐ型トランジスタ領域ＡＲＰ２に形成される。またＬＳ用のＤＭ側送信ドライバ７２を構成するＮ型トランジスタＮＴ２とＦＳ用のＤＭ側送信ドライバ７４を構成するＮ型トランジスタＮＴ４が、Ｎ型トランジスタ領域ＡＲＮ２に形成される。

このように本実施形態では、ＬＳ用の送信ドライバを構成するＰ型トランジスタとＦＳ用の送信ドライバを構成するＰ型トランジスタが同じＰ型トランジスタ領域にまとめて形成される。またＬＳ用の送信ドライバを構成するＮ型トランジスタとＦＳ用の送信ドライバを構成するＮ型トランジスタが同じＮ型トランジスタ領域にまとめて形成される。

また図１１では、図９、図１０のダンピング抵抗ＲＳＰが、Ｎ型トランジスタ領域ＡＲＮ１に隣接する抵抗領域ＡＲＲ１に形成される。またダンピング抵抗ＲＳＭが、Ｎ型トランジスタ領域ＡＲＮ２に隣接する抵抗領域ＡＲＲ２に形成される。これらのダンピング抵抗ＲＳＰ、ＲＳＭは例えばＮ型拡散層（Ｎ＋拡散層、アクティブ領域）で形成できる。

また図１１では、図１０のＤＰ側の終端抵抗回路３０を構成するＮ型トランジスタＮＴＲＴＰが、ＤＰ側のＮ型トランジスタ領域ＡＲＮ１に形成される。またＤＭ側の終端抵抗回路３２を構成するＮ型トランジスタＮＴＲＴＭが、ＤＭ側のＮ型トランジスタ領域ＡＲＮ２に形成される。

図１２に領域ＡＲ２の詳細なレイアウト例を示す。なお領域ＡＲ１のレイアウトも図１２と同様である。図１２に示すようにＰ型トランジスタ領域ＡＲＰ２には、ＬＳ用送信ドライバ７２のＰ型トランジスタＰＴ２とＦＳ用送信ドライバ７４のＰ型トランジスタＰＴ４がＤ２方向に並んで配置されている。またＮ型トランジスタ領域ＡＲＮ２には、ＬＳ用送信ドライバ７２のＮ型トランジスタＮＴ２とＦＳ用送信ドライバ７４のＮ型トランジスタＮＴ４がＤ２方向に並んで配置されている。更にこれらのＮ型トランジスタＮＴ２、ＮＴ４と、図１０の終端抵抗回路３２を構成するＮ型トランジスタＮＴＲＴＭがＤ２方向に並んで配置されている。また抵抗領域ＡＲＲ２には、Ｎ型拡散領域（Ｎ＋拡散領域）で形成されるダンピング抵抗ＲＳＭが形成されている。

ＤＭのパッドからの信号線８６は、抵抗領域ＡＲＲ２のダンピング抵抗ＲＳＭの一端に接続される。そしてダンピング抵抗ＲＳＭの他端に接続される信号線８８は、トランジスタＰＴ２、ＰＴ４、ＮＴ２、ＮＴ４のドレインに接続される。

図９、図１０に示すように、ＵＳＢ２．０では非常に高速なＨＳ用の送信回路５４が設けられ、この送信回路５４はＤＰ、ＤＭの信号線を電流駆動する。従って、ＬＳ用の送信回路として、送信回路の出力ノードに大きな容量が付加される構成の回路を採用すると、ＨＳモード時にこの大きな容量の充放電が必要になってしまい、ＨＳの高速データ転送の実現が困難になる。更に送信回路が大規模化したり制御が複雑化するなどの問題も招く。

この点、図９、図１０のＬＳ用の送信回路５０では、ノードＴＮ１、ＴＮ２にはそれほど大きな容量が付加されない。従って、ＨＳ用の送信回路５４によるＨＳ転送に悪影響が及ぶのを防止できる。またＬＳ用の送信回路５０は、ＦＳ用の送信回路５２と同様の構成により実現できるため、その回路規模を大幅に小さくできる。そして、このように回路規模が小さければ、マクロセルＣＴＭ内の空いたスペースにＬＳ用の送信回路５０を配置できるため、集積回路装置のレイアウト面積を小規模化できる。特に図１１では、領域ＡＲ１、ＡＲ２においてＬＳ用の送信回路５０を構成するトランジスタとＦＳ用の送信回路５２を構成するトランジスタとがまとめて形成される。従って、ＬＳ用の送信回路５０を設けたことによる回路面積の増加を最小限に抑えることが可能になる。

なお図９〜図１２では集積回路装置にダンピング抵抗ＲＳＰ、ＲＳＭを内蔵させているが、これを内蔵しない構成とする変形実施も可能である。この場合にはダンピング抵抗ＲＳＰ、ＲＳＭを外付けパーツで実現すればよい。

また図１０〜図１２では、集積回路装置に終端抵抗回路３０、３２や終端抵抗制御回路４０を設けているが、これを設けない構成とすることもできる。この場合には、ＨＳモード時にＦＳ用の送信回路５２がＤＰ、ＤＭの信号線を「０」でドライブし、ダンピング抵抗ＲＳＰ、ＲＳＭを終端抵抗として機能させればよい。

また図１１、図１２では、Ｐ型トランジスタ領域ＡＲＰ１とＮ型トランジスタ領域ＡＲＮ１が隣接し、Ｐ型トランジスタ領域ＡＲＰ２とＮ型トランジスタ領域ＡＲＮ２が隣接しているが、これらを隣接させない変形実施も可能である。例えばＰ型トランジスタ領域ＡＲＰ１とＮ型トランジスタ領域ＡＲＮ１の間に抵抗領域ＡＲＲ１を形成したり、Ｐ型トランジスタ領域ＡＲＰ２とＮ型トランジスタ領域ＡＲＮ２の間に抵抗領域ＡＲＲ２を形成する変形実施も可能である。

図１３（Ａ）に、送信制御回路６０、６２の含む信号生成回路８１、８２、８３、８４の詳細な構成例を示す。また図１３（Ｂ）に、図１３（Ａ）の信号生成回路の真理値表を示す。

信号ＯＵＴＥＮＢがＨ（Ｈｉｇｈ）レベルである場合には、トランジスタＴＡ１２、ＴＡ１３がオン状態になり、これらのトランジスタＴＡ１２、ＴＡ１３を介してノードＮ１とＮ２が接続される。この状態で、信号ＩＮがＬ（Ｌｏｗ）レベルであると、トランジスタＴＡ１がオン状態になり、ノードＮ１及びＮ２が共にＨレベルになる。従ってインバータＩＮＶ２、ＩＮＶ４の出力である送信制御信号ＯＰ、ＯＮは共にＨレベルになる。そして信号ＯＰ、ＯＮがＨレベルになると、図９から明らかなように、信号ＯＰ、ＯＮが入力される送信ドライバの出力はＬレベルになる。

一方、信号ＩＮがＨレベルであると、トランジスタＴＡ２がオン状態になり、ノードＮ１及びＮ２が共にＬレベルになる。従って信号ＯＰ、ＯＮは共にＬレベルになる。そして信号ＯＰ、ＯＮがＬレベルになると、図９から明らかなように、信号ＯＰ、ＯＮが入力される送信ドライバの出力はＨレベルになる。

信号ＯＵＴＥＮＢがＬレベルである場合には、トランジスタＴＡ１１、ＴＡ１４がオン状態になり、ノードＮ１はＨレベルになり、ノードＮ２はＬレベルになる。従って信号ＯＰはＨレベルになり、信号ＯＮはＬレベルになる。すると、図９から明らかなように、信号ＯＰ、ＯＮが入力される送信ドライバの出力はハイインピーダンス状態になる。

図１４（Ａ）（Ｂ）に、ＬＳ用の送信ドライバ７１、７２に入力される送信制御信号ＯＰ１、ＯＮ１、ＯＰ２、ＯＮ２の波形例を示し、図１４（Ｃ）に、ＬＳ用の送信ドライバ７１、７２の出力信号ＤＰ、ＤＭの波形例を示す。

図１４（Ａ）（Ｂ）に示すように、信号ＯＰ１、ＯＰ２は立ち下がり時間が長く、立ち上がり時間が短い波形になっている。これは、図１３（Ａ）のＮ型トランジスタＴＡ６のトランジスタサイズ（Ｗ／Ｌ、電流供給能力）を小さくし、Ｐ型トランジスタＴＡ５のトランジスタサイズを大きくすることで実現される。一方、信号ＯＮ１、ＯＮ２は立ち上がり時間が長く、立ち下がり時間が短い波形になっている。これは、図１３（Ａ）のＰ型トランジスタＴＡ９のトランジスタサイズを小さくし、Ｎ型トランジスタＴＡ１０のトランジスタサイズを大きくすることで実現される。

図１４（Ａ）のＤ１のように信号ＯＰ１の立ち下がり時間を長くすれば、図１４（Ｃ）のＥ１のように信号ＤＰの立ち上がり時間を長くできる。また図１４（Ａ）のＤ２のように信号ＯＮ１の立ち上がり時間を長くすれば、図１４（Ｃ）のＥ２のように信号ＤＰの立ち下がり時間を長くできる。従って、信号ＤＰの立ち上がり時間及び立ち下がり時間の両方を長くできる。

図１４（Ｂ）のＤ３のように信号ＯＮ２の立ち上がり時間を長くすれば、図１４（Ｃ）のＥ３のように信号ＤＭの立ち下がり時間を長くできる。また図１４（Ｂ）のＤ４のように信号ＯＰ２の立ち下がり時間を長くすれば、図１４（Ｃ）のＥ４のように信号ＤＭの立ち上がり時間を長くできる。従って、信号ＤＭの立ち上がり時間及び立ち下がり時間の両方を長くできる。

このように本実施形態では、図１３（Ａ）のトランジスタＴＡ５、ＴＡ６、ＴＡ９、ＴＡ１０等のトランジスタサイズを変えるだけで、信号ＤＰ、ＤＭの立ち上がり時間、立ち下がり時間を制御して長くすることが可能になる。従って、５０〜３５０ｐｆの範囲の負荷容量に対して、ＤＰ、ＤＭの立ち上がり時間及び立ち下がり時間を７５〜３００ｎｓの範囲に容易に収めることが可能になり、ＬＳモードにおけるＵＳＢの規格を遵守できる。またトランジスタＴＡ５、ＴＡ６、ＴＡ９、ＴＡ１０のトランジスタサイズを変更しても、送信ドライバ７１、７２の出力ノードＱＮ１、ＱＮ２の負荷容量は変化しないため、送信回路５４によるＨＳモードのデータ転送に悪影響が及ぶのを防止できる。

５．ＨＳ用送信回路
図１５にＨＳ用の送信回路５４（電流ドライバ）の構成例を示す。このＨＳ用送信回路５４は、定電流回路１０、第１〜第３のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３を含む。

定電流回路１０（電流源、電流回路）は電源ＡＶＤＤとノードＮＤとの間に設けられる。スイッチ素子ＳＷ１は、ノードＮＤと、ＤＰの信号線との間に設けられる。スイッチ素子ＳＷ２は、ノードＮＤと、ＤＭの信号線との間に設けられる。スイッチ素子ＳＷ３はノードＮＤと電源ＡＶＳＳとの間に設けられる。これらのスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３はトランジスタ（ＣＭＯＳトランジスタ、Ｎ型トランジスタ）により構成でき、そのオン・オフ制御は送信制御信号ＧＣ１、ＧＣ２、ＧＣ３により行われる。

ＨＳ用送信回路５４は、定電流回路１０からの電流により、スイッチ素子ＳＷ１又はＳＷ２を介してＤＰ又はＤＭの信号線を駆動（電流駆動）する。具体的には、図９の送信制御回路６４からの送信制御信号ＧＣ１、ＧＣ２、ＧＣ３に基づいてスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３がオン・オフ制御されて、ＤＰ、ＤＭの信号線が駆動される。

なお定電流回路１０から流れる電流の値を可変に制御する電流制御回路を更に設けてもよい。このようにすれば、ＤＰ、ＤＭの出力ハイレベル電圧の調整が可能になる。またスイッチ素子ＳＷ１を構成するトランジスタのゲートに対して第１の送信制御信号を出力する第１のバッファ回路と、スイッチ素子ＳＷ２を構成するトランジスタのゲートに対して第２の送信制御信号を出力する第２のバッファ回路を設けてもよい。そして第１、第２のバッファ回路の各々に、第１のインバータと、第１のインバータの出力ノードにその入力ノードが接続される第２のインバータと、第１のインバータの出力ノードに接続される容量調整回路を含ませてもよい。このようにすれば、ＨＳ用送信回路５４の出力のスルーレートを調整できるようになる。

６．終端抵抗回路
図１６に、図１０の終端抵抗回路３０の構成例を示す。なお終端抵抗回路３２、３４も図１６と同様の構成になる。

終端抵抗回路３０は抵抗回路３６、３７、３８を含む。これらの抵抗回路３６、３７、３８の各々は複数のトランジスタにより構成される。具体的には図１７（Ａ）（Ｂ）（Ｃ）に示すように抵抗回路３６、３７、３８は、各々、例えば５個、１２個、３個の並列接続されたＮ型トランジスタにより構成される。これらのＮ型トランジスタは、図１１、図１２においてＮ型トランジスタ領域ＡＲＮ１、ＡＲＮ２に形成されるトランジスタＮＴＲＴＰ、ＮＴＲＴＭである。そしてこれらのＮ型トランジスタのドレインにはノードＴＮ１が接続され、ソースには電源ＡＶＳＳが接続される。また抵抗回路３６、３７、３８を構成するＮ型トランジスタのゲートには、各々、終端抵抗制御回路４０からの抵抗制御信号ＣＰ１、ＣＰ２、ＣＰ３が入力される。そして抵抗制御信号ＣＰ１、ＣＰ２、ＣＰ３がアクティブになると、抵抗回路３６、３７、３８を構成するＮ型トランジスタがオンになり、そのオン抵抗値が、抵抗回路３６、３７、３８の抵抗値（終端抵抗値）になる。

例えば抵抗制御信号ＣＰ１〜ＣＰ３が全てアクティブである場合には、抵抗回路３６、３７、３８を構成する並列接続された２０個（＝５＋１２＋３）のトランジスタが全てオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば２．４Ωになる。そしてＲＳＰの固定抵抗値ｒｓｐ＝３９Ωであるため、終端抵抗値は４１．４Ωになる。

また抵抗制御信号ＣＰ１、ＣＰ３がアクティブであり、ＣＰ２が非アクティブである場合には、抵抗回路３６、３８を構成する並列接続された８個（＝５＋３）のトランジスタがオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば６．０Ωになる。従って終端抵抗値は３９＋６．０＝４５Ωになる。

また抵抗制御信号ＣＰ１がアクティブであり、ＣＰ２、ＣＰ３が非アクティブである場合には、抵抗回路３６を構成する並列接続された５個のトランジスタがオン状態になり、これらのトランジスタのオン抵抗値により形成される並列抵抗値は例えば９．６Ωになる。従って終端抵抗値は３９＋９．６＝４８．６Ωになる。

以上のように図１０、図１６では、ＤＰ、ＤＭの終端抵抗値を可変に制御できる。これにより、ＤＰ、ＤＭの出力ハイレベル電圧を調整できるようになる。また受信側の終端抵抗値とのインピーダンスマッチングがとれていない場合に、送信側の終端抵抗値を変更することで、インピーダンスマッチングをとることも可能になる。

７．受信回路、検出回路
図１８に、図４のシングルエンドの受信回路５６の構成例を示す。なお受信回路５８も図１８と同様の構成になる。受信回路５６は、ＤＰ（ＤＭ）の信号が入力される第１のインバータ１４０と、第１のインバータ１４０の出力ノードＮＣ１がその入力に接続される第２のインバータ１４１を含む。更に第３、第４のインバータ１４２、１４４を含む。

図１８においてＤＰの信号がＬレベルの場合には、出力ノードＮＣ２の電圧がＬレベルになり、トランジスタＴＣ５がオンになり、Ｐ型トランジスタ側のオン抵抗が小さくなる。これにより、ＤＰ（ＤＭ）の信号がＬベルからＨレベルに変化する時のしきい値電圧が高くなる。一方、ＤＰ（ＤＭ）の信号がＨレベルの場合には、出力ノードＮＣ２の電圧がＨレベルになり、トランジスタＴＣ７がオンになり、Ｎ型トランジスタ側のオン抵抗が小さくなる。これにより、ＤＰ（ＤＭ）の信号がＨレベルからＬレベルに変化する時のしきい値電圧が低くなる。以上によりしきい値電圧についてのヒステリシス特性が実現される。

また図１８では、イネーブル信号ＳＥＥＮＢ１（ＳＥＥＮＢ２）がＬレベル（ノンアクティブ）になると、トランジスタＴＣ６がオンになり、インバータ１４０の出力ノードＮＣ１がＨレベル（ＡＶＤＤ）に設定される。またトランジスタＴＣ１１がオンになり、インバータ１４１の出力ノードＮＣ２がＬレベル（ＡＶＳＳ）に設定される。またトランジスタＴＣ８がオフになり、インバータ１４１のトランジスタＴＣ８、ＴＣ９、ＴＣ１０の経路で流れる電流がオフにされる。

ＵＳＢケーブルの接続前では、ＤＰ、ＤＭの信号線は、何も信号が供給されない浮いた状態になっている。従って、この浮いた状態のＤＰ、ＤＭの信号線がインバータ１４０のトランジスタＴＣ２、ＴＣ３に接続されると、インバータ１４０に貫通電流が発生する可能性がある。これに対して図１８では、イネーブル信号ＳＥＥＮＢ１（ＳＥＥＮＢ２）がＬレベルになると、インバータ１４０、１４１の出力ノードＮＣ１、ＮＣ２が電源電圧（ＡＶＤＤ、ＡＶＳＳ）に設定される。従ってＵＳＢケーブルの接続前において、イネーブル信号ＳＥＥＮＢ１、ＳＥＥＮＢ２をＬレベルに設定するようにすれば、インバータ１４０、１４１、１４２、１４４において貫通電流が発生する事態を防止できる。

図１９に図４のＦＳ用の受信回路９０（差動レシーバ）の構成例を示す。なおＨＳ用の受信回路９２も図１９と同様の構成になる。

受信回路９０は、演算増幅回路１２０、１２２と、出力回路１２４と、インバータ１２６、１２８を含む。ＤＰ、ＤＭの信号は、演算増幅回路１２０の第１、第２の差動入力であるトランジスタＴＢ３、ＴＢ４のゲートに入力される。演算増幅回路１２０の出力ノードＮＢ２、ＮＢ１からの出力信号は、演算増幅回路１２２の第１、第２の差動入力であるトランジスタＴＢ８、ＴＢ９のゲートに入力される。演算増幅回路１２２の出力ノードＮＢ４からの出力信号は、出力回路１２４のトランジスタＴＢ１１のゲートに入力される。そして出力回路１２４の出力ノードＮＢ５からの出力信号は、トランジスタＴＢ１４、ＴＢ１５により構成されるインバータ１２６とトランジスタＴＢ１６、ＴＢ１７により構成されるインバータ１２８によりバッファリングされて、信号ＤＩＮとして出力される。

図１９では、イネーブル信号ＥＮＢがＬレベル（ＡＶＳＳ）である場合には、基準電圧ＶＲＥＦもＬレベルになる。これにより電流源用トランジスタＴＢ５、ＴＢ１０、ＴＢ１２がオフになり、低消費電力化を図れる。またトランジスタＴＢ１３がオンになるため、出力回路１２４の出力ノードＮＢ５がＨレベル（ＡＶＤＤ）になり、インバータ１２６、１２８に貫通電流が発生してしまう事態を防止できる。

図２０に図４のスケルチの検出回路９４の構成例を示す。なお切断の検出回路９６も同様の構成になる。検出回路９４は、差動アンプ回路１６０、第１及び第２のピークホールド回路１６２、１６４、定電位設定回路１６６、比較回路１６８を含む。差動アンプ回路１６０は、ＤＰ、ＤＭの差分の電圧を増幅し、差動出力信号ＧＰ、ＧＭを生成する。第１のピークホールド回路１６２は、差動出力信号の一方の出力信号ＧＰのピーク値を検出し、ノードＰＫＨに保持する。第２のピークホールド回路１６４は、差動出力信号の他方の出力信号ＧＭのピーク値を検出し、ノードＰＫＨに保持する。定電位設定回路１６６は、ノードＰＫＨの電位変化速度よりもゆっくり変化するような時定数で、ノードＰＫＨの電位を、信号の未検出状態に対応した一定電位に戻す。比較回路１６８は、基準電位ＲＰとノードＰＫＨの電位を比較し、その結果をＨＳ＿ＳＱとして出力する。このように図２０の検出回路９４は、ＤＰ、ＤＭの差動データ信号に基づき得られた差動出力信号ＧＰ、ＧＭのピーク値をノードＰＫＨに保持し、このＰＫＨの電位を、信号未検出状態に関連付けられた一定電位に、ゆっくりとした時定数で戻すようにしている。そして、このノードＰＫＨの電位を、基準レベルＲＰと比較するようにしたので、ＤＰ、ＤＭの差動データ信号が微小振幅かつ高速の場合でも、受信データの有無を精度良く判別できるようになる。

図２１に図４の検出回路９８の構成例を示す。図２１の検出回路９８は、図１８のシングルエンドの受信回路９０とほぼ同一構成であり、異なる点は、図１８のトランジスタＴＣ６、ＴＣ８、ＴＣ１１に相当するトランジスタが図２１では無い点である。

図２１のような、しきい値電圧についてのヒステリシス特性を有する検出回路９８を用いることで、信号ノイズに対する耐性が高くなり、より信頼性が高く確実なＶＢＵＳ電圧の検出が可能になる。

８．電子機器
図２２に本実施形態の電子機器の構成例を示す。この電子機器３００は、本実施形態で説明した集積回路装置であるデータ転送制御装置３１０と、ＡＳＩＣなどで構成されるアプリケーション層デバイス３２０と、ＣＰＵ３３０と、ＲＯＭ３４０と、ＲＡＭ３５０と、表示部３６０と、操作部３７０を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。

ここでアプリケーション層デバイス３２０は、例えば、携帯電話のアプリケーションエンジンを実現するデバイスや、情報記憶媒体（ハードディスク、光ディスク）のドライブを制御するデバイスや、プリンタを制御するデバイスや、ＭＰＥＧエンコーダ、ＭＰＥＧデコーダ等を含むデバイスなどである。処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器全体の制御を行う。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。

なお図２２ではＤＭＡバスとＣＰＵバスが分離されているが、これらを共通化してもよい。またデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。

また本実施形態の電子機器３００としては、携帯電話機、携帯型音楽プレーヤ、携帯型映像プレーヤ、ビデオカメラ、デジタルカメラ、光ディスクドライブ装置、ハードディスクドライブ装置、オーディオ機器、携帯型ゲーム機、電子手帳、電子辞書又は携帯型情報端末等の種々のものが考えられる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源、第１の信号線、第２の信号線等）と共に記載された用語（ＡＶＤＤ、ＡＶＳＳ、ＤＰ、ＤＭ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置、データ転送制御装置、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。また、本実施形態では、ＵＳＢ２．０への本発明の適用例について説明したが、本発明は、ＵＳＢ２．０と同様の思想に基づく規格や、ＵＳＢ２．０を発展させた規格等にも適用できる。

集積回路装置のレイアウト例。 本実施形態の集積回路装置により実現されるデータ転送制御装置の構成例。 コモントランシーバマクロセルの高速ロジック回路の構成例。 コモントランシーバマクロセルのアナログフロントエンド回路の構成例。 比較例の構成例。 図６（Ａ）（Ｂ）（Ｃ）は回路基板の配線やポートの説明図。 図７（Ａ）（Ｂ）は複数のトランシーバマクロセルを設ける手法の説明図。 コモントランシーバマクロセルのレイアウト例。 送信回路、送信制御回路の構成例。 送信回路、送信制御回路の他の構成例。 ＬＳ、ＦＳ用送信回路等のレイアウト例。 ＬＳ、ＦＳ用送信回路等の詳細なレイアウト例。 図１３（Ａ）（Ｂ）は送信制御回路の信号生成回路の構成及び真理値表。 図１４（Ａ）（Ｂ）（Ｃ）は送信制御信号等の信号波形例。 ＨＳ用送信回路の構成例。 終端抵抗回路の構成例。 図１７（Ａ）（Ｂ）（Ｃ）は抵抗回路を構成するＮ型トランジスタの例。 シングルエンドの受信回路の構成例。 ＦＳ、ＨＳ用の受信回路の構成例。 スケルチ、遮断の検出回路の構成例。 ＶＢＵＳの検出回路の構成例。 電子機器の構成例。

符号の説明

ＣＴＭ、ＣＴＭ１〜ＣＴＭ５ コモントランシーバマクロセル、
ＰＴ１、ＰＴ２、ＰＴ３、ＰＴ４ Ｐ型トランジスタ、
ＮＴ１、ＮＴ２、ＮＴ３、ＮＴ４ Ｎ型トランジスタ、
ＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４ 出力ノード、
ＯＰ１、ＯＮ１、ＯＰ２、ＯＮ２、ＯＰ３、ＯＮ３、ＯＰ４、ＯＮ４ 送信制御信号、
ＧＣ１、ＧＣ２、ＧＣ３ 送信制御信号、
２ 高速ロジック回路、３ パラレル／シリアル変換回路、
４、６ パラレルインターフェース、５ シリアル／パラレル変換回路、
８ アナログフロントエンド回路、１０ 定電流回路、
３０、３２、３４ 終端抵抗回路、４０ 終端抵抗制御回路、
４２ 終端抵抗設定情報レジスタ、５０ ＬＳ用送信回路、５２ ＦＳ用送信回路、
５４ ＨＳ用送信回路、６０ ＬＳ用送信制御回路、６２ ＦＳ用送信制御回路、
６４ ＨＳ用送信制御回路、７１、７２、７３、７４ 送信ドライバ、
８１、８２、８３、８４ 信号生成回路、９０ ＦＳ用受信回路、
９２ ＨＳ用受信回路、９４、９６、９８ 検出回路、１００ プルアップ回路、
１０２、１０４ プルダウン回路、１０６ リファレンス回路、
１０８ クロック生成回路

Claims (12)

1. ＵＳＢのシリアルバスを介したデータ転送のためのマクロセルであって、ホスト動作に必要な回路とデバイス動作に必要な回路とを有する少なくとも１つのコモントランシーバマクロセルを含み、
   前記コモントランシーバマクロセルは、
   前記シリアルバスを介してデータを送受信するための回路を有するアナログフロントエンド回路と、
   論理層回路と、
   前記コモントランシーバマクロセルを、ホスト用のトランシーバマクロセルとして使用するか、デバイス用のトランシーバマクロセルとして使用するかを設定するための情報を記憶する設定情報レジスタとを含み、
   前記アナログフロントエンド回路は、
   第１の転送モードで前記シリアルバスを介してデータを送信する第１の転送モード用送信回路と、
   前記第１の転送モードよりもデータ転送が高速な第２の転送モードで前記シリアルバスを介してデータを送信する第２の転送モード用送信回路と、
   前記第２の転送モードよりもデータ転送が高速な第３の転送モードで前記シリアルバスを介してデータを送信する第３の転送モード用送信回路と、
   前記シリアルバスを構成する差動データ信号線の第１の信号線に接続される第１のシングルエンド受信回路と、
   前記差動データ信号線の第２の信号線に接続される第２のシングルエンド受信回路と、
   前記第２の転送モードで前記シリアルバスを介してデータを受信する第２の転送モード用受信回路と、
   前記第３の転送モードで前記シリアルバスを介してデータを受信する第３の転送モード用受信回路と、
   前記差動データ信号線のデータの有効、無効を検出する第１の検出回路と、
   前記シリアルバスの切断検出を行う第２の検出回路と、
   前記差動データ信号線の第１の信号線をプルアップするためのプルアップ回路と、
   前記差動データ信号線の第１の信号線をプルダウンするための第１のプルダウン回路と、
   前記差動データ信号線の第２の信号線をプルダウンするための第２のプルダウン回路とを含み、
   前記第１のプルダウン回路及び前記第２のプルダウン回路の各々は、抵抗と、抵抗制御回路によりオン・オフ制御され、前記抵抗と直列に設けられるトランジスタとにより構成されることを特徴とする集積回路装置。
2. 請求項１において、
   前記アナログフロントエンド回路は、
   前記シリアルバスを構成する電源線の電圧を監視し、前記電源線の電圧が所定電圧を超えた場合に検出信号をアクティブにする第３の検出回路を含むことを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記第１転送モード用送信回路は、
   前記差動データ信号線の第１の信号線を駆動する第１の送信ドライバと、前記差動データ信号線の第２の信号線を駆動する第２の送信ドライバを含み、
   前記第２転送モード用送信回路は、
   前記差動データ信号線の第１の信号線を駆動する第３の送信ドライバと、前記差動データ信号線の第２の信号線を駆動する第４の送信ドライバを含み、
   第１の転送モード用の前記第１の送信ドライバを構成する第１のＰ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＰ型トランジスタが、第１のＰ型トランジスタ領域に形成され、
   第１の転送モード用の前記第１の送信ドライバを構成する第１のＮ型トランジスタと、第２の転送モード用の前記第３の送信ドライバを構成する第３のＮ型トランジスタが、第１のＮ型トランジスタ領域に形成され、
   第１の転送モード用の前記第２の送信ドライバを構成する第２のＰ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＰ型トランジスタが、第２のＰ型トランジスタ領域に形成され、
   第１の転送モード用の前記第２の送信ドライバを構成する第２のＮ型トランジスタと、第２の転送モード用の前記第４の送信ドライバを構成する第４のＮ型トランジスタが、第２のＮ型トランジスタ領域に形成されることを特徴とする集積回路装置。
4. 請求項３において、
   前記第１のＰ型トランジスタ領域と前記第１のＮ型トランジスタ領域が隣接して形成され、
   前記第２のＰ型トランジスタ領域と前記第２のＮ型トランジスタ領域が隣接して形成されることを特徴とする集積回路装置。
5. 請求項３又は４において、
   前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、前記第１の信号線との間に設けられる第１のダンピング抵抗と、
   前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、前記第２の信号線との間に設けられる第２のダンピング抵抗を含み、
   前記第１のダンピング抵抗が、前記第１のＮ型トランジスタ領域に隣接する第１の抵抗領域に形成され、
   前記第２のダンピング抵抗が、前記第２のＮ型トランジスタ領域に隣接する第２の抵抗領域に形成されることを特徴とする集積回路装置。
6. 請求項３乃至５のいずれかにおいて、
   前記第１、第３の送信ドライバの出力ノードが接続される第１のノードと、第２の電源との間に設けられる第１の終端抵抗回路と、
   前記第２、第４の送信ドライバの出力ノードが接続される第２のノードと、前記第２の電源との間に設けられる第２の終端抵抗回路とを含み、
   前記第１の終端抵抗回路を構成するＮ型トランジスタが、前記第１のＮ型トランジスタ領域に形成され、
   前記第２の終端抵抗回路を構成するＮ型トランジスタが、前記第２のＮ型トランジスタ領域に形成されることを特徴とする集積回路装置。
7. 請求項６において、
   前記第１、第２の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むことを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記コモントランシーバマクロセルが、集積回路装置の側辺部に配置されることを特徴とする集積回路装置。
9. 請求項８において、
   複数の前記コモントランシーバマクロセルを含み、
   集積回路装置の１つの側辺部に複数のコモントランシーバマクロセルが配置されていることを特徴とする集積回路装置。
10. 請求項８又は９において、
    複数の前記コモントランシーバマクロセルを含み、
    集積回路装置の第１〜第４の側辺部のうちの少なくとも２つの側辺部に、少なくとも１つの前記コモントランシーバマクロセルが配置されていることを特徴とする集積回路装置。
11. 請求項１乃至１０のいずれかにおいて、
    前記論理層回路は、
    前記コモントランシーバマクロセルの外部の送信ロジック回路からのパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路と、
    前記送信ロジック回路と前記パラレル／シリアル変換回路との間のインターフェースとなる第１のパラレルインターフェースと、
    シリアルバスを介して受信したシリアルデータをサンプリングするためのサンプリングクロックを生成するサンプリングクロック生成回路と、
    シリアルバスを介して受信したシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路と、
    前記シリアル／パラレル変換回路と前記コモントランシーバマクロセルの外部の受信ロジック回路との間のインターフェースとなる第２のパラレルインターフェースを含み、
    前記第１のパラレルインターフェースは、
    前記コモントランシーバマクロセルの外部に設けられ送信データにＳＹＮＣ、ＳＯＰ、ＥＯＰを付加する処理やビットスタッフィング処理を行う前記送信ロジック回路と、前記パラレル／シリアル変換回路との間のインターフェースとなる回路であり、
    前記第２のパラレルインターフェースは、
    前記コモントランシーバマクロセルの外部に設けられ受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出して削除する処理やビットアンスタッフィング処理を行う前記受信ロジック回路と、前記シリアル／パラレル変換回路との間のインターフェースとなる回路であることを特徴とする集積回路装置。
12. 請求項１乃至１１のいずれかに記載の集積回路装置と、
    前記集積回路装置を制御する処理部と、
    を含むことを特徴とする電子機器。

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