JP4345471B2 - 物理層回路、データ転送制御装置、及び電子機器 - Google Patents

Description

本発明は、物理層回路、データ転送制御装置、及び電子機器に関する。

近年、電子機器間を接続するためのインターフェース規格として、ＵＳＢ（Universal Serial Bus)が注目を集めている。このＵＳＢは、ホストであるパーソナルコンピュータとデバイス（ペリフェラル）であるプリンタや光ディスクドライブなどを接続するためのインターフェースとして広く使用されている。

ところが、近年、携帯電話などにおいても、このようなＵＳＢを実現できるデータ転送制御装置を備えることが望まれている。そして蓄電池により動作する携帯電話にＵＳＢのデータ転送制御装置を組み込む場合には、組み込まれるデータ転送制御装置の消費電力についても、なるべく低減することが望ましい。このような低消費電力化を実現する技術としては種々の従来技術がある。

さてＵＳＢでは、ＵＳＢケーブルが接続されてＶＢＵＳラインの電圧が立ち上がった後に、データ転送のための動作が開始される。従って、ＵＳＢケーブルの接続前において、データ転送制御装置の受信回路において電力が消費されてしまうと、携帯電話の蓄電池が無駄に消費されてしまうという事態を招く。
特開２００２−１４１９１１号公報

本発明の目的は、ＵＳＢケーブルの接続前に無駄に消費されてしまう電力を低減できる物理層回路、データ転送制御装置、及びこれを含む電子機器を提供することにある。

本発明は、ＵＳＢ（Universal Serial Bus）を介したデータ転送のための物理層回路であって、ＵＳＢのＶＢＵＳラインの電圧を監視し、ＶＢＵＳラインの電圧が所定電圧を超えた場合に、ＶＢＵＳ検出信号をアクティブにするＶＢＵＳ検出回路と、差動信号を構成する第１、第２の信号が入力され、第１、第２の信号を用いた受信処理を行う受信回路と、前記受信回路に対してイネーブル信号を出力する受信制御回路とを含み、前記受信制御回路が、前記ＶＢＵＳ検出信号がノンアクティブである場合には、前記受信回路に出力する前記イネーブル信号をノンアクティブにして前記受信回路をディスエーブル状態に設定する物理層回路に関係する。

本発明によれば、ＶＢＵＳラインの電圧が所定電圧を超えるとＶＢＵＳ検出信号がノンアクティブからアクティブになり、受信回路をイネーブル状態に設定することが可能になる。一方、ＶＢＵＳ検出信号がノンアクティブである場合には、受信回路のイネーブル信号がノンアクティブになり、受信回路はディスエーブル状態に設定される。このようにすれば、例えばＵＳＢケーブルの接続前において、受信回路において無駄に電力が消費されてしまう事態を防止でき、低消費電力を実現できる。

また本発明では、前記受信制御回路が、処理部により設定される第２のイネーブル信号を受け、前記第２のイネーブル信号がアクティブであっても前記ＶＢＵＳ検出信号がノンアクティブである場合には、前記受信回路に出力する前記イネーブル信号をノンアクティブにして前記受信回路をディスエーブル状態に設定し、前記第２のイネーブル信号及び前記ＶＢＵＳ検出信号が共にアクティブである場合に、前記受信回路に出力する前記イネーブル信号をアクティブにして前記受信回路をイネーブル状態に設定するようにしてもよい。

このようにすれば、処理部により第２のイネーブル信号がアクティブに設定されても、ＶＢＵＳ検出信号がアクティブにならない限り受信回路のイネーブル信号はアクティブにならないようになる。これにより、ＵＳＢケーブルの接続前は、第２のイネーブル信号の状態に依存せずに、受信回路を確実にディスエーブル状態に設定できるようになる。

また本発明では、前記ＶＢＵＳ検出回路が、ＶＢＵＳラインと検出ノードとの間に設けられる第１の抵抗と、前記検出ノードと第１の電源のノードとの間を設けられる第２の抵抗とを含み、前記検出ノードの電圧が所定の検出電圧を超えた場合に、前記ＶＢＵＳ検出信号をアクティブにするようにしてもよい。

また本発明は、ＵＳＢ（Universal Serial Bus）を介したデータ転送のための物理層回路であって、ＵＳＢのＶＢＵＳラインの電圧を監視し、ＶＢＵＳラインの電圧が所定電圧を超えた場合に、ＶＢＵＳ検出信号をアクティブにするＶＢＵＳ検出回路と、差動信号を構成する第１、第２の信号が入力され、第１、第２の信号を用いた受信処理を行う受信回路とを含み、前記ＶＢＵＳ検出回路が、ＶＢＵＳラインと検出ノードとの間に設けられる第１の抵抗と、前記検出ノードと第１の電源のノードとの間を設けられる第２の抵抗とを含み、前記検出ノードの電圧が所定の検出電圧を超えた場合に、前記ＶＢＵＳ検出信号をアクティブにする物理層回路に関係する。

このような第１、第２の抵抗を設ければ、例えば電圧分割抵抗としての役割と、電流制限抵抗としての役割と、プルダウン抵抗としての役割を、第１、第２の抵抗に兼用して持たすことが可能になる。

また本発明では、前記第１、第２の抵抗の抵抗値をＲＶ１、ＲＶ２とし、ＶＢＵＳラインに供給される電圧をＶＢとし、前記ＶＢＵＳ検出回路の定格電圧をＶＲとした場合に、ＶＢ×ＲＶ２／（ＲＶ１＋ＲＶ２）＜ＶＲであってもよい。

このようにすればＶＢＵＳ検出回路の定格電圧を遵守することが可能になり、信頼性を向上できる。

また本発明では、前記第１、第２の抵抗の抵抗値をＲＶ１、ＲＶ２とし、ＶＢＵＳラインに供給される電圧をＶＢとし、サスペンド時にＶＢＵＳラインを介して物理層回路側に流れる電流の許容値をＩＳとした場合に、ＲＶ１＋ＲＶ２＞ＶＢ／ＩＳであってもよい。

このようにすれば、ＶＢＵＳラインを介して物理層回路側に流れる電流の許容値に対する規格上の要求を満たすことなどが可能になる。

また本発明では、前記受信回路が、その第１、第２の差動入力に前記第１、第２の信号が入力される差動レシーバを含み、前記イネーブル信号がノンアクティブである場合には、前記差動レシーバが含む演算増幅回路の電流源用トランジスタがオフになるようにしてもよい。

このようにすれば、ＵＳＢケーブルの接続前において差動レシーバ内で無駄な電流が流れる事態を防止できる。

また本発明では、前記電流源用トランジスタに基準電圧を出力する基準電圧発生回路を含み、前記イネーブル信号がノンアクティブである場合には、前記基準電圧発生回路の出力ノードが電源電圧に設定されると共に前記基準電圧発生回路において流れる電流がオフになるようにしてもよい。

このようにすればＵＳＢケーブルの接続前において、差動レシーバや基準電圧発生回路内で無駄な電流が流れる事態を防止できる。

また本発明では、前記基準電圧発生回路が、カレントミラー回路を構成する第１導電型の第１、第２のトランジスタと、前記第１のトランジスタに直列に接続され、前記イネーブル信号がアクティブの場合にオンになる第２導電型の第３のトランジスタと、前記第２のトランジスタに直列に接続され、そのゲート及びドレインが前記基準電圧発生回路の出力ノードに接続される第２導電型の第４のトランジスタと、前記出力ノードと第１の電源のノードとの間に設けられる第２導電型の第５のトランジスタを含み、前記イネーブル信号がノンアクティブである場合には、前記第３のトランジスタがオフになると共に前記第５のトランジスタがオンになるようにしてもよい。

このようにすれば、簡素な構成で、基準電圧発生回路の出力ノードを電源電圧（第１又は第２の電源の電圧）に設定できると共に基準電圧発生回路において流れる電流をオフにできる。

また本発明では、前記受信回路が、その入力に前記第１の信号が入力される第１のシングルエンドレシーバと、その入力に前記第２の信号が入力される第２のシングルエンドレシーバを含み、前記第１、第２のシングルエンドレシーバの各々が、前記第１又は第２の信号が入力される第１のインバータ回路と、前記第１のインバータ回路の出力ノードがその入力に接続される第２のインバータ回路を含み、前記イネーブル信号がノンアクティブである場合には、前記第１、第２のインバータ回路の出力ノードが電源電圧に設定されるようにしてもよい。

このようにすれば第１、第２のインバータ回路などに貫通電流が発生する事態を防止できる。

また本発明では、前記第１のインバータ回路が、第２の電源のノードと第１の中間ノードの間に設けられ、オン状態に設定される第１導電型の第１のトランジスタと、前記第１の中間ノードと前記第１のインバータ回路の前記出力ノードとの間に設けられ、前記第１又は第２の信号がそのゲートに入力される第１導電型の第２のトランジスタと、前記出力ノードと第２の中間ノードとの間に設けられ、前記第１又は第２の信号がそのゲートに入力される第２導電型の第３のトランジスタと、前記第２の中間ノードと第１の電源のノードとの間に設けられ、オン状態に設定される第２導電型の第４のトランジスタと、前記第２の電源のノードと前記第１の中間ノードとの間に設けられ、そのゲートに前記第２のインバータ回路からのフィードバック信号が入力される第１導電型の第５のトランジスタと、前記第１の中間ノードと前記出力ノードとの間に設けられる第１導電型の第６のトランジスタと、前記第２の中間ノードと前記第１の電源のノードとの間に設けられ、そのゲートに前記フィードバック信号が入力される第２導電型の第７のトランジスタとを含み、前記イネーブル信号がノンアクティブである場合には、前記第６のトランジスタがオンになるようにしてもよい。

このようにすれば、オン状態に設定される第１のトランジスタと、イネーブル信号がノンアクティブの時にオンになる第６のトランジスタを有効活用して、第１のインバータ回路の出力ノードを電源電圧に設定できる。

また本発明では、前記受信回路が、ＵＳＢのフルスピード用の受信回路であってもよい。

また本発明は、上記のいずれかの物理層回路と、ＵＳＢを介したデータ転送を制御する転送コントローラとを含むデータ転送制御装置に関係する
また本発明は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置を制御する処理部とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．データ転送制御装置の構成
図１に、本実施形態のデータ転送制御装置の構成例を示す。図１のデータ転送制御装置は、トランシーバ２００と転送コントローラ２１０とバッファコントローラ２２０とデータバッファ２３０とインターフェース回路２４０を含む。なおこれらの回路ブロックの一部を省略したり、これらの回路ブロック間の接続形態を変更したり、これらとは異なる回路ブロックを追加してもよい。例えばバッファコントローラ２２やデータバッファ２３０やインターフェース回路２４０を省略した構成にすることもできる。

トランシーバ２００は、差動信号ＤＰ、ＤＭ（差動データ信号）を用いてデータを送受信するための回路である。このトランシーバ２００は、例えばＵＳＢ（広義には所与のインターフェース規格）の物理層回路（アナログフロントエンド回路）を含む。なおトランシーバ２００に物理層以外の層の回路を含めてもよい。

転送コントローラ２１０は、ＵＳＢを介したデータ転送を制御するためのコントローラであり、いわゆるＳＩＥ（Serial Interface Engine）の機能などを実現するためのものである。例えば転送コントローラ２１０は、パケットハンドル処理、サスペンド＆レジューム制御、或いはトランザクション管理などを行う。

バッファコントローラ２２０は、データバッファ２３０に記憶領域（エンドポイント領域等）を確保したり、データバッファ２３０の記憶領域に対するアクセス制御を行う。より具体的にはバッファコントローラ２２０は、インターフェース回路２４０を介したアプリケーション層デバイス側からのアクセスや、インターフェース回路２４０を介したＣＰＵ側からのアクセスや、ＵＳＢ（転送コントローラ２１０）側からのアクセスを制御したり、これらのアクセスの調停を行ったり、アクセス・アドレスの生成・管理を行う。

データバッファ２３０（パケットバッファ）は、ＵＳＢを介して転送されるデータ（送信データ又は受信データ）を一時的に格納（バッファリング）するためバッファ（ＦＩＦＯ）である。このデータバッファ２３０はＲＡＭなどのメモリにより構成できる。

インターフェース回路２４０は、アプリケーション層デバイスが接続されるＤＭＡ（DirectMemoryAccess）バスや、ＣＰＵが接続されるＣＰＵバスを介したインターフェースを実現するための回路である。このインターフェース回路２４０には、ＤＭＡ転送のためのＤＭＡハンドラ回路などを含めることができる。

２．トランシーバの構成
図２にトランシーバ２００が含む本実施形態の物理層回路の詳細な構成例を示す。

図２において送信回路１０は、例えばＵＳＢのＦＳモードにおいて差動信号ＤＰ、ＤＭを用いてデータの送信処理を行うための回路である。この送信回路１０は、差動信号を構成する信号ＤＰ（広義には第１の信号）の信号ラインを駆動する第１の送信ドライバ１２と、差動信号を構成する信号ＤＭ（広義には第２の信号）の信号ラインを駆動する第２の送信ドライバ１４を含む。これらの送信ドライバ１２、１４によりＤＰ、ＤＭの信号ラインを駆動することで差動信号の伝送が可能になる。

また送信回路１０は、ＤＰ、ＤＭの信号ライン（パッド）に接続される第１のダンピング抵抗ＲＤＰ１と第２のダンピング抵抗ＲＤＰ２を含む。これらのダンピング抵抗ＲＤＰ１、ＲＤＰ２の一端は送信ドライバ１２、１４の出力に接続され、他端はＤＰ、ＤＭの信号ラインに接続される。なお送信回路１０（集積回路装置）にダンピング抵抗ＲＤＰ１、ＲＤＰ２を含ませない構成としてもよい。この場合には、ダンピング抵抗ＲＤＰ１、ＲＤＰ２を外付けのパーツで実現すればよい。

第１、第２の送信制御回路２２、２４は、第１、第２の送信ドライバ１２、１４の制御用の回路である。具体的には送信制御回路２２は、前段の回路（例えばマクロセルＭＣ２内の回路）から送信データ信号ＤＯＵＴ１とアウトプットディスイネーブル信号ＯＵＴＤＩＳを受け、制御信号ＯＰ１、ＯＮ１を送信ドライバ１２に出力する。送信制御回路２４は、前段の回路から信号ＤＯＵＴ２とＯＵＴＤＩＳを受け、制御信号ＯＰ２、ＯＮ２を送信ドライバ１４に出力する。

受信回路３０は、差動信号を構成する信号ＤＰ、ＤＭ（第１、第２の信号）が入力され、例えばＵＳＢのＦＳモードにおいてＤＰ、ＤＭを用いた受信処理を行うための回路である。この受信回路３０は、差動レシーバ３２と第１、第２のシングルエンドレシーバ３４、３６を含む。

差動レシーバ３２（差動コンパレータ）は、ＤＰ、ＤＭの信号ラインを介して入力される差動信号を差動増幅して、データ信号ＤＩＮとして後段の回路（例えばマクロセルＭＣ２内の回路）に出力する。この差動レシーバ３２は、信号ＤＰ、ＤＭがその第１、第２の差動入力に入力される演算増幅回路により実現できる。なお差動レシーバ３２は、イネーブル信号ＣＯＭＰＥＮＢにより、その動作がイネーブル又はディスエーブルされる。

シングルエンドレシーバ３４は、ＤＰの信号ラインを介して入力されるシングルエンドの信号を増幅して、データ信号ＳＥＤＩＮ１として後段の回路（例えばマクロセルＭＣ２内の回路）に出力する。シングルエンドレシーバ３６は、ＤＭの信号ラインを介して入力されるシングルエンドの信号を増幅して、データ信号ＳＥＤＩＮ２として後段の回路に出力する。これらのシングルエンドレシーバ３４、３６は、例えば入力電圧の立ち上がり時と立ち下がり時とでしきい値電圧が異なるヒステリシス特性を有するバッファ回路などにより実現できる。またシングルエンドレシーバ３４、３６は、イネーブル信号ＳＥＥＮＢ１、ＳＥＥＮＢ２により、その動作がイネーブル又はディスエーブルされる。

プルアップ用の抵抗回路４０は、ＤＰの信号ラインをプルアップするための回路である。この抵抗回路４０は、トランジスタ等で実現されるスイッチ素子ＳＵＰ１と、例えば１．５Ｋオームのプルアップ用の抵抗ＲＵＰ１を含む。具体的にはスイッチ素子ＳＵＰ１の一端はＤＰの信号ラインに接続され、他端は抵抗ＲＵＰ１の一端に接続される。また抵抗ＲＵＰ１の他端は電源ＶＤＤに接続される。

抵抗回路４２は、抵抗回路４０がＤＰの信号ラインに接続されることで形成される寄生容量と等価な寄生容量等を、ＤＭの信号ラインに形成するためのダミーの抵抗回路である。この抵抗回路４２は、抵抗回路４０のスイッチ素子ＳＵＰ１、抵抗ＲＵＰ１と同一構成（同一のゲート長・ゲート幅、同一の抵抗）のスイッチ素子ＳＵＰ２、抵抗ＲＵＰ２を含む。具体的にはスイッチ素子ＳＵＰ２の一端はＤＭの信号ラインに接続され、他端は抵抗ＲＵＰ２の一端に接続される。

なお図３では抵抗ＲＵＰ１、ＲＵＰ２が電源ＶＤＤ側に設けられているが、スイッチ素子ＳＵＰ１、ＳＵＰ２の方を電源ＶＤＤ側に設けるようにしてもよい。

抵抗制御回路５０、５２は抵抗回路４０、４２の制御用の回路である。具体的には抵抗制御回路５０、５２は、スイッチ素子ＳＵＰ１、ＳＵＰ２のオン・オフを制御する信号ＲＵＰＳＷ１、ＲＵＰＳＷ２を生成して抵抗回路４０、４２に出力する。

なお抵抗制御回路５０は、前段の回路（例えばマクロセルＭＣ２内の回路）からのプルアップイネーブル信号ＲＵＰＥＮＢ１に基づいて信号ＲＵＰＳＷ１を出力し、スイッチ素子ＳＵＰ１のオン・オフを制御する。一方、抵抗制御回路５２は、前段の回路からのプルアップイネーブル信号ＲＵＰＥＮＢ２に基づいて信号ＲＵＰＳＷ２を出力し、スイッチ素子ＳＵＰ２のオン・オフを制御する。

ＶＢＵＳ検出回路１００は、ＵＳＢのＶＢＵＳライン（広義には電源ライン）の電圧を監視し、ＶＢＵＳラインの電圧が所定電圧（例えば４．４Ｖや４．６５Ｖなどの動作有効電圧）を超えた場合に、ＶＢＵＳ検出信号ＶＢＤＥＴをアクティブ（例えばハイレベル）にする。

受信制御回路１１０は受信回路３０のイネーブル、ディスエーブルを制御する回路である。より具体的には受信制御回路１１０は、ＶＢＵＳ検出回路１００からＶＢＵＳ検出信号ＶＢＤＥＴを受ける。そしてＶＢＵＳ検出信号ＶＢＤＥＴがノンアクティブ（例えばローレベル）である場合には、受信回路３０に出力するイネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２をノンアクティブにして受信回路１１０をディスエーブル状態にする。即ち信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２により、各々、差動レシーバ３２、第１のシングルエンドレシーバ３４、第２のシングルエンドレシーバ３６をディスエーブル状態にする。なおＶＢＵＳ検出信号ＶＢＤＥＴがノンアクティブである場合に、処理部（ファームウェア）により設定される信号により受信回路３０をディスエーブル状態に設定してもよい。

３．ＶＢＵＳ検出回路、受信制御回路の構成
図３にＶＢＵＳ検出回路１００、受信制御回路１１０の具体的な構成例を示す。なお本実施形態のＶＢＵＳ検出回路１００、受信制御回路１１０は図３の構成に限定されず、図３の回路要素の一部を省略したり、回路要素間の接続形態を変更したり、図３とは異なる回路要素を追加してもよい。

ＶＢＵＳ検出回路１００は、直列接続される第１、第２の抵抗Ｒ１、Ｒ２と、検出バッファ１０２を含む。具体的には、抵抗Ｒ１は、ＶＢＵＳのライン（ＶＢＵＳのパッド）と検出ノードＮＤＥＴとの間に設けられる。抵抗Ｒ２は、検出ノードＮＤＥＴと電源ＶＳＳ（広義には第１の電源）のノードとの間を設けられる。このようにすることで、ＶＢＵＳの電圧を抵抗Ｒ１、Ｒ２で分割した電圧ＶＤが検出ノードＮＤＥＴに発生する。

そして検出ノードＮＤＥＴの電圧ＶＤが所定の検出電圧を超えると、検出バッファ１０２がＶＢＵＳ検出信号ＶＢＤＥＴをアクティブ（ハイレベル）にする。この検出バッファ１０２は、例えば、検出ノードＮＤＥＴの電圧ＶＤが検出バッファ１０２のしきい値電圧を超えるとＶＢＵＳ検出信号ＶＢＤＥＴの電圧レベルを変化させるバッファであり、しきい値電圧に関してヒステリシス特性を有するバッファなどにより実現できる。

受信制御回路１１０は、ＶＢＵＳ検出回路１００からのＶＢＵＳ検出信号ＶＢＤＥＴと、第２のイネーブル信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２とを受ける。そしてイネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２を、受信回路３０の差動レシーバ３２、シングルエンドレシーバ３４、３６に出力する。

ここで第２のイネーブル信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２は、データ転送制御装置を制御する処理部（ＣＰＵ、ファームウェア）により設定される信号である。より具体的には信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２は、データ転送制御装置が有する制御レジスタから出力される。そして処理部が、差動レシーバ３２、シングルエンドレシーバ３４、３６をイネーブル又はディスエーブルするための情報を、この制御レジスタに書き込む。例えば差動レシーバ３２、シングルエンドレシーバ３４、３６をイネーブルにする情報が処理部により制御レジスタに書き込まれると、信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２はアクティブ（ハイレベル）になる。一方、差動レシーバ３２、シングルエンドレシーバ３４、３６をディスエーブルにする情報が処理部により制御レジスタに書き込まれると、信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２はノンアクティブ（ローレベル）になる。

受信制御回路１１０は、ＶＢＵＳ検出信号ＶＢＤＥＴと、第２のイネーブル信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２との例えば論理積演算を行い、得られたイネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２を出力する。この論理積演算は、その第１の入力にＶＢＵＳ検出信号ＶＢＤＥＴが入力され、その第２の入力にＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２が入力されるＡＮＤ１回路、ＡＮＤ２回路、ＡＮＤ３回路（広義には論理回路、論理積論理回路）により実現される。

このようにすれば、第２のイネーブル信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２がアクティブ（ハイレベル）であっても、ＶＢＵＳ検出信号ＶＢＤＥＴがノンアクティブ（ローレベル）である場合には、受信回路３０に出力されるイネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２はノンアクティブ（ローレベル）になる。そして受信回路３０の差動レシーバ３２、シングルエンドレシーバ３４、３６はディスエーブル状態になる。

一方、第２のイネーブル信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２及びＶＢＵＳ検出信号ＶＢＤＥＴが共にアクティブ（ハイレベル）である場合には、イネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２がアクティブ（ハイレベル）になる。これにより受信回路３０の差動レシーバ３２、シングルエンドレシーバ３４、３６はイネーブル状態になる。

なお図３では、シングルエンドレシーバ３４、３６用の信号ＳＥＥＮＢ１、ＳＥＥＮＢ２を共通化して１本の信号とし、信号ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２も共通化して１本の信号にしてもよい。即ち受信制御回路１１０が１本の信号ＦＳＥＥＮＢを受け、１本の信号ＳＥＥＮＢをシングルエンドレシーバ３４、３６に出力して、シングルエンドレシーバ３４、３６のイネーブル、ディスエーブルを制御してもよい。この場合には受信制御回路１１０にＡＮＤ回路を２つだけ設ければよい。或いは信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２を共通化して１本の信号にし、信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２も共通化して１本の信号にしてもよい。例えば受信制御回路１１０が１本の信号ＦＲＥＮＢを受け、１本の信号ＲＥＮＢを差動レシーバ３２、シングルエンドレシーバ３４、３６に出力して、差動レシーバ３２、シングルエンドレシーバ３４、３６のイネーブル、ディスエーブルを制御する。この場合には受信制御回路１１０にＡＮＤ回路を１つだけ設ければよい。

４．受信回路のディスエーブル
次に図４（Ａ）（Ｂ）を用いて、ＵＳＢにおいてサスペンド状態からＦＳのデータ転送が開始されるまでのシーケンスを説明する。

データ転送制御装置（電子機器）がサスペンド状態で待機している時（ステップＳ１）に、ＵＳＢケーブルが接続されると、ＶＢＵＳ給電が開始され、サスペンドが解除される（ステップＳ２）。そして図４（Ｂ）に示すようにホスト側が、ＤＰ、ＤＭの信号ラインをプルダウンし、デバイス側が、ＤＰの信号ラインをプルアップする（ステップＳ３）。例えば図２においてデバイス側のデータ転送制御装置は、スイッチＳＵＰ１をオンにして、ＤＰの信号ラインをプルアップする。

そしてシングルエンドレシーバがＦＳのＪ状態を検出する（ステップＳ４）。即ち図２のシングルエンドレシーバ３４が、ＤＰの信号ラインが適正なプルアップ電圧になっているか否かを検出する。またシングルエンドレシーバ３６が、ＤＭの信号ラインが適正なプルダウン電圧になっているか否かを検出する。そしてこのようなＦＳのＪ状態（ＤＰのプルアップ、ＤＭのプルダウン）が検出されると、差動レシーバ３２を用いたＦＳのデータ転送が開始される（ステップＳ５）。

図４（Ａ）に示すように、ＵＳＢのデータ転送制御装置は、ＵＳＢケーブルが接続されてＶＢＵＳ給電が開始された後（ＶＢＵＳ電圧が立ち上がった後）に初めて、データ転送のための動作（ＦＳのＪ状態の検出、ＦＳのデータ転送）を開始する。従って、ＵＳＢケーブルの接続前において、受信回路３０で電力が消費されてしまうと、これは無駄な電力の消費になる。

ところがこれまでのデータ転送制御装置では、ＵＳＢケーブルの接続前においても受信回路３０がイネーブル状態に設定されていた。従って、ＵＳＢケーブルの接続前において、無駄な電流が受信回路３０に流れてしまい、低消費電力化の妨げとなっていた。

またＵＳＢケーブルの接続前では、ＤＰ、ＤＭの信号ラインは、何も信号が供給されない浮いた状態になっている。そしてシングルエンドレシーバ３４、３６の初段の回路を構成するトランジスタのゲートには、この浮いた状態のＤＰ、ＤＰの信号ラインが接続されることになるため、この初段の回路に貫通電流が発生してしまうという問題もあった。

これに対して本実施形態では、従来には無かったＶＢＵＳ検出回路１００と受信制御回路１１０が新たに設けられている。そしてＶＢＵＳ検出回路１００が、ＶＢＵＳラインの電圧が所定電圧を超えたか否かを検出し、ＶＢＵＳ検出信号を出力する。そして受信制御回路１１０は、ＶＢＵＳ検出信号がノンアクティブである場合には、イネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２をノンアクティブにして、受信回路３０をディスエーブル状態に設定する。

このようにすれば、ＵＳＢケーブルの接続前は、ハードウェア回路（ＶＢＵＳ検出回路１００、受信制御回路１１０）により受信回路３０が確実にディスエーブル状態に設定されるようになる。従ってＵＳＢケーブルの接続前において受信回路３０において無駄な電流が流れてしまう事態を防止できる。またＵＳＢケーブルの接続前においてＤＰ、ＤＭの信号ラインが浮いた状態になっていても、シングルエンドレシーバ３４、３６がディスエーブル状態に設定されるため、その初段の回路に貫通電流が発生する事態も防止でき、低消費電力化を図れる。例えばＵＳＢインターフェースを有する携帯電話に本実施形態のデータ転送制御装置（物理層回路）を組み込んだ場合には、ＵＳＢケーブルの非接続時に携帯電話の蓄電池が無駄に電力消費されてしまう事態を防止できる。

また本実施形態によれば図３に示すように、処理部により第２のイネーブル信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２がアクティブに設定されても、ＶＢＵＳ検出信号ＶＢＤＥＴがノンアクティブである場合には、イネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２はノンアクティブになり、受信回路３０はディスエーブル状態になる。これにより、処理部の設定に依存せずに、ＵＳＢケーブルの接続前はハードウェア回路により受信回路３０を確実にディスエーブル状態に設定できる。

即ち図４（Ａ）のＵＳＢのシーケンスから明らかなように、ＵＳＢケーブルの接続後、データ転送の開始に先立ってシングルエンドレシーバ３４、３６がＦＳのＪ状態を検出する。このため、これまでは、処理部のファームウェアが、ＵＳＢケーブルの接続前からシングルエンドレシーバ３４、３６をイネーブル状態に設定して待機させておく場合が多い。特にセルフパワーのデータ転送制御装置では、ＶＢＵＳ給電が行われなくても自身の電源で動作できる。従ってファームウェアが、ＵＳＢケーブルの接続前に、信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２をアクティブにしてしまう可能性が高い。

このように、信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２がファームによりアクティブに設定されたとしても、本実施形態によれば、信号ＶＢＤＥＴがアクティブにならない限り、信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２はアクティブにならない。従って、ＵＳＢケーブルの接続前に、ハードウェア回路により受信回路３０を確実にディスエーブル状態に設定でき、信頼性の高いパワーマネージメントを実現できる。

なおシングルエンドレシーバ３４、３６は図４（Ａ）の少なくともステップＳ４の前にイネーブル状態に設定されればよく、差動レシーバ３２は少なくともステップＳ５の前にイネーブル状態に設定されればよい。従って、処理部のファームウェアは、ステップＳ４の前にＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２をアクティブにしてシングルエンドレシーバ３４、３６をイネーブル状態に設定すればよい。またステップＳ５の前にＦＳＣＯＭＰＥＮＢをアクティブにして差動レシーバ３２をイネーブル状態に設定すればよい。このようにすれば、消費電力をより低減できる。

５．ＶＢＵＳ検出回路の抵抗
本実施形態のＶＢＵＳ検出回路１００は図５に示すように、ＶＢＵＳの供給電圧ＶＢを抵抗Ｒ１、Ｒ２により電圧分割している。そしてこの分割電圧ＶＤが検出バッファ１０２に入力される。このようにすることで以下のような利点を得ることができる。

第１に、データ転送制御装置（物理層回路）を実現する集積回路装置は、微細化が進んでいるため、その電源電圧は３．３Ｖや１．８Ｖというように低く、図５の検出バッファ１０２の定格電圧ＶＲ（最大定格電圧）も低くなる。これに対してＶＢＵＳの供給電圧ＶＢはティピカル値で５Ｖであり、この５Ｖの供給電圧ＶＢが検出バッファ１０２に直接入力されると、検出バッファ１０２の定格電圧ＶＲを遵守できない。

これに対して図５では、ＶＢＵＳ供給電圧ＶＢを抵抗Ｒ１、Ｒ２で分割した電圧ＶＤが検出バッファ１０２に入力される。従ってこの分割電圧ＶＤが検出バッファ１０２の定格電圧よりも低くなるよう抵抗Ｒ１、Ｒ２を設定すれば、検出バッファ１０２の定格電圧ＶＲを遵守できる。そしてこのためには、抵抗Ｒ１、Ｒ２の抵抗値をＲＶ１、ＲＶ２とし、ＶＢＵＳラインに供給される電圧をＶＢとし、検出バッファ１０２（ＶＢＵＳ検出回路）の定格電圧をＶＲとした場合に、
ＶＤ＝ＶＢ×ＲＶ２／（ＲＶ１＋ＲＶ２）＜ＶＲ （１）
の関係式を満たすことが望ましい。

第２に、ＵＳＢでは、サスペンド時にＶＢＵＳラインを介して物理層回路側（データ転送制御装置側）に流れる電流の許容値（最大値）ＩＳが、ＩＳ＝５００μＡというように規格化されている。このようにすることで、例えばＶＢＵＳ給電を必要としないセルフパワーのデータ転送制御装置において、サスペンド時にＶＢＵＳラインを介して流れてしまう無駄な電流を極力低減でき、システム全体の低消費電力化を図れる。

そこで図５では、ＶＢＵＳラインと電源ＶＳＳとの間に抵抗Ｒ１、Ｒ２を設けている。このような抵抗Ｒ１、Ｒ２を設けることで、ＶＢＵＳラインを介して電源ＶＳＳ側に流れる電流を制限できる。これによりサスペンド時の電流許容値ＩＳについてのＵＳＢ規格上の要求（ＩＳ＝５００μＡ）を満たすことが可能になる。そしてこのためには、抵抗Ｒ１、Ｒ２の抵抗値をＲＶ１、ＲＶ２とし、ＶＢＵＳラインに供給される電圧をＶＢとし、ＶＢＵＳラインを介して物理層回路側（データ転送制御装置側）に流れる電流の許容値をＩＳとした場合に、
ＲＶ１＋ＲＶ２＞ＶＢ／ＩＳ （２）
の関係式を満たすことが望ましい。

第３に、ＵＳＢケーブルの接続前は、ＶＢＵＳラインは、何も電圧が供給されない浮いた状態になっている。従ってＶＢＵＳラインを直接に検出バッファ１０２に接続する構成にすると、検出バッファ１０２の初段の回路を構成するトランジスタのゲートに、浮いた状態のＶＢＵＳラインが接続されてしまい、この初段の回路に貫通電流が発生してしまう。

これに対して図５では、ＵＳＢケーブルの接続前はＶＢＵＳ給電が行われないため、抵抗Ｒ２がプルダウン抵抗として機能するようになる。従ってＵＳＢケーブルの接続前は、検出ノードＮＤＥＴの電圧は、プルダウンにより電源ＶＳＳの電圧（０Ｖ）に設定されるようになる。この結果、検出バッファ１０２の初段の回路を構成するトランジスタのゲートには、ＶＳＳの電圧が入力されるようになり、この初段の回路に貫通電流が発生してしまう事態を防止できる。

以上のように図５の構成によれば、検出バッファ１０２の定格電圧を遵守するための電圧分割抵抗としての役割と、電流許容値ＩＳに対するＵＳＢ規格上の要求を満たすための電流制限抵抗としての役割と、検出バッファ１０２の初段の回路に流れる貫通電流の発生を防止するためのプルダウン抵抗としての役割を、抵抗Ｒ１、Ｒ２に兼用して持たすことができ、従来例には無い特有の効果を奏する。

６．差動レシーバの構成
図６に差動レシーバ３２（ＦＳ用）の具体的な回路構成例を示す。この差動レシーバ３２は演算増幅回路１２０、１２２と、出力回路１２４と、インバータ回路１２６、１２８と、基準電圧発生回路１３０を含む。なおこれらの一部を省略する構成としてもよい。

ここで演算増幅回路１２０は、カレントミラー回路を構成するＰ型（広義には第１導電型。他の説明でも同様）のトランジスタＴＡ１、ＴＡ２と、差動対を構成するＮ型（広義には第２導電型。他の説明でも同様）のトランジスタＴＡ３、ＴＡ４と、電流源を構成するＮ型のトランジスタＴＡ５を含む。演算増幅回路１２２は、カレントミラー回路を構成するＰ型のトランジスタＴＡ６、ＴＡ７と、差動対を構成するＮ型のトランジスタＴＡ８、ＴＡ９と、電流源を構成するＮ型のトランジスタＴＡ１０を含む。出力回路１２４は、駆動用のＰ型のトランジスタＴＡ１１と、ＴＡ１１に直列接続され電流源を構成するＮ型のトランジスタＴＡ１２を含む。また出力回路１２４は、イネーブル信号ＥＮＢ（ＣＯＭＰＥＮＢ）がローレベル（ノンアクティブ）の場合に、出力回路１２４の出力ノードＮＡ５を電源電圧（ＶＤＤ）に設定するためのＰ型のトランジスタＴＡ１３を含む。

信号ＤＰ、ＤＭ（第１、第２の信号）は、演算増幅回路１２０の第１、第２の差動入力であるトランジスタＴＡ３、ＴＡ４のゲートに入力される。演算増幅回路１２０の出力ノードＮＡ２、ＮＡ１からの出力信号は、演算演算回路１２２の第１、第２の差動入力であるトランジスタＴＡ８、ＴＡ９のゲートに入力される。演算演算回路１２２の出力ノードＮＡ４からの出力信号は、出力回路１２４のトランジスタＴＡ１１のゲートに入力される。そして出力回路１２４の出力ノードＮＡ５からの出力信号は、トランジスタＴＡ１４、ＴＡ１５により構成されるインバータ回路１２６とトランジスタＴＡ１６、ＴＡ１７により構成されるインバータ回路１２８によりバッファリングされて、信号ＤＩＮとして出力される。なお本実施形態でＶＤＤ、ＶＳＳと表記したものは常に同じ電圧である必要はない。例えば図６のインバータ回路１２６、１２８のＶＤＤの電圧を、演算増幅回路１２０、１２２のＶＤＤの電圧よりも低くするようにしてもよい。

基準電圧発生回路１３０は、コンパレータイネーブル信号ＣＯＭＰＥＮＢを受け、基準電圧ＶＲＥＦとイネーブル信号ＥＮＢを出力する。この出力された基準電圧ＶＲＥＦは、電流源を構成するトランジスタＴＡ５、ＴＡ１０、ＴＡ１２のゲートに入力される。イネーブル信号ＥＮＢは出力回路１２４のトランジスタＴＡ１３のゲートに入力される。

以上のような図６の差動レシーバ３２によれば、イネーブル信号ＣＯＭＰＥＮＢがローレベル（ノンアクティブ）になると、基準電圧ＶＲＥＦが電源電圧（ＶＳＳ）に設定されて、演算増幅回路１２０、１２２の電流源用トランジスタＴＡ５、ＴＡ１０がオフになる。また出力回路１２４の電流源用トランジスタＴＡ１２もオフになる。これにより演算増幅回路１２０、１２２において流れる電流がオフになり、低消費電力化を図れる。

またイネーブル信号ＣＯＭＰＥＮＢがローレベルになると、トランジスタＴＡ１３がオンになるため、出力回路１２４の出力ノードＮＡ５が電源電圧（ＶＤＤ）に設定される。これにより、インバータ回路１２６、１２８に貫通電流が発生してしまう事態を防止できる。即ちトランジスタＴＡ１３を設けないと、電流源用トランジスタＴＡ１２がオフになった時に、出力ノードＮＡ５が、何も電圧が供給されない浮いた状態になってしまい、インバータ回路１２６、１２８に貫通電流が発生してしまう。トランジスタＴＡ１３を設ければ、出力ノードＮＡ５が電源電圧（ＶＤＤ）に設定されるため、このような事態を防止できる。

図７に基準電圧発生回路１３０の回路構成例を示す。基準電圧発生回路１３０は、カレントミラー回路を構成するＰ型（第１導電型）のトランジスタＴＢ１、ＴＢ２を含む。またトランジスタＴＢ１に直列に接続され、イネーブル信号ＣＯＭＰＥＮＢがアクティブの場合にオンになるＮ型（第２導電型）のトランジスタＴＢ３を含む。またトランジスタＴＢ２に直列に接続され、そのゲート及びドレインが基準電圧発生回路１３０の出力ノードＮＢ２に接続されるＮ型のトランジスタＴＢ４を含む。更に出力ノードＮＢ２と電源ＶＳＳのノードとの間に設けられるＮ型のトランジスタＴＢ５を含む。

信号ＣＯＭＰＥＮＢがハイレベル（アクティブ）になると、トランジスタＴＢ３がオンになり、トランジスタＴＢ１、ＴＢ３に流れる電流がカレントミラーによりトランジスタＴＢ２、ＴＢ４に流れ、これにより基準電圧ＶＲＥＦが出力ノードＮＢ２に発生する。一方、信号ＣＯＭＰＥＮＢがローレベル（ノンアクティブ）になると、トランジスタＴＢ３がオフになると共にトランジスタＴＢ５がオンになる。

以上のような図７の基準電圧発生回路１３０によれば、イネーブル信号ＣＯＭＰＥＮＢがローレベルになると、トランジスタＴＢ５がオンになるため、出力ノードＮＢ２が電源電圧（ＶＳＳ）に設定される。これにより図６のトランジスタＴＡ５、ＴＡ１０、ＴＡ１２がオフになり、低消費電力化を図れる。またイネーブル信号ＣＯＭＰＥＮＢがローレベルになると、トランジスタＴＢ１〜ＴＢ４がオフになり、トランジスタＴＢ５がオンになる。これにより基準電圧発生回路１３０において流れる電流がオフになり、低消費電力化を図れる。

７．シングルエンドレシーバの構成
図８にシングルエンドレシーバ３４の回路構成例を示す。なおシングルエンドレシーバ３６の構成もシングルエンドレシーバ３４と同様であるため説明を省略する。

シングルエンドレシーバ３４は、信号ＤＰ（シングルエンドレシーバ３６では信号ＤＭ）が入力される第１のインバータ回路１４０と、第１のインバータ回路１４０の出力ノードＮＣ１がその入力に接続される第２のインバータ回路１４１を含む。

インバータ回路１４０は、ＶＤＤとＶＳＳの間に直列接続されるトランジスタＴＣ１、ＴＣ２、ＴＣ３、ＴＣ４を含む。

より具体的にはインバータ回路１４０は、第２の電源ＶＤＤのノードと第１の中間ノードＮＭＣ１の間に設けられるＰ型（第１導電型）のトランジスタＴＣ１を含む。このトランジスタＴＣ１は、そのゲートにＶＳＳの電源電圧が入力されることで常にオン状態に設定される。またインバータ回路１４０は、中間ノードＮＭＣ１と出力ノードＮＣ１との間に設けられ、信号ＤＰ（ＤＭ）がそのゲートに入力されるＰ型のトランジスタＴＣ２を含む。また出力ノードＮＣ１と第２の中間ノードＮＭＣ２との間に設けられ、信号ＤＰ（ＤＭ）がそのゲートに入力されるＮ型（第２導電型）のトランジスタＴＣ３を含む。また第２の中間ノードＮＭＣ２と第１の電源ＶＳＳのノードとの間に設けられるＮ型のトランジスタＴＣ４を含む。このトランジスタＴＣ４は、そのゲートにＶＤＤの電源電圧が入力されることで常にオン状態に設定される。

更にインバータ回路１４０は、トランジスタＴＣ１、ＴＣ２、ＴＣ４に、各々、並列に接続されるトランジスタＴＣ５、ＴＣ６、ＴＣ７を含む。

より具体的にはインバータ回路１４０は、ＶＤＤのノードと中間ノードＮＭＣ１との間に設けられ、そのゲートにインバータ回路１４１からのフィードバック信号ＦＥＳが入力されるＰ型のトランジスタＴＣ５を含む。また中間ノードＮＭＣ１と出力ノードＮＣ１との間に設けられるＰ型のトランジスタＴＣ６を含む。また中間ノードＮＭＣ２とＶＳＳのノードとの間に設けられ、そのゲートにフィードバック信号ＦＥＳが入力されるＮ型のトランジスタＴＣ７を含む。

インバータ回路１４１は、ＶＤＤのノードと出力ノードＮＣ２との間に直列接続されて設けられるＰ型のトランジスタＴＣ８、ＴＣ９を含む。また出力ノードＮＣ２とＶＳＳのノードとの間に設けられるＮ型のトランジスタＴＣ１０を含む。また出力ノードＮＣ２とＶＳＳのノードに間に、トランジスタＴＣ１０に並列に設けられるＮ型のトランジスタＴＣ１１を含む。そしてトランジスタＴＣ８、ＴＣ１１のゲートには、イネーブル信号ＳＥＥＮＢ１（ＳＥＥＮＢ２）の反転信号が入力される。またトランジスタＴＣ９、ＴＣ１０のゲートには、インバータ回路１４０の出力ノードＮＣ１が接続される。そしてインバータ回路１４１の出力ノードＮＣ２からの出力信号は、トランジスタＴＣ１２、ＴＣ１３により構成されるインバータ回路１４２とトランジスタＴＣ１４，ＴＣ１５により構成されるインバータ回路１４４によりバッファリングされて、信号ＳＥＤＩＮ１（ＳＥＤＩＮ２）として出力される。

図８において信号ＤＰ（ＤＭ）がローレベルの場合には、出力ノードＮＣ２の電圧がローレベルになり、トランジスタＴＣ５がオンになり、Ｐ型トランジスタ側のオン抵抗が小さくなる。これにより、信号ＤＰ（ＤＭ）がローレベルからハイレベルに変化する時のしきい値電圧が高くなる。一方、信号ＤＰ（ＤＭ）がハイレベルの場合には、出力ノードＮＣ２の電圧がハイレベルになり、トランジスタＴＣ７がオンになり、Ｎ型トランジスタ側のオン抵抗が小さくなる。これにより、信号ＤＰ（ＤＭ）がハイレベルからローレベルに変化する時のしきい値電圧が低くなる。以上によりしきい値電圧についてのヒステリシス特性が実現される。

また図８では、イネーブル信号ＳＥＥＮＢ１（ＳＥＥＮＢ２）がローレベル（ノンアクティブ）になると、トランジスタＴＣ６がオンになり、インバータ回路１４０の出力ノードＮＣ１がＶＤＤの電源電圧に設定される。即ち図８ではしきい値電圧のヒステリシス特性を実現するために、トランジスタＴＣ１は常にオン状態になっている。従って、トランジスタＴＣ６がオンになると、ＶＤＤのノードと出力ノードＮＣ１との間が導通状態になり、出力ノードＮＣ１がＶＤＤの電源電圧に設定される。このように図８では、オン状態に設定されるトランジスタＴＣ１を上手く活用して、出力ノードＮＣ１を電源電圧に設定している。

またイネーブル信号ＳＥＥＮＢ１がローレベルになると、トランジスタＴＣ１１がオンになり、インバータ回路１４１の出力ノードＮＣ２がＶＳＳの電源電圧に設定される。またトランジスタＴＣ８がオフになり、インバータ回路１４１のトランジスタＴＣ８、ＴＣ９、ＴＣ１０の経路で流れる電流がオフにされる。

ＵＳＢケーブルの接続前では、ＤＰ、ＤＭの信号ラインは、何も信号が供給されない浮いた状態になっている。従って、この浮いた状態のＤＰ、ＤＭの信号ラインがインバータ回路１４０のトランジスタＴＣ２、ＴＣ３に接続されると、インバータ回路１４０に貫通電流が発生する可能性がある。また出力ノードＮＣ１、ＮＣ２の電圧が不安定になることで、後段のインバータ回路１４１、１４２、１４４にも貫通電流が発生する可能性がある。

これに対して図８では、イネーブル信号ＳＥＥＮＢ１（ＳＥＥＮＢ２）がローレベルになると、インバータ回路１４０、１４１の出力ノードＮＣ１、ＮＣ２が電源電圧（ＶＤＤ、ＶＳＳの電圧）に設定される。従ってＵＳＢケーブルの接続前において、イネーブル信号ＳＥＥＮＢ１、ＳＥＥＮＢ２をローレベルに設定するようにすれば、インバータ回路１４０、１４１、１４２、１４４において貫通電流が発生する事態を防止でき、低消費電力化を図れる。

なお図９に図３の検出バッファ１０２の構成例を示す。図９の検出バッファ１０２は、図８のシングルエンドレシーバ３４とほぼ同一構成であり、異なる点は、図８のトランジスタＴＣ６、ＴＣ８、ＴＣ１１に相当するトランジスタが図９では無い点である。

図９のような、しきい値電圧についてのヒステリシス特性を有する検出バッファ１０２を用いることで、信号ノイズに対する耐性が高くなり、より信頼性が高く確実なＶＢＵＳ電圧の検出が可能になる。

８．ＨＳモード
ＵＳＢでは、転送レートが１２ＭｂｐｓであるＦＳ（Full Speed）モードが定義されている。そしてＵＳＢ２．０では、このＦＳモードに加えて、転送レートが４８０ＭｂｐｓであるＨＳ（High Speed）モードが定義されている。本実施形態の手法は、このようなＨＳモードをサポートする物理層回路のＦＳの受信回路にも適用できる。

図１０に、ＵＳＢ２．０のＨＳモードを実現できる物理層回路の構成例を示す。図２と異なるのは、図１０では、ＨＳ用の送信回路７０及びその送信制御回路８２、８４と、ＨＳ用の受信回路９０と、検出回路９８が更に設けられている点である。

ＨＳ用の送信回路７０は、ＤＰ、ＤＭの信号ラインに接続され、電流源７６（定電流源）と、第１、第２の送信ドライバ７２、７４（電流ドライバ）を含む。電流源７６は、イネーブル信号ＨＳＥＮＢがアクティブになると、送信ドライバ７２、７４に電流を供給する。

ＨＳ用の第１、第２の送信制御回路８２、８４は、第１、第２の送信ドライバ７２、７４の制御用の回路である。具体的には送信制御回路８２は、前段の回路から送信データ信号ＨＳＤＯＵＴ１とアウトプットディスイネーブル信号ＨＳＯＵＴＤＩＳを受け、制御信号ＧＣ１を送信ドライバ７２に出力する。送信制御回路８４は、前段の回路から信号ＨＳＤＯＵＴ２とＨＳＯＵＴＤＩＳを受け、制御信号ＧＣ２を送信ドライバ７４に出力する。

受信回路９０は、ＵＳＢのＨＳモードにおいて受信処理を行うための回路であり、差動レシーバ９２を含む。差動レシーバ９２（差動コンパレータ）は、ＤＰ、ＤＭの信号ラインを介して入力される差動信号を差動増幅して、データ信号ＨＳＤＩＮとして後段の回路に出力する。この差動レシーバ９２は、差動信号ＤＰ、ＤＭがその第１、第２の差動入力に入力される演算増幅回路により実現できる。なお差動レシーバ９２は、イネーブル信号ＨＳＣＯＭＰＥＮＢにより、その動作がイネーブル又はディスエーブルされる。

検出回路９８（スケルチ回路）は、ＵＳＢ上の信号（ＤＰ、ＤＭ）が有効なデータなのかノイズなのかを区別するための回路である。より具体的には検出回路９８は、ＵＳＢの信号のピーク値を保持し、信号の包絡線を検波することで、信号の振幅を検出する。そして例えば、その振幅が１００ｍＶ以下であれば信号はノイズであると判断し、１５０ｍＶ以上であれば有効なデータであると判断する。そして有効なデータであると判断した場合には、出力信号ＨＳＳＱをアクティブにする。なお検出回路９８は、イネーブル信号ＨＳＳＱＥＮＢにより、その動作がイネーブル又はディスエーブルされる。

図１０に示すように、このようなＨＳモードの物理層回路においても、図２と同様のＶＢＵＳ検出回路１００や受信制御回路１１０を設けることができる。そして受信制御回路１１０は、ＶＢＵＳ検出信号ＶＢＤＥＴがノンアクティブである場合には、信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２をノンアクティブにして、ＦＳ用の受信回路３０をディスイネーブル状態に設定する。

図１１（Ａ）（Ｂ）は、ＵＳＢのＨＳモードにおいてサスペンド状態からデータ転送が開始されるまでのシーケンスを示すタイミング波形図である。

図１１（Ａ）のＡ１に示すようにＶＢＵＳ電圧が立ち上がると、Ａ２に示すようにＶＢＵＳ検出信号ＶＢＤＥＴがハイレベル（アクティブ）になる。これによって受信回路３０をイネーブル状態に設定することが可能になる。

そして図１１（Ａ）のＡ３に示すように、ラインステートがＦＳのＪ状態であることがシングルエンドレシーバ３４、３６により検出される。シングルエンドレシーバ３４、３６は、このＦＳのＪ状態の検出処理が開始されるタイミングＴ１の前に、イネーブル状態に設定されればよい。そしてダウンストリームのポートからリセット（ＳＥ０）が送出されると、タイミングＴ２からＨＳ検出のハンドシェークが開始される。

ＨＳ検出のハンドシェークが開始されると、ＨＳ用の送信回路や受信回路がイネーブル状態にされて、図１１（Ｂ）のＡ５に示すようにチャープ（Ｋ）の送出が開始される。

そしてチャープ（Ｋ）の送出が終了後、ダウンストリームのポートがＨＳモードをサポートしている場合には、タイミングＴ３からチャープ（Ｋ）の送出が開始され、ＨＳモードでのデータ転送が可能になる。しかしながら図１１（Ｂ）では、タイミングＴ４までにチャープを検出できなかったため、この時点で、データ転送制御装置はＦＳモードに戻り、リセットシーケンスが終了するのを待つ。そして、タイミングＴ５でリセットシーケンスが終了し、タイミングＴ６でＦＳモードでのデータ転送が開始する。一方、ダウンストリームからポートチャープが送出されれば、Ｔ６のタイミングでＨＳモードでのデータ転送を開始できる。

ＨＳモードをサポートするＵＳＢ２．０においても、図１１のＡ３に示すように、ＨＳ検出ハンドシェークの前に、ＦＳの受信回路３０によるＦＳのＪ状態の検出が行われる。このため従来では、ＵＳＢケーブルが接続されてＶＢＵＳ電圧が供給される前においても、ＦＳの受信回路３０がイネーブル状態に設定されており、受信回路３０において無駄な電力が消費されていた。

これに対して本実施形態では、図１１（Ａ）のＡ２に示すようにＶＢＵＳ検出信号ＶＢＤＥＴがアクティブになったことを条件に、ＦＳの受信回路３０をイネーブル状態に設定することが可能になる。従ってＡ１に示すようにＶＢＵＳ電圧が立ち上がる前においては、処理部のファームウェアが第２のイネーブル信号ＦＣＯＭＰＥＮＢ、ＦＳＥＥＮＢ１、ＦＳＥＥＮＢ２をアクティブにしても、これらの信号がＶＢＵＳ検出信号ＶＢＤＥＴによりマスクされて、イネーブル信号ＣＯＭＰＥＮＢ、ＳＥＥＮＢ１、ＳＥＥＮＢ２はアクティブにならない。従ってＵＳＢケーブルの接続前に受信回路３０が無駄な電力を消費するのを防止できる。

そして例えば図１１（Ａ）のタイミングＴ１の前までに（ＶＢＤＥＴがアクティブになるタイミングとタイミングＴ１の間のタイミングで）、シングルエンドレシーバ３４、３６をイネーブル状態に設定する。また図１１（Ｂ）のタイミングＴ６の前までに（タイミングＴ１とＴ６の間のタイミングで）、差動レシーバ３２をイネーブル状態に設定すれば、低消費電力化において最善を尽くすことができ、最適なパワーマネージメントを実現できる。

９．電子機器
図１２に、本実施形態の電子機器の構成例を示す。この電子機器３００は、本実施形態で説明したデータ転送制御装置３１０と、ＡＳＩＣなどで構成されるアプリケーション層デバイス３２０と、ＣＰＵ３３０と、ＲＯＭ３４０と、ＲＡＭ３５０と、表示部３６０と、操作部３７０を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。

ここでアプリケーション層デバイス３２０は、例えば、携帯電話のアプリケーションエンジンを実現するデバイスや、情報記憶媒体（ハードディスク、光ディスク）のドライブを制御するデバイスや、プリンタを制御するデバイスや、ＭＰＥＧエンコーダ、ＭＰＥＧデコーダ等を含むデバイスなどである。処理部３３０（ＣＰＵ）はデータ転送制御装置３１０や電子機器全体の制御を行う。ＲＯＭ３４０は制御プログラムや各種データを記憶する。ＲＡＭ３５０は処理部３３０やデータ転送制御装置３１０のワーク領域やデータ格納領域として機能する。表示部３６０は種々の情報をユーザに表示する。操作部３７０はユーザが電子機器を操作するためのものである。

なお図１２ではＤＭＡバスとＣＰＵバスが分離されているが、これらを共通化してもよい。またデータ転送制御装置３１０を制御する処理部と、電子機器を制御する処理部とを別々に設けてもよい。また本実施形態が適用できる電子機器としては、携帯電話、光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＴＶチューナ、ＶＴＲ、ビデオカメラ、オーディオ機器、プロジェクタ、パーソナルコンピュータ、電子手帳、或いはワードプロセッサなどの種々のものがある。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば明細書や図面中の記載において広義又は同義な用語（所与のインターフェース規格、第１の信号、第２の信号、第１の電源、第２の電源、第１導電型、第２導電型等）として引用された用語（ＵＳＢ、ＤＰ、ＤＭ、ＶＳＳ、ＶＤＤ、Ｐ型、Ｎ型等）は、明細書や図面中の他の記載においても広義又は同義な用語に置き換えることができる。

また本発明により実現されるデータ転送制御装置、物理層回路、ＶＢＵＳ検出回路、受信制御回路等は、図１〜図３、図１０等で説明した構成に限定されるものではなく、種々の変形実施が可能である。差動レシーバやシングルエンドレシーバの構成も図６〜図９で説明したものに限定されず、種々の変形実施が可能である。

データ転送制御装置の構成例。 物理層回路の構成例。 ＶＢＵＳ検出回路、受信制御回路の詳細な構成例。 図４（Ａ）（Ｂ）はＵＳＢのデータ転送が開始されるまでのシーケンスの説明図。 ＶＢＵＳ検出回路の抵抗の説明図。 差動レシーバの構成例。 基準電圧発生回路の構成例。 シングルエンドレシーバの構成例。 検出バッファの構成例。 ＨＳ用の物理層回路の構成例。 図１１（Ａ）（Ｂ）は、ＵＳＢのＨＳモードにおいてサスペンド状態からデータ転送が開始されるまでのシーケンスを示すタイミング波形図。 電子機器の構成例。

符号の説明

１０ 送信回路、１２、１４ 送信ドライバ、２２、２４ 送信制御回路、
３０ 受信回路、３２ 差動レシーバ、３４、３６ シングルエンドレシーバ、
４０、４２ 抵抗回路、５０、５２ 抵抗制御回路、
１００ ＶＢＵＳ検出回路、１０２ 検出バッファ、１１０ 受信制御回路
２００ トランシーバ、２１０ 転送コントローラ、２２０ バッファコントローラ、
２３０ データバッファ、２４０ インターフェース回路、

Claims (9)

1. ＵＳＢ（Universal Serial Bus）を介したデータ転送を行うデバイス側のセルフパワーのデータ転送制御装置のための物理層回路であって、
   ＵＳＢのＶＢＵＳラインの電圧を監視し、ＶＢＵＳラインの電圧が所定電圧を超えた場合に、ＶＢＵＳ検出信号をアクティブにするＶＢＵＳ検出回路と、
   差動信号を構成する第１、第２の信号が入力され、前記第１、第２の信号を用いた受信処理を行い、差動レシーバと第１のシングルエンドレシーバと第２のシングルエンドレシーバを有する受信回路と、
   前記受信回路に対してイネーブル信号を出力する受信制御回路とを含み、
   前記受信制御回路が、
   処理部により設定される第２のイネーブル信号を受け、前記第２のイネーブル信号がアクティブであっても前記ＶＢＵＳ検出信号がノンアクティブである場合には、前記受信回路に出力する前記イネーブル信号をノンアクティブにして前記受信回路をディスエーブル状態に設定し、前記第２のイネーブル信号がノンアクティブである場合には、前記ＶＢＵＳ検出信号がアクティブであっても、前記受信回路に出力する前記イネーブル信号をノンアクティブにして前記受信回路をディスエーブル状態に設定し、前記第２のイネーブル信号及び前記ＶＢＵＳ検出信号が共にアクティブである場合に、前記受信回路に出力する前記イネーブル信号をアクティブにして前記受信回路をイネーブル状態に設定すると共に、前記第２のイネーブル信号として、前記処理部により設定される差動レシーバ用入力イネーブル信号、第１、第２のシングルエンドレシーバ用入力イネーブル信号を受け、前記イネーブル信号として、差動レシーバ用出力イネーブル信号、第１、第２のシングルエンドレシーバ用出力イネーブル信号を出力して、前記受信回路の前記差動レシーバ、前記第１、第２のシングルエンドレシーバのディスエーブル、イネーブルを制御することを特徴とする物理層回路。
2. 請求項１において、
   前記受信回路が、その第１、第２の差動入力に前記第１、第２の信号が入力される前記差動レシーバを含み、
   前記イネーブル信号がノンアクティブである場合には、前記差動レシーバが含む演算増幅回路の電流源用トランジスタがオフになることを特徴とする物理層回路。
3. 請求項２において、
   前記電流源用トランジスタに基準電圧を出力する基準電圧発生回路を含み、
   前記イネーブル信号がノンアクティブである場合には、前記基準電圧発生回路の出力ノードが電源電圧に設定されると共に前記基準電圧発生回路において流れる電流がオフになることを特徴とする物理層回路。
4. 請求項３において、
   前記基準電圧発生回路が、
   カレントミラー回路を構成する第１導電型の第１、第２のトランジスタと、
   前記第１のトランジスタに直列に接続され、前記イネーブル信号がアクティブの場合にオンになる第２導電型の第３のトランジスタと、
   前記第２のトランジスタに直列に接続され、そのゲート及びドレインが前記基準電圧発生回路の出力ノードに接続される第２導電型の第４のトランジスタと、
   前記出力ノードと第１の電源のノードとの間に設けられる第２導電型の第５のトランジスタを含み、
   前記イネーブル信号がノンアクティブである場合には、前記第３のトランジスタがオフになると共に前記第５のトランジスタがオンになることを特徴とする物理層回路。
5. 請求項１乃至４のいずれかにおいて、
   前記受信回路が、その入力に前記第１の信号が入力される前記第１のシングルエンドレシーバと、その入力に前記第２の信号が入力される前記第２のシングルエンドレシーバを含み、
   前記第１、第２のシングルエンドレシーバの各々が、
   前記第１又は第２の信号が入力される第１のインバータ回路と、前記第１のインバータ回路の出力ノードがその入力に接続される第２のインバータ回路を含み、
   前記イネーブル信号がノンアクティブである場合には、前記第１、第２のインバータ回路の出力ノードが電源電圧に設定されることを特徴とする物理層回路。
6. 請求項５において、
   前記第１のインバータ回路が、
   第２の電源のノードと第１の中間ノードの間に設けられ、オン状態に設定される第１導電型の第１のトランジスタと、
   前記第１の中間ノードと前記第１のインバータ回路の前記出力ノードとの間に設けられ、前記第１又は第２の信号がそのゲートに入力される第１導電型の第２のトランジスタと、
   前記出力ノードと第２の中間ノードとの間に設けられ、前記第１又は第２の信号がそのゲートに入力される第２導電型の第３のトランジスタと、
   前記第２の中間ノードと第１の電源のノードとの間に設けられ、オン状態に設定される第２導電型の第４のトランジスタと、
   前記第２の電源のノードと前記第１の中間ノードとの間に設けられ、そのゲートに前記第２のインバータ回路からのフィードバック信号が入力される第１導電型の第５のトランジスタと、
   前記第１の中間ノードと前記出力ノードとの間に設けられる第１導電型の第６のトランジスタと、
   前記第２の中間ノードと前記第１の電源のノードとの間に設けられ、そのゲートに前記フィードバック信号が入力される第２導電型の第７のトランジスタとを含み、
   前記イネーブル信号がノンアクティブである場合には、前記第６のトランジスタがオンになることを特徴とする物理層回路。
7. 請求項１乃至６のいずれかにおいて、
   前記受信回路が、ＵＳＢのフルスピード用の受信回路であることを特徴とする物理層回路。
8. 請求項１乃至７のいずれかの物理層回路と、
   ＵＳＢを介したデータ転送を制御する転送コントローラと、
   を含むことを特徴とするデータ転送制御装置。
9. 請求項８のデータ転送制御装置と、
   前記データ転送制御装置を制御する処理部と、
   を含むことを特徴とする電子機器。

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