CN107562172B - 集成电路装置和电子系统 - Google Patents

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Abstract

本发明提供一种集成电路装置和包含所述集成电路装置的电子系统。所述集成电路装置可包含：中央处理单元，其经配置以在多个模式中的一个模式中操作；以及唤醒控制电路，其经配置以控制所述中央处理单元。所述唤醒控制电路可包含：时钟产生器，其经配置以产生内部时钟信号；多路复用器，其经配置以从外部信号和所述内部时钟信号当中选择信号且向所述中央处理单元提供所选信号作为操作时钟信号；以及控制器，其经配置以基于所述外部信号而控制所述中央处理单元和所述时钟产生器。本发明的集成电路装置能够在低功率模式中无参考时钟信号而唤醒，以减少集成电路装置的功耗。

Description

集成电路装置和电子系统
相关申请案的交叉参考
本申请案主张2016年7月1日申请的第10-2016-0083289号韩国专利申请案的优先权，所述韩国专利申请案的公开内容特此以全文引用的方式并入。
技术领域
本发明的实施例涉及一种集成电路装置和一种包含集成电路装置的电子系统，且更确切来说涉及一种能够在低功率模式中无参考时钟信号而唤醒的集成电路装置和包含所述集成电路装置的电子系统。
背景技术
电气装置中所使用的集成电路装置可通常在用于正常操作的正常模式或用于节省电力的低功率模式中操作。此处，低功率模式可包含初始化模式和休眠模式。
需要刺激来唤醒在低功率模式中的集成电路装置。刺激可为内部中断或外部输入。集成电路装置可使用参考时钟信号以便对此刺激作出反应。然而，当使用参考时钟信号时，集成电路装置中的时钟树和监测逻辑部分地操作，从而增加集成电路装置的功耗。因此，需要从低功率模式唤醒集成电路装置而不使用参考时钟信号以减少集成电路装置的功耗。
发明内容
根据本发明概念的一些实施例，提供一种集成电路装置，其包含：中央处理单元(CPU)，其经配置以在多个模式中的一个模式中操作；以及唤醒控制电路，其经配置以控制所述CPU。所述唤醒控制电路包含：时钟产生器，其经配置以产生内部时钟信号；多路复用器，其经配置以从外部信号和所述内部时钟信号当中选择信号且向所述CPU提供所选信号作为操作时钟信号；以及控制器，其经配置以基于所述外部信号而控制所述CPU和所述时钟产生器。
根据本发明概念的其它实施例，提供一种电子系统，其包含：电子装置；以及至少一个集成电路装置，其经由内置集成电路(I2C)接口连接到所述电子装置。所述至少一个集成电路装置包含：CPU，其经配置以在多个模式中的一个模式中操作；时钟产生器，其经配置以产生内部时钟信号，控制器，其经配置以通过接收串行数据和串行时钟信号来控制所述CPU和所述时钟产生器；以及多路复用器，其经配置以选择所述串行时钟信号和所述内部时钟信号中的一个且向所述CPU提供所选信号作为操作时钟信号。所述控制器可将从所述电子装置接收的标识(ID)与所述至少一个集成电路装置的地址比较。
根据本发明概念的其它实施例，提供一种集成电路装置，其包含：CPU，其经配置以在多个模式中的一个模式中操作；以及控制器，其经配置以基于串行数据和串行时钟信号而控制所述CPU的操作。所述控制器包含：检测电路，其经配置以使用所述串行数据和所述串行时钟信号来检测开始旗标且基于检测结果而产生检测信号；以及触发器电路，其经配置以基于所述检测信号而更新唤醒信号。
根据本发明概念的又其它实施例，提供一种电子装置，其包含集成电路装置。所述集成电路装置可包含：中央处理单元(CPU)，其经配置以选择性地在低功率模式和正常模式中操作；控制器，其连接到接口总线，且经配置以在所述CPU的所述低功率模式中经由所述接口总线接收输入信号且在所述输入信号的边缘的计数值达到第一参考值时产生唤醒信号；以及时钟产生器，其经配置以在所述CPU的所述正常模式中产生内部时钟信号。所述CPU经配置以基于所述唤醒信号和所述输入信号而开始唤醒序列，基于所述内部时钟信号而在所述正常模式中操作，且基于所述输入信号而在所述低功率模式中操作。
附图说明
通过参考附图详细描述本发明概念的示范性实施例，本发明概念的上述和其它特征将变得更加显而易见，在附图中：
图1为根据本发明概念的一些实例实施例的电子系统的框图；
图2为根据本发明概念的一些实例实施例的实施为通用串行总线(USB)C型插头的接口的插头结构的图；
图3为根据本发明概念的一些实例实施例的唤醒控制电路的框图；
图4为展示根据本发明概念的一些实例实施例的图3中所说明的唤醒控制电路的操作的时序图；
图5为根据本发明概念的一些实例实施例的图3中所说明的唤醒控制电路进入正常模式的程序的流程图；
图6为根据本发明概念的一些实例实施例的图3中所说明的唤醒控制电路进入低功率模式的程序的流程图；
图7为根据本发明概念的一些实例实施例的图3中所说明的控制器的框图；
图8为展示根据本发明概念的一些实例实施例的图7中所说明的唤醒控制电路的操作的时序图；
图9为根据本发明概念的一些实例实施例的图7中所说明的唤醒控制电路的操作的流程图；
图10为根据本发明概念的一些实例实施例的电子系统的框图；且
图11为展示根据本发明概念的一些实例实施例的图10中所说明的电子系统的操作的时序图。
附图标号说明
10：电子系统；
10'：电子系统；
100：电子装置；
200：集成电路装置；
200-1：集成电路装置；
200-2：集成电路装置；
200-n：集成电路装置；
210：中央处理单元；
210B：中央处理单元；
220：唤醒控制电路；
220B：唤醒控制电路；
221：控制器；
221-1：检测电路；
221-2：触发器电路；
221A：控制器；
221B：控制器；
222：时钟产生器；
222B：时钟产生器；
223：多路复用器；
223B：多路复用器；
230：接口；
230B：接口；
240：总线；
300：接口总线；
ACK：确认；
NACK：否定确认；
DS：检测信号；
EN：时钟启用信号；
ES：外部信号；
IC：内部时钟信号；
ID：标识；
OC：操作时钟信号；
S110：操作；
S120：操作；
S130：操作；
S140：操作；
S150：操作；
S160：操作；
S210：操作；
S220：操作；
S230：操作；
S240：操作；
S250：操作；
S260：操作；
S310：操作；
S320：操作；
S330：操作；
S340：操作；
SCL：串行时钟信号；
SDA：串行数据；
SL：低功率信号；
SW：切换信号；
T0：周期；
T1：周期；
T2：周期；
T3：周期；
T4：周期；
T5：周期；
T6：周期；
TA：预定时间；
WU：唤醒信号。
具体实施方式
2015年4月3日公布的通用串行总线C型电缆和连接器规范修订版1.1的公开内容以全文引用的方式并入本文中。因此，除非另外定义，否则修订版1.1中的术语和其描述与本文中所描述的那些术语和描述相同。并且，2014年4月4日公布的内置集成电路(I2C)总线规范和用户手册的公开内容以全文引用的方式并入本文中。因此，除非另外定义，否则手册中的术语和其描述与本文中所描述的那些术语和描述相同。
图1为根据本发明概念的一些实例实施例的电子系统10的框图。
如本文中所使用的电子系统可指包含例如电子装置或集成电路装置等装置的产品。如本文中所使用的电子装置可指包含相关联集成电路装置的装置。
参考图1，电子系统10可包含电子装置100、集成电路装置200和接口总线300。电子装置100可经由接口总线300连接到集成电路装置200。
第一电子装置100可为主装置，且可为第二电子装置的集成电路装置200可为从属装置。另一方面，集成电路装置200可为主装置，且电子装置100可为从属装置。
电子装置100可实施为个人计算机(PC)、充电器、存储装置或移动装置。电子装置100可由集成电路装置200和其它集成电路装置实施。电子装置100的结构可相同于或类似于集成电路装置200的结构。移动装置可为膝上计算机、蜂窝式电话、智能手机、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、数码摄像机、便携式多媒体播放器(PMP)、个人导航装置或便携式导航装置(PND)、移动互联网装置(MID)、可穿戴计算机、物联网(IoT)装置、万物互联(IoE)装置、无人机或电子书。
集成电路装置200可包含中央处理单元(CPU)210、唤醒控制电路220、接口230和总线240。尽管未展示，但电子装置100或集成电路装置200还可包含存储器装置。集成电路装置200可(例如)作为应用程序处理器(AP)、电力管理集成电路、图像信号处理器(ISP)、显示控制器、存储器控制器、触摸板控制器或调制解调器而实施。集成电路装置200还可包含电池。集成电路装置200还可包含半导体存储器装置(例如，存储器装置)、形成在半导体衬底中或上的一或多个逻辑装置或存储器单元、半导体芯片、存储器芯片、存储器裸片、逻辑芯片、封装、包含一或多个存储器芯片且任选地包含一或多个逻辑芯片的封装，或其组合。半导体存储器装置可包括可包含堆叠在封装衬底上的一或多个芯片的封装，或包含多个封装的叠层封装装置。
CPU 210、唤醒控制电路220、接口230和总线240可集成到单片系统中(SoC)。尽管本文中描述CPU 210在低功率模式(或，休眠模式)或正常模式中操作，但其可意味着集成电路装置200在低功率模式或正常模式中操作。CPU 210可控制唤醒控制电路220、接口230和总线240。可根据特定电路或特定装置的不同功耗而提及本文中所描述的低功率模式和正常模式。举例来说，在低功率模式中，特定装置可消耗其正常运行(即，在正常模式中操作)时消耗的电流的约1/10的电流量。低功率模式还可被称作休眠模式或省电模式。
唤醒控制电路220可基于从接口230接收的信号而唤醒CPU 210或控制施加到CPU210的时钟信号。唤醒控制电路220还可基于从CPU 210接收的信号而控制施加到CPU 210的时钟信号。将稍后描述细节。在其它实例实施例中，唤醒控制电路220可与接口230成一体。在下文中，唤醒操作(或，唤醒序列)指集成电路装置200从低功率模式进入正常模式的操作，且低功率操作指集成电路装置200从正常模式进入低功率模式的操作。
接口230可经由接口总线300与电子装置100通信。详细地说，接口230可从电子装置100接收时钟信号或数据，或可将时钟信号或数据传输到电子装置100。
存储器装置共同地或概念上指示易失性存储器装置和非易失性存储器装置。易失性存储器装置包含随机存取存储器(RAM)、动态RAM(DRAM)和/或静态RAM(SRAM)。非易失性存储器包含只读存储器(ROM)和/或闪存器。
电力管理集成电路可将操作电压或电力供应到CPU 210、唤醒控制电路220、接口230和总线240。电力管理集成电路可包含电压调节器，例如低压差(LDO)电压调节器。电池为可再充电电池，且可为电力管理集成电路提供电压。电池可实施为柔性电池。
接口总线300可包含用于传输数据或时钟信号的多个线。接口总线300可实施为通用串行总线(USB)功能全面的C型标准电缆组合件、USB 2.0C型电缆组合件、USB C型到USB3.1标准A电缆组合件、USB C型到USB 2.0标准A电缆组合件、USB C型到USB 3.1标准B电缆组合件、USB C型到USB 2.0标准B电缆组合件、USB C型到USB 2.0微型B电缆组合件、USB C型到USB 3.1微B电缆组合件或USB C型到USB 2.0微B电缆组合件；但本发明概念不限于这些实例。还可根据I2C标准使用数据线和时钟线来实施接口总线300，但本发明概念不限于当前实施例。
当电子装置100为充电器时，电子装置100可被用作电源，且集成电路装置200可被用作电力吸收器。当集成电路装置200用作存储装置时，集成电路装置200可实施为固态驱动器或固态磁盘(SSD)、通用闪存存储装置(UFS)或硬盘驱动器(HDD)；但本发明概念不限于这些实例。
图2为根据本发明概念的一些实例实施例的实施为USB C型插头的接口230的插头结构的图。参考图1和2，接口230可包含多个引脚A1到A12和B1到B12。USB C型电缆和连接器修订版1.1中公开了与引脚A1到A12和B1到B12中的每一个相关的信号的名称和描述。因此，将省去其描述。
图3为根据本发明概念的一些实例实施例的唤醒控制电路220的框图。参考图1和3，唤醒控制电路220可控制CPU 210以根据外部信号ES和低功率信号SL在低功率模式或正常模式中操作。可经由接口总线300从电子装置100输入外部信号ES。可从CPU 210输出低功率信号SL。唤醒控制电路220可基于外部信号ES和低功率信号SL而将唤醒信号WU和操作时钟信号OC输出到CPU 210。
详细地说，唤醒控制电路220可基于外部信号ES而确定CPU 210是否进入正常模式。当CPU 210进入正常模式时，唤醒控制电路220可产生内部时钟信号IC作为操作时钟信号OC。另外，唤醒控制电路220可启用唤醒信号WU以传输到CPU 210。唤醒控制电路220可将操作时钟信号OC从外部信号ES转换成内部时钟信号IC。
唤醒控制电路220可基于从CPU 210接收的低功率信号SL而确定CPU 210是否进入低功率模式。当CPU 210进入低功率模式时，唤醒控制电路220可将操作时钟信号OC从内部时钟信号IC转换成外部信号ES。另外，唤醒控制电路220可禁用传输到CPU 210的唤醒信号WU且可停止产生内部时钟信号IC。
参考图3，唤醒控制电路220可包含控制器221、时钟产生器222和多路复用器223。为了描述清楚起见，将CPU 210与唤醒控制电路220一起说明。
控制器221可充当有限状态机(FSM)或开始旗标检测器。将稍后描述其细节。控制器221可从电子装置100接收外部信号ES。控制器221可基于外部信号ES而确定CPU 210是否进入正常模式。
在实例实施例中，将描述控制器221充当FSM的情况。此时，外部信号ES可为由使用双相标记码或双极性标记码(BMC)编码数据产生的BMC数据。BMC数据具有根据位的不同切换。举例来说，可编码BMC数据，使得BMC数据在数据值为1时以全周期切换且在数据值为0时以半周期切换。控制器221可对外部信号ES的边缘进行计数，且可根据计数结果来确定CPU210是否进入正常模式。
在实例实施例中，控制器221充当开始旗标检测器的情况将进行描述。此时，外部信号ES可包含串行时钟信号SCL或串行数据SDA。控制器221可基于外部信号ES而检测开始旗标。控制器221可基于检测结果而确定CPU 210是否进入正常模式。将稍后描述细节。
当CPU 210进入正常模式时，控制器221可将时钟启用信号EN输出到时钟产生器222。举例来说，当通过对外部信号ES的边缘进行计数而获得的计数值达到第一参考值时，控制器221可将时钟启用信号EN输出到时钟产生器222。当CPU 210进入低功率模式时，控制器221可开始对外部信号ES的边缘进行计数。控制器221可随后启用唤醒信号WU以控制CPU210。举例来说，当计数值达到第二参考值时，控制器221可启用唤醒信号WU以控制CPU 210。第二参考值可大于第一参考值。
另外，控制器221可通过将切换信号SW输出到多路复用器223以使得操作时钟信号OC从外部信号ES转换成内部时钟信号IC来控制多路复用器223。举例来说，当计数值达到第三参考值时，控制器221可将切换信号SW输出到多路复用器223以将施加到CPU 210的操作时钟信号OC转换成内部时钟信号IC，进而控制多路复用器223。举例来说，控制器221可启用切换信号SW。第三参考值可大于第二参考值。
控制器221可从CPU 210接收低功率信号SL。控制器221可基于从CPU 210接收的低功率信号SL而确定CPU 210是否进入低功率模式。当CPU 210进入低功率模式时，控制器221可通过将切换信号SW输出到多路复用器223以将操作时钟信号OC从内部时钟信号IC转换成外部信号ES来控制多路复用器223。举例来说，控制器221可禁用切换信号SW。控制器221还可禁用传输到CPU 210的唤醒信号WU。控制器221可不将时钟启用信号EN输出到时钟产生器222，但本发明概念不限于当前实施例。
时钟产生器222可根据时钟启用信号EN产生内部时钟信号IC且将内部时钟信号IC输出到多路复用器223。在实例实施例中，时钟产生器222可为振荡器。多路复用器223可根据切换信号SW选择内部时钟信号IC或外部信号ES，且可向CPU 210提供所选信号作为操作时钟信号OC。举例来说，多路复用器223可在切换信号SW处于高电平时选择内部时钟信号IC，且可在切换信号SW处于低电平时选择外部信号ES。然而，本发明概念不限于当前实施例。
在实例实施例中，外部信号ES可为数据或时钟信号。外部信号ES的数据或时钟信号中的每一个可具有规则样式(例如，相同周期)或随机样式(例如，不同周期)。
在实例实施例中，如果外部信号ES的频率高于内部时钟信号IC的频率，那么控制器221可具有经配置以划分外部信号ES的频率的分频器。分频器可产生具有低于外部信号ES的频率的经划分信号且将所述经划分信号输出到多路复用器223。因此，CPU 210可通过在低功率模式中使用经划分信号而非外部信号ES来减少功耗。
图4为展示根据本发明概念的一些实例实施例的图3中所说明的唤醒控制电路220的操作的时序图。图4展示控制器221充当FSM的情况。参考图1、3和4，由于时钟启用信号EN在周期T0到T1期间处于低电平，因此时钟产生器222可在低功率模式中操作。详细地说，时钟产生器222可不产生内部时钟信号IC。
唤醒信号WU可处于低电平。因此，CPU 210的操作模式可为低功率模式，且低功率信号SL可处于高电平。尽管在当前实施例中外部信号ES在周期T0到T4期间以规则间隔切换，但本发明概念不限于当前实施例。如果在实例实施例中集成电路装置200为USB电力递送(PD)装置，那么外部信号ES可为BMC数据，且唤醒控制电路220可通过对BMC数据的边缘进行计数来检测BMC数据的前导码。BMC数据可具有规则周期的样式。
并且，切换信号SW可处于低电平。因此，操作时钟信号OC可为外部信号ES。可改变周期T0到T1的长度。
由于时钟启用信号EN在周期T1到T2期间处于高电平，因此时钟产生器222可在初始化状态下操作。举例来说，在恰当地产生内部时钟信号IC之前，时钟产生器222可处于初始化状态。唤醒信号WU可处于低电平。因此，CPU 210的操作模式可为低功率模式，且低功率信号SL可处于高电平。切换信号SW可处于低电平。因此，操作时钟信号OC可为外部信号ES。可改变周期T1到T2的长度。
由于时钟启用信号EN在周期T2到T3期间处于高电平，因此时钟产生器222可在初始化状态下操作。举例来说，在恰当地产生内部时钟信号IC之前，时钟产生器222可处于初始化状态。唤醒信号WU可处于高电平。因此，CPU 210的操作模式可为中断请求(IRQ)模式，在IRQ模式中，CPU 210暂时停止当前任务且首先处理输入信息。低功率信号SL可处于高电平。切换信号SW可处于低电平。因此，操作时钟信号OC可与外部信号ES相同。可改变周期T2到T3的长度。
由于时钟启用信号EN在周期T3到T4期间处于高电平，因此时钟产生器222可在正常模式中操作。举例来说，时钟产生器222可处于正常模式，在正常模式中，恰当地产生内部时钟信号IC。唤醒信号WU可处于高电平。因此，CPU 210可已停止IRQ模式并处于正常模式，且低功率信号SL可处于低电平。CPU 210可在时钟产生器222开始在正常模式中操作之后的预定时间TA进入正常模式。然而，本发明概念不限于当前实施例。
切换信号SW可处于高电平。因此，操作时钟信号OC可为内部时钟信号IC。尽管图4中未展示，但可需要多路复用器223执行切换操作的切换时间。可改变周期T3到T4的长度。
在实例实施例中，在CPU 210的正常模式中的预定时间之后，唤醒信号WU可自动地转变到低电平。在其它实例实施例中，唤醒信号WU可基于处于高电平的低功率信号SL而转变到低电平。
图5为根据本发明概念的一些实例实施例的图3中所说明的唤醒控制电路220进入正常模式的程序的流程图。参考图1、3和5，在操作S110中，唤醒控制电路220可在低功率模式中接收外部信号ES。在操作S120中，唤醒控制电路220可基于外部信号ES而确定CPU 210是否进入正常模式。
当在操作S130中确定CPU 210进入正常模式(即，在是的情况下)时，在操作S140中，唤醒控制电路220可产生内部时钟信号IC。在操作S150中，唤醒控制电路220可对CPU210启用唤醒信号WU。在操作S160中，唤醒控制电路220可基于切换信号SW而向CPU 210提供内部时钟信号IC。
图6为根据本发明概念的一些实例实施例的图3中所说明的唤醒控制电路220进入低功率模式的程序的流程图。参考图1、3和6，在操作S210中，唤醒控制电路220可在正常模式中接收低功率信号SL。在操作S220中，唤醒控制电路220可基于低功率信号SL而确定CPU210是否进入低功率模式。
当在操作S230中确定CPU 210进入低功率模式(即，在是的情况下)时，在操作S240中，唤醒控制电路220可基于切换信号SW而向CPU 210提供外部信号ES。在操作S250中，唤醒控制电路220可禁用唤醒信号WU且将经禁用唤醒信号WU发送到CPU 210。在操作S260中，唤醒控制电路220可停止产生内部时钟信号IC。
图7为根据本发明概念的一些实例实施例的控制器221A的框图。在图7中所说明的实施例中，控制器221A充当开始旗标检测器。参考图7，控制器221A可包含检测电路221-1和触发器电路221-2。尽管图7中未展示，但图1中所说明的集成电路装置200可经由I2C接口总线与电子装置100通信。I2C接口总线可包含两个双向开路漏极线。双向开路漏极线可包含串行数据SDA的线和串行时钟信号SCL的线。由于I2C接口总线可经由数据线连接多个装置，因此其可允许实现半双工通信。
检测电路221-1可从电子装置100接收串行数据SDA和串行时钟信号SCL。举例来说，电子装置100可包含集成电路装置200和一或多个额外电子集成电路装置。举例来说，电子装置100可为AP。
检测电路221-1可使用串行数据SDA和串行时钟信号SCL来检测开始旗标。根据I2C规范，当串行数据SDA在串行时钟信号SCL处于高电平的状态下从高电平转变到低电平时，检测电路221-1可检测到开始旗标。当检测到开始旗标时，检测电路221-1可产生检测信号DS。检测电路221-1可产生可具有与开始旗标相同的周期的检测信号DS。稍后将参考图8描述细节。检测电路221-1可将检测信号DS输出到触发器电路221-2。
触发器电路221-2可基于检测信号DS而启用已存储在其中的唤醒信号WU。触发器电路221-2还可基于从CPU 210接收的低功率信号SL而禁用已存储在其中的唤醒信号WU。触发器电路221-2可将唤醒信号WU输出到CPU 210。
CPU 210可根据唤醒信号WU而从低功率模式进入正常模式。详细地说，CPU 210可通过在接收具有高电平的唤醒信号WU时开始唤醒序列而进入正常模式。相反，当CPU 210进入低功率模式时，CPU 210可将低功率信号SL输出到触发器电路221-2以复位触发器电路221-2并禁用唤醒信号WU。
图8为展示根据本发明概念的一些实例实施例的图7中所说明的唤醒控制电路220的操作的时序图。参考图7和8，唤醒信号WU可在周期T0到T1中处于低电平。因此，CPU 210的操作模式可为低功率模式，且低功率信号SL可处于高电平。将不存在输入，使得串行数据SDA和串行时钟信号SCL可处于高电平。串行数据SDA和串行时钟信号SCL可已被上拉，使得开始旗标和检测信号DS可处于低电平。当串行数据SDA在点T1处从高电平转变到低电平时，可检测到开始旗标。
唤醒信号WU可在周期T1到T2中处于高电平。因此，CPU 210的操作模式可为正常模式，且低功率信号SL可处于低电平。由于串行数据SDA处于低电平而串行时钟信号SCL处于高电平，因此开始旗标可处于高电平。在检测到开始旗标时，检测信号DS可处于高电平。当串行数据SDA在点T2处转变到高电平而串行时钟信号SCL处于高电平时，开始旗标可转变到低电平。
唤醒信号WU可在周期T2到T3中持续处于高电平。因此，CPU 210的操作模式可为正常模式，且低功率信号SL可处于低电平。串行时钟信号SCL可在点T3处转变到低电平，且开始旗标可处于低电平。因此，检测信号DS可处于低电平。
唤醒信号WU可在周期T3到T4中持续处于高电平。因此，CPU 210的操作模式可为正常模式，且低功率信号SL可处于低电平。串行时钟信号SCL可处于低电平，且开始旗标可处于低电平。因此，检测信号DS可处于低电平。
图9为根据本发明概念的一些实例实施例的图7中所说明的唤醒控制电路220的操作的流程图。参考图7和9，在操作S310中，控制器221A可在低功率模式中接收串行数据SDA和串行时钟信号SCL。在操作S320中，控制器221A可基于串行数据SDA和串行时钟信号SCL而检测开始旗标。举例来说，当串行数据SDA从高电平转变到低电平而串行时钟信号SCL处于高电平时，控制器221A可确定已产生开始旗标并检测开始旗标。
当在操作S330中检测到开始旗标(即，在是的情况下)时，在操作S340中，控制器221A可启用唤醒信号WU并将其输出到CPU 210。
图10为根据本发明概念的一些实例实施例的电子系统10’的框图。参考图10，电子系统10’可包含电子装置100和一组集成电路装置200-1到200-n。然而，本发明概念不限于当前实施例，且在实例实施例中，电子系统10’可包含多个半导体装置。所述组集成电路装置200-1到200-n可经由I2C接口总线与电子装置100连接。
电子装置100可经由I2C接口总线连接到所述组集成电路装置200-1到200-n，但其可一次与所述组集成电路装置200-1到200-n中的仅一者通信。电子装置100可实施为PC、充电器、存储装置或移动装置。电子装置100可由集成电路装置200和其它集成电路装置实施。电子装置100的结构可相同于或类似于集成电路装置200的结构。移动装置可为膝上计算机、蜂窝式电话、智能手机、平板PC、PDA、EDA、数码相机、数码摄像机、PMP、PND、MID、可穿戴计算机、IoT装置、IoE装置、无人机或电子书。
尽管出于便利目的在以下描述中将仅解释第一集成电路装置200-1，但所述组集成电路装置200-1到200-n可具有大体上相同的结构。参考图10，第一集成电路装置200-1可包含CPU 210B、唤醒控制电路220B和接口230B。
CPU 210B可控制第一集成电路装置200-1的操作。唤醒控制电路220B和接口230B可集成在一起。
唤醒控制电路220B可控制第一集成电路装置200-1以根据已从电子装置100接收的标识(ID)、串行数据SDA和串行时钟信号SCL以及从CPU 210B接收的低功率信号SL而在低功率模式或正常模式中操作。串行数据SDA和串行时钟信号SCL可为在I2C接口总线系统中使用的数据和时钟信号。ID可为所述组集成电路装置200-1到200-n中的每一个的地址信息。
唤醒控制电路220B可确定ID是否与第一集成电路装置200-1的地址相同。当ID与第一集成电路装置200-1的地址相同时，唤醒控制电路220B可正常操作。然而，当ID与第一集成电路装置200-1的地址不相同时，唤醒控制电路220B可不执行唤醒操作。
在确定是否改变CPU 210B的操作模式之后，控制器221B可执行ID匹配以便仅唤醒包含多个从属装置(例如，所述组集成电路装置200-1到200-n)的电子系统10’中的目标从属装置(例如，第一集成电路装置200-1)。详细地说，多个从属装置中的每一个的控制器221B可将从电子装置100接收的标识(ID)与多个从属装置中的每一个的地址比较。因此，经匹配从属装置的控制器可产生唤醒信号WU以开始经匹配从属装置的CPU 210B的唤醒序列。在下文中，假定ID与第一集成电路装置200-1的地址相同。
唤醒控制电路220B可基于串行数据SDA和串行时钟信号SCL而确定CPU 210B是否进入正常模式。当CPU 210B进入正常模式时，唤醒控制电路220B可产生内部时钟信号IC。唤醒控制电路220B还可启用唤醒信号WU并将其输出到CPU 210B。另外，唤醒控制电路220B可将施加到CPU 210B的操作时钟信号OC从串行时钟信号SCL转换成内部时钟信号IC。
唤醒控制电路220B可基于从CPU 210B接收的低功率信号SL而确定CPU 210B是否进入低功率模式。当CPU 210B进入低功率模式时，唤醒控制电路220B可将施加到CPU 210B的操作时钟信号OC从内部时钟信号IC转换成外部信号ES。唤醒控制电路220B还可禁用唤醒信号WU并将唤醒信号WU输出到CPU 210B。唤醒控制电路220B可停止产生内部时钟信号IC。然而，本发明概念不限于当前实施例。
唤醒控制电路220B可包含控制器221B、时钟产生器222B和多路复用器223B。控制器221B可经由I2C接口总线从电子装置100接收串行数据SDA、串行时钟信号SCL和ID。如上文所描述，控制器221B可控制唤醒控制电路220B以在ID与第一集成电路装置200-1的地址相同时仅操作第一集成电路装置200-1。
时钟产生器222B可基于时钟启用信号EN而产生内部时钟信号IC且将内部时钟信号IC输出到多路复用器223B。多路复用器223B可基于切换信号SW而选择内部时钟信号IC或串行时钟信号SCL，且可将所选信号作为操作时钟信号OC传输到CPU 210B。举例来说，多路复用器223B可在切换信号SW处于高电平时选择内部时钟信号IC，且可在切换信号SW处于低电平时选择串行时钟信号SCL。然而，本发明概念不限于当前实施例。
可通过检测开始旗标或对串行时钟信号SCL进行计数来实施控制器221B的操作。下文将分别描述两种操作情况。
首先，当控制器221B检测开始旗标时，电子装置100可通过周期性地重复读取操作而向集成电路装置200持续提供串行时钟信号SCL。控制器221B可基于串行数据SDA和串行时钟信号SCL而检测开始旗标。举例来说，当串行数据SDA从高电平转变到低电平而串行时钟信号SCL处于高电平时，控制器221B可检测到开始旗标。当检测到开始旗标时，控制器221B可启用时钟启用信号EN并将其输出到时钟产生器222B。在启用时钟启用信号EN并将其输出到时钟产生器222B之后，控制器221B可启用唤醒信号WU并将其输出到CPU 210B。在启用唤醒信号WU并将其输出到CPU 210B之后，控制器221B可将切换信号SW输出到多路复用器223B。举例来说，控制器221B可启用切换信号SW。
其次，当控制器221B对串行时钟信号SCL的边缘进行计数时，控制器221B可充当FSM。控制器221B可接收串行时钟信号SCL。控制器221B可基于串行时钟信号SCL而确定CPU210B是否进入正常模式。举例来说，控制器221B可对串行时钟信号SCL的边缘进行计数且可基于计数结果而确定CPU 210B是否进入正常模式。
当CPU 210B进入正常模式时，控制器221B可将时钟启用信号EN输出到时钟产生器222B。举例来说，当通过对串行时钟信号SCL的边缘进行计数而获得的计数值达到第一参考值时，控制器221B可启用时钟启用信号EN并将其输出到时钟产生器222B。在那时，控制器221B还可启用传输到CPU 210B的唤醒信号WU。当开始旗标输出时，控制器221B可开始对串行时钟信号SCL的边缘进行计数。对于另一实例，当计数值达到第二参考值时，控制器221B可启用传输到CPU 210B的唤醒信号WU。第二参考值可大于第一参考值。
另外，控制器221B可通过将切换信号SW输出到多路复用器223B以使得操作时钟信号OC从串行时钟信号SCL转换成内部时钟信号IC来控制多路复用器223B。举例来说，当计数值达到第三参考值时，控制器221B可将切换信号SW输出到多路复用器223B以将施加到CPU210B的操作时钟信号OC转换成内部时钟信号IC，进而控制多路复用器223B。换句话说，控制器221B可启用切换信号SW。第三参考值可大于第二参考值。
控制器221B可从CPU 210B接收低功率信号SL。控制器221B可基于从CPU 210B接收的低功率信号SL而确定CPU 210B是否进入低功率模式。当CPU 210B进入低功率模式时，控制器221B可通过将切换信号SW输出到多路复用器223B以将操作时钟信号OC从内部时钟信号IC转换成外部信号ES来控制多路复用器223B。举例来说，控制器221B可禁用切换信号SW。控制器221B还可禁用传输到CPU 210B的唤醒信号WU。控制器221B可禁用时钟启用信号EN或可不将时钟启用信号EN输出到时钟产生器222B，但本发明概念不限于当前实施例。
图11为展示根据本发明概念的一些实例实施例的图10中所说明的电子系统10’的操作的时序图。尽管下文对电子系统10’的描述将限于控制器221B检测开始旗标的情况，但此仅出于便于描述的目的，且本发明概念不限于当前实施例。在控制器221B对串行时钟信号SCL的边缘进行计数的情况下，电子系统10’可以类似于上文参考图1到6所描述的方式操作。
参考图10和11，由于时钟启用信号EN在周期T0到T1期间处于低电平，因此时钟产生器222B可在低功率模式中操作。详细地说，时钟产生器222B可不产生内部时钟信号IC。
唤醒信号WU可处于低电平。因此，CPU 210的操作模式可为低功率模式，且低功率信号SL可处于高电平。尽管出于便利目的图11中示意性地说明串行数据SDA和串行时钟信号SCL的波形，但本发明概念不限于当前实施例。当串行时钟信号SCL处于高电平时，串行数据SDA可从高电平转变到低电平。在此情况下，如上文所描述，控制器221B可检测开始旗标。如图11中所展示，开始旗标可在周期T0到T1产生，且可在点T1处由控制器221B检测到。然而，本发明概念不限于当前实施例。由于开始旗标仍待检测，因此经ID匹配的旗标可处于低电平。切换信号SW可处于低电平。因此，操作时钟信号OC可与串行时钟信号SCL相同。可改变周期T0到T1的长度。
由于时钟启用信号EN在周期T1到T3处于低电平，因此时钟产生器222B可在低功率模式中操作。详细地说，时钟产生器222B可不产生内部时钟信号IC。唤醒信号WU可处于低电平。因此，CPU 210B的操作模式可为低功率模式，且低功率信号SL可处于高电平。可由(例如)九个位来传输串行时钟信号SCL和串行数据SDA。串行数据SDA中的前七个位可指信息序列，第八位可指示读取操作或写入操作，且第九位可指示确认(ACK)或否定确认(NACK)。信息序列可为传输到第一集成电路装置200-1的数据或第一集成电路装置200-1的地址。第一集成电路装置200-1的地址可对应于ID。
控制器221B可在点T2处完成开始旗标检测。此时，控制器221B可确定ID是否与第一集成电路装置200-1的地址相同。因此，经ID匹配的旗标可转变到高电平。切换信号SW可处于低电平。因此，操作时钟信号OC可与串行时钟信号SCL相同。可改变周期T1到T3的长度。
由于时钟启用信号EN在周期T3到T4期间处于高电平，因此时钟产生器222B可在初始化模式中操作。详细地说，直到初始化模式结束，时钟产生器222B才可恰当地产生内部时钟信号IC。唤醒信号WU可处于高电平。CPU 210B的操作模式可为执行唤醒序列的模式，或可为IRQ模式，且低功率信号SL可仍处于高电平。然而，本发明概念不限于当前实施例，且可改变信号的操作时间点。
可由九个位传输串行时钟信号SCL和串行数据SDA。举例来说，串行数据SDA的信息序列为第一集成电路装置200-1的地址。因此，控制器221B可确定ID是否与第一集成电路装置200-1的地址相同。因此，经ID匹配的旗标可处于高电平。切换信号SW可处于低电平，且因此，操作时钟信号OC可与串行时钟信号SCL相同。可改变周期T3到T4的长度。
在实例实施例中，串行数据SDA可为周期T1到T3中的数据，且可为周期T3到T4中的地址。
由于时钟启用信号EN在周期T4到T5处于高电平，因此在初始化模式结束之后，时钟产生器222B可在正常模式中操作。详细地说，时钟产生器222B可恰当地产生内部时钟信号IC。唤醒信号WU可处于高电平。因此，CPU 210B可处于正常模式，且低功率信号SL可处于低电平。CPU 210B可在时钟产生器222B开始在正常模式中操作之后的预定时间TA进入正常模式。然而，本发明概念不限于当前实施例。
如图11中所展示，当串行时钟信号SCL处于高电平时，串行数据SDA可从低电平转变到高电平。在此情况下，控制器221B可检测停止旗标。停止旗标为与开始旗标相反的概念，且指示从属装置或半导体装置停止经由I2C接口传输数据。如图11中所展示，停止旗标可在周期T4到T5产生。然而，本发明概念不限于当前实施例。
控制器221B可在ID与第一集成电路装置200-1的地址相同时操作，且可在ID与第一集成电路装置200-1的地址不相同时不操作。此处，假定ID与第一集成电路装置200-1的地址相同。
当已产生停止旗标时，开始旗标可从高电平转变到低电平。当在点T4处终止ID匹配时，经ID匹配的旗标可处于低电平。切换信号SW可处于低电平，且因此，操作时钟信号OC可与串行时钟信号SCL相同。可改变周期T4到T5的长度。
由于时钟启用信号EN在周期T5到T6期间处于高电平，因此时钟产生器222B可在正常模式中操作。详细地说，时钟产生器222B可恰当地产生内部时钟信号IC。唤醒信号WU可处于高电平。因此，CPU 210B可处于正常模式，且低功率信号SL可处于低电平。串行时钟信号SCL和串行数据SDA可保持处于上拉状态。
在实例实施例中，在CPU 210的正常模式中的预定时间之后，唤醒信号WU可自动地转变到低电平。在其它实例实施例中，唤醒信号WU可基于处于高电平的低功率信号SL而转变到低电平。
由于根据上文所描述的假定ID与第一集成电路装置200-1的地址相同，因此控制器221B可将经启用的切换信号SW输出到多路复用器223B。根据多路复用器223B的操作，操作时钟信号OC可从串行时钟信号SCL转换成内部时钟信号IC。
当ID与第一集成电路装置200-1的地址不相同时，切换信号SW可保持处于禁用状态。在此情况下，多路复用器223B可不操作，且操作时钟信号OC可维持为串行时钟信号SCL。可改变周期T5到T6的长度。
如上文所描述，根据本发明概念的一些实施例，集成电路装置在低功率模式中停止产生内部时钟信号，进而减少功耗。换句话说，唤醒控制电路和包含唤醒控制电路的AP减少低功率模式中所消耗的静态电流且延长将电力供应到AP的电池的寿命。另外，集成电路装置无需单独的球映射(ball mapping)和通用输入/输出(GPIO)多路复用器来接收外部唤醒信号，进而降低产品的价格。集成电路装置使用I2C的开始旗标作为唤醒信号，进而启用快速唤醒操作。
虽然已特定参考本发明概念的示范性实施例展示并描述了本发明，但所属领域的技术人员将理解，在不脱离以上权利要求书所限定的本发明概念的精神和范围的情况下，可进行形式和细节的各种改变。

Claims (15)

1.一种集成电路装置，其特征在于，其包括：
中央处理单元，其经配置以在多个模式中的一个模式中操作；以及
唤醒控制电路，其经配置以控制所述中央处理单元，所述唤醒控制电路包括：
时钟产生器，其经配置以产生内部时钟信号，
多路复用器，其经配置以从外部信号和所述内部时钟信号当中选择信号且向所述中央处理单元提供所选信号作为操作时钟信号，以及
控制器，其经配置以基于所述外部信号而控制所述中央处理单元和所述时钟产生器，
其中所述控制器经配置以对所述外部信号的边缘进行计数，且在所述控制器的计数值达到第一参考值时产生时钟启用信号以激活所述时钟产生器，
其中所述时钟产生器经配置以基于所述时钟启用信号而产生所述内部时钟信号且将所述内部时钟信号输出到所述多路复用器，且
其中所述控制器进一步经配置以在所述控制器的所述计数值达到大于所述第一参考值的第二参考值时将唤醒信号输出到所述中央处理单元，使得所述中央处理单元的操作根据所述唤醒信号从所述多个模式中的第一模式变化成第二模式。
2.根据权利要求1所述的集成电路装置，其特征在于，其中所述控制器经配置以充当有限状态机且对所述外部信号的边缘进行计数。
3.根据权利要求1所述的集成电路装置，其特征在于，其中所述控制器进一步经配置以在所述控制器的所述计数值达到大于所述第二参考值的第三参考值时将切换信号输出到所述多路复用器，使得所述多路复用器根据所述切换信号选择所述内部时钟信号且向所述中央处理单元提供所述所选信号作为所述操作时钟信号。
4.根据权利要求3所述的集成电路装置，其特征在于，其中基于所述中央处理单元的中断请求时间和所述时钟产生器的初始化时间而设置所述第一参考值和所述第二参考值。
5.根据权利要求3所述的集成电路装置，其特征在于，其中基于所述中央处理单元的中断请求时间、所述时钟产生器的初始化时间和所述多路复用器的切换时间而设置所述第二参考值和所述第三参考值。
6.根据权利要求1所述的集成电路装置，其特征在于，其中所述多个模式包含第一模式和第二模式，且
其中所述第一模式为减少应用程序处理器的功耗的低功率模式，且所述第二模式为所述应用程序处理器正常操作的正常模式。
7.根据权利要求1所述的集成电路装置，其特征在于，其中已使用双极性标记码来编码所述外部信号。
8.根据权利要求1所述的集成电路装置，其特征在于，其进一步包括实施为通用串行总线电力递送集成电路的接口。
9.一种电子系统，其特征在于，其包括：
电子装置；以及
至少一个集成电路装置，其经由内置集成电路接口连接到所述电子装置，所述至少一个集成电路装置包括：
中央处理单元，其经配置以在多个模式中的一个模式中操作，
时钟产生器，其经配置以产生内部时钟信号，
控制器，其经配置以通过接收串行数据和串行时钟信号来控制所述中央处理单元和所述时钟产生器，以及
多路复用器，其经配置以选择所述串行时钟信号和所述内部时钟信号中的一个且向所述中央处理单元提供所选信号作为操作时钟信号，
其中所述控制器经配置以将从所述电子装置接收的标识与所述至少一个集成电路装置的地址比较，
其中所述控制器进一步经配置以基于所述串行数据和所述串行时钟信号而检测所产生的开始旗标，
其中所述控制器进一步经配置以在所述控制器检测到所述开始旗标时产生时钟启用信号，
其中所述时钟产生器经配置以根据所述时钟启用信号而产生所述内部时钟信号且将所述内部时钟信号输出到所述多路复用器，且
其中所述控制器经配置以在所述控制器产生所述时钟启用信号之后产生唤醒信号，且其中所述中央处理单元经配置以根据所述唤醒信号开始唤醒序列。
10.根据权利要求9所述的电子系统，其特征在于，其中所述控制器经配置以在所述控制器产生所述唤醒信号之后产生切换信号，且
其中所述多路复用器经配置以根据所述切换信号而选择所述串行时钟信号和所述内部时钟信号中的一个且向所述中央处理单元提供所述所选信号作为所述操作时钟信号。
11.根据权利要求9所述的电子系统，其特征在于，其中在周期性地重复所述电子装置的读取操作时，所述至少一个集成电路装置被持续提供所述串行时钟信号。
12.根据权利要求9所述的电子系统，其特征在于，其中所述控制器进一步经配置以充当有限状态机且对所述串行时钟信号的边缘进行计数。
13.根据权利要求12所述的电子系统，其特征在于，其中所述控制器经配置以对所述串行时钟信号的边缘进行计数，且在所述控制器的计数值达到第一参考值时产生时钟启用信号以激活所述时钟产生器，且
其中所述时钟产生器经配置以基于所述时钟启用信号而产生所述内部时钟信号且将所述内部时钟信号输出到所述多路复用器。
14.根据权利要求13所述的电子系统，其特征在于，其中所述控制器经配置以在所述控制器的所述计数值达到第二参考值时将唤醒信号输出到所述中央处理单元，使得所述中央处理单元的操作根据所述唤醒信号从所述多个模式中的第一模式变化成第二模式，且
其中所述第一模式为减少所述中央处理单元的功耗的低功率模式，且所述第二模式为所述中央处理单元正常操作的正常模式。
15.根据权利要求14所述的电子系统，其特征在于，其中所述控制器经配置以在所述控制器的所述计数值达到大于所述第二参考值的第三参考值时将切换信号输出到所述多路复用器，使得所述多路复用器根据所述切换信号选择所述串行时钟信号和所述内部时钟信号中的一个且向所述中央处理单元提供所述所选信号作为所述操作时钟信号。
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