CN113841200A - 基于抑制的存储器刷新改进电池寿命 - Google Patents

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Abstract

本文公开的是用于减少可能影响平台的电池寿命的各种DRAM技术(例如，高容量DRAM和/或3D DRAM)所消耗的功率的机制和方法。这些机制和方法可以通过抑制对不在使用中的存储器列的周期性刷新命令来机会主义地减少DRAM所消耗的功率。由于这些机制和方法可以基于存储器控制器的增强，所以它们可能因此是操作系统(OS)不可知的。

Description

基于抑制的存储器刷新改进电池寿命
优先权要求
本申请要求于2019年6月29日提交的标题为“IMPROVING BATTERY LIFE BASED ONINHIBITED MEMORY REFRESHES(基于抑制的存储器刷新改进电池寿命)”的美国专利申请No.16/458,023的优先权权益，该美国专利申请通过引用整体地并入。
背景技术
电池供电的手持式平台当不在使用中时可以将其许多电路系统断电。对此的例外涉及动态随机存取存储器(DRAM)，该DRAM可以保持CPU的执行上下文，因此不应该被断电。DRAM可以被置于活动状态下，或者被置于称为自刷新模式的低功耗数据保留状态下。
由DRAM用于周期性地刷新其存储电容器所消耗的功率被称为“刷新功率”，然而由DRAM在活动状态下消耗的功率被称为“活动功率”(其可以是刷新功率和读写功率之和)。在诸如64吉比特(Gb)DRAM芯片之类的高密度DRAM器件情况下以及在3D DRAM芯片情况下，预期刷新功率和活动功率会显著增加。这可能导致更快的电池耗尽、缩短的电池寿命、以及对更庞大电池的期望。
附图说明
根据在下面给出的详细描述并且根据本公开的各种实施方式的附图，将更充分地理解本公开的实施例。然而，虽然附图是为了辅助说明和理解，但是它们仅是辅助手段，而不应该被视为将本公开限于本文描绘的具体实施方式。
图1图示依照本公开的一些实施例的与S0状态(例如，操作状态)有关的片上系统(SoC)和个体双列直插存储器模块(DIMM)的功率状态。
图2图示依照本公开的一些实施例的与诸如S3状态或S0ix状态(例如，活动空闲待机功率状态)之类的睡眠状态有关的SoC和个体DIMM的功率状态。
图3A-3B图示依照本公开的一些实施例的用于抑制不在使用中的DIMM的存储器刷新周期的设计的高级架构图。
图4图示依照本公开的一些实施例的用于抑制不在使用中的DIMM的存储器刷新周期的设计的实施方案级框图。
图5A-5B图示依照本公开的一些实施例的针对用于抑制不在使用中的DIMM的存储器刷新周期的存储器控制器(MC)增强的流程图。
图6A-6C图示依照本公开的一些实施例的用于固件在各种功率转变期间抑制不在使用中的DIMM的存储器刷新周期的流程图。
图7图示依照一些实施方式的用于通过抑制对不在使用中的存储器列(rank)的刷新命令来减少存储器列所消耗的功率的方法。
图8图示依照一些实施方式的具有用于通过抑制对不在使用中的存储器列的刷新命令来减少存储器列所消耗的功率的机制的计算机系统或计算装置。
具体实施方式
在以下描述中，讨论了许多细节以提供对本公开的实施例的更透彻说明。然而，本领域的技术人员将清楚，可以在没有这些具体细节的情况下实践本公开的实施例。在其他情况下，公知结构和装置被以框图形式而不是详细地示出，以便避免使本公开的实施例混淆。
注意，在实施例的对应附图中，信号用线表示。一些线可能更粗，以指示更大数量的组成信号路径，并且/或者在一个或多个末端具有箭头，以指示信息流的方向。此类指示不旨在为限制性的。相反，这些线连同一个或多个示例性实施例一起使用以促进对电路或逻辑单元的更容易理解。如由设计需要或偏好所规定的任何表示的信号可以实际地包括可以在任一方向上传播的一个或多个信号，并且可以用任何合适类型的信号方案来实现。
在整个说明书中，并且在权利要求书中，术语“连接”意指被连接的事物之间的直接电、机械或磁连接，而没有任何中间器件。术语“耦合”意指被连接的事物之间的直接电、机械或磁连接或通过一个或多个无源或有源中间器件的间接连接。术语“电路”或“模块”可以是指被布置为彼此合作以提供期望功能的一个或多个无源和/或有源组件。术语“信号”可以是指至少一个电流信号、电压信号、磁信号或数据/时钟信号。“一”、“一个”和“该”的含义包括复数引用。“在……中”的含义包括“在……中”和“在……上”。
术语“基本上”、“接近”、“大约”、“近乎”和“约”通常是指在目标值的+/-10％内。除非另外指定，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同对象仅仅表明相同的对象的不同实例被引用，而不旨在暗示如此描述的对象必须在时间上、在空间上、在排名上或以任何其他方式处于给定序列中。
应当理解，如此使用的术语在适当的情况下是可互换的，使得本文描述的本发明的实施例例如能够在除本文图示或以其他方式描述的朝向以外的朝向下操作。
在说明书中并在权利要求书中的术语“左”、“右”、“前”、“后”、“顶部”、“底部”、“在……上方”、“在……下方”等，若有的话，被用于描述目的，而不一定用于描述永久的相对位置。
出于实施例的目的，各种电路、模块和逻辑块中的晶体管是隧道FET(TFET)。各种实施方式的一些晶体管可以包括金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体端子。晶体管也可以包括三栅极和FinFET晶体管、栅极环绕圆柱形晶体管、方线或矩形带状晶体管或实现晶体管功能的其他器件，例如碳纳米管或自旋电子器件。MOSFET对称的源极和漏极端子，即，是相同的端子并且在这里可互换地使用。另一方面，TFET器件具有不对称的源极和漏极端子。本领域的技术人员将领会，在不脱离本公开的范围的情况下，诸如双极结型晶体管-BJT PNP/NPN、BiCMOS、CMOS之类的其他晶体管可以被用于一些晶体管。
出于本公开的目的，短语“A和/或B”和“A或B”意指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
另外，本公开中讨论的组合逻辑和顺序逻辑的各种元件可能与物理结构(比如，与门、或门、或异或门)有关，或者与实现作为所讨论的逻辑的布尔等同物的逻辑结构的器件的合成的或以其他方式优化的集合有关。
本文公开的是用于减少可能影响平台的电池寿命的各种DRAM技术(例如，高容量DRAM和/或3D DRAM)所消耗的功率的机制和方法。这些机制和方法可以通过抑制对不在使用中的存储器列的周期性刷新命令来适时地减少DRAM所消耗的功率。由于这些机制和方法可以基于存储器控制器(MC)的增强功能，所以它们可能因此是操作系统(OS)不可知的。
在各种实施例中，可以抑制对在通电之后尚未接收到写入事务的DRAM组件的刷新命令。DRAM的刷新功率可能取决于器件容量并且可能在活动功率的15％到50％之间变化。如本文所公开的那样抑制刷新命令可以有利地提供强烈的功率节省，进而提高电池寿命。
可以采用本文公开的机制和方法来减少或最小化存储器子系统的功耗，这可以提升电池寿命(例如，装置在再充电之前能够工作的时间量)。在硬件和/或固件中用于这些机制和方法的实施成本可能非常小。电池供电的和/或手持式平台由于其小形状因数设计而可能对热耗散有严格的约束。通过减少由存储器子系统在活动状态下消耗的功率，可以减少和/或规避与热耗散相关联的问题(比如性能降级)。这对于将来的平台可能尤其有意义，所述平台可以采用更高密度的DRAM技术，或者可以使用3D技术来将DRAM集成为封装件的一部分。减少热耗散以及活动功率可以不仅通过延长电池寿命而且还通过简化整体平台架构和设计来有利地帮助。
关于下面的图1和图2，平台(例如，移动平台)可以具有四个单列DIMM。在每个列中，可以组合个别DRAM器件/芯片。可以组合一个或多个存储器列以形成DIMM，该DIMM可以占用平台中的DIMM插槽。
图1图示依照本公开的一些实施例的与S0状态(例如，操作状态)有关的片上系统(SoC)和个体双列直插存储器模块(DIMM)的功率状态。
第一场景110与SoC 112以及标记为R0至R3的多个存储器列114有关。在各种实施方式中，存储器列R0至R3可以在包括一组DRAM组件的DIMM上(例如，在具有一个存储器列的DIMM上)和/或在包括不止一组DRAM组件的DIMM上(例如，在具有不止一个存储器列的DIMM上)。在一些实施例中，存储器列R0至R3中的一些可以在不同的存储器通道上。存储器列R0在使用中，并且处于操作状态，而存储器列R1至R3不在使用中。
SoC 112处于操作状态。处于操作状态的存储器列R0至R3的功率状态可以在系统级被决定并且可以与在使用中的存储器消耗无关(例如，由应用和操作系统(OS)在任何给定时间消耗的物理存储器的量，如可以由OS任务管理器的存储器性能选项卡所反映的那样)。
在第一场景110中，可以将由存储器子系统在操作状态期间消耗的功率(假定在使用中的存储器消耗限于单个存储器列)计算为：
P操作＝(1×活动功率)+(3×刷新功率)
第二场景120与SoC 122以及标记为R0至R3的多个存储器列124(其可以在性质上与存储器列114基本上类似)有关。存储器列R0在使用中，并且处于操作状态，而存储器列R1至R3不在使用中。
SoC 122处于操作状态。处于操作状态的存储器列R0至R3的功率状态可以基于给定存储器列是在使用中还是不在使用中，其中对于不在使用中的存储器列抑制存储器刷新。这里，存储器列R1至R3不在使用中，并且因此抑制对这些存储器列的刷新。(基于整体平台功率状态，可以让存储器列R0处于操作状态或处于自刷新模式。)
在第二场景120中，可以将由存储器子系统在操作状态期间消耗的功率计算为：
P操作＝(1×活动功率)
因此，与第一场景110相比，对于操作状态可以存在(3×刷新功率)的功率节省，因为对存储器列的刷新周期被抑制。
图2图示依照本公开的一些实施例的与诸如S3状态或S0ix状态(例如，活动空闲待机功率状态)的睡眠状态有关的SoC和个体DIMM的功率状态。
第一场景210与SoC 212以及标记为R0至R3的多个存储器列214(其可以在性质上与存储器列114基本上类似)有关。存储器列R0在使用中，而存储器列R1至R3不在使用中。
SoC 212处于断电状态。处于睡眠状态的存储器列R0至R3(例如，DRAM存储器)的功率状态可以在系统级下被决定并且可能与在使用中的存储器消耗无关。因此，这里，存储器列R0至R3处于自刷新模式。
在第一场景210中，可以将由存储器子系统在睡眠状态期间消耗的功率计算为：
P睡眠＝(4×刷新功率)
第二场景220与SoC 222以及标记为R0至R3的多个存储器列224(其可以在性质上与存储器列114基本上类似)有关。存储器列R0在使用中，而存储器列R1至R3不在使用中。
SoC 222处于断电状态。处于睡眠状态的存储器列R0至R3的功率状态可以基于给定存储器列是在使用中还是不在使用中，其中对于不在使用中的存储器列抑制存储器刷新。这里，存储器列R1至R3不在使用中，并且因此抑制对这些存储器列的刷新。(基于整体平台功率状态，可以让存储器列R0处于操作状态或处于自刷新模式。)
在第二场景220中，可以将由存储器子系统在睡眠状态期间消耗的功率计算为：
P睡眠＝(1×刷新功率)
因此，与第一场景210相比，对于睡眠状态可以存在(3x刷新功率)的功率节省，因为对存储器列的刷新周期被抑制。
关于图1和图2，当在使用中的存储器消耗局限于不到所有存储器列时，存储器子系统的功率节省可以是可能的，因为可以停止对剩余存储器列的刷新命令。例如，在最佳情况场景中，当在使用中的存储器消耗局限于单个存储器列时，存储器子系统的最大功率节省可以是可能的，因为可以停止对其他三个存储器列的刷新命令。可替换地，在最坏情况场景中，当在使用中的存储器消耗横跨所有存储器列(例如，所有存储器列都被保持在活动功率状态下)时，情况可能仅仅是，功率节省对存储器子系统来说可能不是可能的。
基于从功率测量结果外推的估计的初步结果表明，本文公开的机制和方法可以提供高达总系统功率的约5％或高达存储器子系统功耗的约28％的功率节省。这些结果基于将在使用中的存储器消耗保持至小于50％(这允许将四个存储器列中的两个置于刷新抑制模式下)。
在由存储器子系统消耗的功率的实际测量结果中，使用定制系统固件来使各种存储器列保持在重置下，以模拟使在使用中的存储器消耗保持至小于50％并且抑制那些存储器列的刷新周期。针对不同条件来自平台的实际功率测量结果表明本文公开的机制和方法可以提供高达存储器子系统功耗的约21％的功率节省，这与初步结果接近地匹配。
将来更大容量的DRAM器件被预测为具有增加的刷新功率与活动功率比，其中一些估计预测约60％的增加。因此，对将来的更高容量的DRAM器件而言，刷新功耗可能更加显著且不太易于忽视。
图3A-3B图示依照本公开的一些实施例的用于抑制对不在使用中的DIMM的存储器刷新周期的设计的高级架构图。在图3A中，设计300(其可以包括MC设计的一部分)可以包括命令接口302、队列电路系统304、刷新周期生成器电路系统306、存储器接口308、多个存储器列310(在分开的DIMM上—但是其他实施例的存储器列可以在共享DIMM上—并且在共享通道上或者在多个通道上，如本文所讨论的)、分别与多个存储器列310对应的多个窥探电路系统320、脏检测器电路系统324、决策器电路系统326和选通电路系统328。
本文公开的机制的高级架构可以包含两个功能。第一个功能可以由MC中的电路系统完成以窥探存储器业务并且存储关于个体存储器列是否在使用中(例如，“脏”)的指示符。可以通过寄存器接口将此信息(例如，“脏位”)暴露给固件。可以将用于此第一功能的电路系统称为“脏检测器”。第二功能可以由MC中的电路系统来完成以将周期性刷新周期的插入选通或不选通到各种存储器列(例如，用于分开的存储器列的刷新周期)。
因此，在各种实施方式中，MC的命令接口302可以接受以存储器列360作为目标的读取和/或写入命令(例如，来自处理器)并且可以将命令提供给队列电路系统304。同时，刷新周期生成器电路系统306也可以分别地针对每个存储器列向队列电路系统304提供刷新周期命令。队列电路系统304然后可以经由存储器接口308(其可以包括一个或多个通道)向存储器列310提供经排队的命令。
同时，窥探电路系统320可以识别以存储器列310作为目标的写入命令并且可以分别地针对每个存储器列经由分别与存储器列310对应的多个指示符322将这样识别的命令标记给脏检测器电路系统324。脏检测器电路系统324可以包括分别与存储器列310对应的多个脏位以存储指示符322的断言。
脏检测器电路系统324然后可以将所存储的指示符(例如，寄存器位)提供给决策器电路系统326。基于所存储的与存储器列310对应的指示符，决策器电路系统326可以使选通电路系统328分别地针对每个存储器列允许或拒绝存储器刷新周期从刷新周期生成器电路系统306传播到队列电路系统304。
在图3B中，设计350(其可以包括MC设计的一部分)可以与设计300基本上类似。设计350可以包括命令接口352、队列电路系统354、刷新周期生成器电路系统356、存储器接口358、多个存储器列360(在分开的DIMM和/或共享DIMM上，并且在共享通道上或在多个通道上，如本文所讨论的)、分别与多个存储器列360对应的多个窥探电路系统370、分别与存储器列360对应的多个指示符372、脏检测器电路系统374、决策器电路系统376和选通电路系统378。
在一些实施例中，窥探电路系统371可以包括多个窥探电路系统370中的一个或多个。对于一些实施例，脏检测器电路系统374可以包括分别与存储器列360对应的多个脏位375以存储指示符372的断言。在一些实施例中，电路系统379可以包括决策电路系统376和选通电路系统378的(多个)部分。
在各种实施方式中，包含设计350的设备可以包括第一电路系统(例如，脏检测器电路系统374)、第二电路系统(例如，刷新周期生成器电路系统356)和第三电路系统(例如，电路系统379)。第一电路系统可以操作来在确定(例如，从窥探电路系统371)提供给存储器接口(例如，存储器接口358)的命令是以一系列存储器(例如，存储器列)作为目标的命令时将存储的值(例如，脏位375)设置为预定值，所述命令是针对其要采用存储器刷新的类型(例如，写入命令)。第二电路系统可以操作来生成针对一系列存储器的刷新周期。第三电路系统可以操作来基于所存储的值来防止刷新周期传播到作为目标的一系列存储器。
在一些实施例中，一系列存储器可以被包含在DRAM DIMM内。对于一些实施例，一系列存储器可以是DRAM DIMM上的一列存储器。在一些实施例中，可以基于命令的一个或多个命令位和/或命令的一个或多个芯片选择位来将命令确定为以一系列存储器作为目标的写入命令。
对于一些实施例，第三电路系统可以基于所存储的值来防止刷新周期传播到存储器接口。在一些实施例中，可以在移除和替换向一系列存储器的供电之后将所存储的值设置为初始化值。对于一些实施例，包含设计350的设备可以包括第四电路系统(例如，队列电路系统354)，该第四电路系统可以操作来存储以存储器接口作为目标的多个命令。在一些实施例中，第三电路系统可以操作来防止刷新周期进入到第四电路系统中。
对于一些实施例，第一电路系统可以操作来在确定提供给存储器接口的命令是以多个系列的存储器中的一个作为目标的写入命令时将多个存储的值中的一个设置为预定值，所述多个系列的存储器分别对应于多个存储的值。第二电路系统可以操作来生成针对多个系列的存储器的刷新周期。第三电路系统可以操作来基于多个存储的值中的与作为目标的一系列存储器对应的值来防止刷新周期从第二电路系统传播到作为目标的一系列存储器。
对于一些实施例，存储器系列可以是存储器列内分开的多个系列的存储器。在一些实施例中，多个系列存储器可以包括非DRAM存储器技术(例如，非易失性存储器)和/或不在多列存储器中实现的存储器技术。对于一些实施例，电力的移除和/或替换可以包括存在突然失电的情形(随后是恢复供电)以及系统进入和/或退出低功率状态的情形(例如，挂起到RAM、挂起到磁盘等)。
可替换地，在各种实施方式中，包含设计350的设备可以包括到一个或多个系列的存储器(例如，存储器列)、第一电路系统(例如，窥探电路系统371)、第二电路系统(例如，脏检测器电路系统374)和第三电路系统(例如，电路系统379)的接口(例如，存储器接口358)。第一电路系统可以操作来提供分别与一个或多个系列的存储器对应的一个或多个指示符(例如，指示符372)，检测提供给接口的命令何时是以这多个系列存储器(例如，存储器列)中的一个作为目标的命令，并且基于检测来断言与作为目标的一系列存储器对应的指示符，所述命令是针对其要采用存储器刷新的类型(例如，写入命令)。第二电路系统可以操作来存储分别与一个或多个系列的存储器对应的一个或多个值，并且记录一个或多个指示符的断言(例如，在脏位375中)。第三电路系统可以操作来基于与一个或多个系列的存储器对应的第二电路系统的一个或多个值来防止刷新周期传播到一个或多个系列的存储器。
在一些实施例中，一个或多个系列的存储器可以被包含在一个或多个DRAM DIMM内。对于一些实施例，一个或多个系列的存储器可以是DRAM DIMM上的一列或多列存储器。在一些实施例中，第一电路系统可以操作来基于命令的一个或多个命令位和/或命令的一个或多个芯片选择位来检测提供给接口的命令何时是以多个系列的存储器中的一个作为目标的写入命令。对于一些实施例，可以在移除和替换向一系列存储器的供电之后将第二电路系统的一个或多个值设置为初始化值。
在一些实施例中，包含设计350的设备可以包括刷新周期电路系统(例如，刷新周期生成器电路系统356)，该刷新周期电路系统可以操作来生成针对一个或多个系列的存储器的刷新周期。对于一些实施例，包含设计350的设备可以包括接口队列电路系统(例如，队列电路系统354)，该接口队列电路系统可以包括可操作来存储以存储器接口作为目标的命令的至少一个队列。在一些实施例中，第三电路系统可以操作来防止刷新周期进入到接口队列电路系统中。
对于一些实施例，存储器系列可以是存储器列内分开的多个系列的存储器。在一些实施例中，多个系列的存储器可以包括非DRAM存储器技术(例如，非易失性存储器)和/或不在多列存储器中实现的存储器技术。对于一些实施例，供电的移除和/或替换可以包括存在突然失电(随后是恢复供电)的情形以及系统进入和/或退出低功率状态的情形(例如，挂起到RAM、挂起到磁盘等)。
图4图示依照本公开的一些实施例的用于抑制对不在使用中的DIMM的存储器刷新周期的设计的实施方案级框图。设计400可以包括MC 450、在分开的DIMM上的多个存储器列460(——但是其他实施例的存储器列可以在共享DIMM上——并且在共享通道上或在多个通道上，如本文所讨论的)、系统固件482和PCODE固件484。MC 450可以进而包括队列电路系统454、刷新周期生成器电路系统456、存储器接口458和分别与存储器列460对应的多个脏位475。
本文公开的机制的各种实施例可以包括三个组件：MC(比如MC450)、系统固件(比如系统固件482)和PCODE固件，例如，在P-UNIT上执行的固件(比如PCODE固件484)。
可以增强MC以执行如下两个任务。要由MC执行的第一任务是使用脏检测器来跟踪流向存储器列(例如，流向DIMM)的写入事务—这可以被称为“下游存储器业务”。在脏检测器中，为了通知MC开始跟踪下游存储器业务，可以为每MC实例提供单个位(被描绘为寄存器位“DetEn”)。此寄存器位的通电默认值可以是第一值(例如，二进制值“0”)。另外，可以为每存储器列提供单个脏位寄存器位(例如，脏位，对于四个单列DIMM被描绘为寄存器位“S0”、“S1”、“S2”和“S3”)，该单个脏位寄存器位可以在以该存储器列作为目标的任何写入事务从MC流向该存储器列时由MC设置。这些寄存器位字段(全局MC级位和列级位)可以被映射到系统固件和/或PCODE固件可访问的寄存器空间。
要由MC执行的第二任务是为每存储器列提供一个控制位，该一个控制位可以选通和不选通由MC以每个存储器列作为目标插入的周期性刷新周期。这些控制位可以由脏检测器的S0、S1、S2和S3位驱动。
关于系统固件，在系统固件启动期间，主存储器可以由存储器参考代码(MRC)例如通过执行训练算法来提出。然后，在存储器被提出并映射到系统存储器之后，系统固件的增强可以设置“DetEn”位以开始跟踪下游流动的写入事务。
可以增强PCODE固件以读取“S0”、“S1”、“S2”和“S3”寄存器位字段。基于这些寄存器位字段和睡眠状态转变(例如，睡眠状态进入和/或睡眠状态退出)，PCODE固件可以命令MC向个体存储器列发出“进入自刷新”命令和/或“退出自刷新”命令。
图5A-5B图示依照本公开的一些实施例的用于抑制对不在使用中的DIMM的存储器刷新周期的MC增强功能的流程图。图5A与和脏检测相关的MC增强有关。流程510可以具有各种部分。在开始时，在第一部分512中，流程510可以等待下游事务。然后，在第二部分514中，流程510可以确定是否在MC中设置了“DetEn”位。如果不是，则流程510可以返回到第一部分512。
如果在MC中设置了“DetEn”位，则在第三部分516中，流程510可以确定传入事务是否是写入事务。如果不是，则流程510可以返回到第一部分512。
如果传入事务是写入事务，则在第四部分518中，流程510可以找到写入事务所针对的存储器列，然后设置所对应的脏位。
图5B与和刷新生成相关的MC增强有关。流程520可以具有各种部分。在开始时，在第一部分522中，流程520可以迭代通过MC的活动(例如，可用)存储器列中的每个存储器列。
然后，在第二部分524中，流程520可以确定存储器列是否是脏的(例如，它是否在使用中和/或是否已被写入命令作为目标)。如果不是，则流程520可以返回到第一部分522(例如，以迭代到下一存储器列)。如果存储器列是脏的，则在第三部分526中，流程520可以通过进入MC的出口队列来插入针对存储器列的刷新命令以，并且返回到第一部分522。
图6A-6C图示依照本公开的一些实施例的用于固件在各种功率转变期间抑制对不在使用中的DIMM的存储器刷新周期的流程图。在各种实施方式中，用于固件的一些方法可以适用于系统启动和/或进入到不同的低功率状态(比如睡眠状态、休眠状态等)或者从不同的低功率状态(比如睡眠状态、休眠状态等)退出。图6A与系统启动有关。流程610可以具有各种部分。
在开始时，在第一部分612中，系统固件可以执行和/或初始化CPU，并且/或者执行基本平台功能。然后，在第二部分614中，系统固件可以运行用于训练存储器模块(其可以包括各种存储器列)的MRC。然后，在第三部分616中，系统固件可以基于“DetEn”位来触发一个或多个MC来跟踪下游业务。然后，在第四部分618，系统固件可以继续启动OS。
图6B与睡眠状态进入有关。流程620可以具有各种部分。在开始时，在第一部分622中，流程620可以迭代通过MC的活动(例如，可用)存储器列中的每个存储器列。
然后，在第二部分624中，流程620可以确定存储器列是否是脏的(例如，它是否在使用中和/或是否已被写入命令作为目标)。如果不是，则流程620可以返回到第一部分622(例如，以迭代到下一存储器列)。如果存储器列是脏的，则在第三部分626中，流程620可以指示MC针对此存储器列发送“进入自刷新”模式(例如，作为命令)，并且返回到第一部分622。
图6C与睡眠状态退出有关。流程630可以具有各种部分。在开始时，在第一部分632中，流程630可以迭代通过MC的活动(例如，可用)存储器列中的每个存储器列。
然后，在第二部分634中，流程630可以确定存储器列是否是脏的(例如，它是否在使用中和/或是否已被写入命令作为目标)。如果不是，则流程630可以返回到第一部分632(例如，以迭代到下一存储器列)。如果存储器列是脏的，则在第三部分636中，流程630可以指示MC针对此存储器列发送“退出自刷新”模式(例如，作为命令)，并且返回到第一部分632。
图7图示依照一些实施方式的通过抑制对不在使用中的存储器列的刷新命令来减少存储器列所消耗的功率的方法。方法700可以包括设置710、生成715和防止720。在各种实施方式中，方法700也可以包括存储730和防止735。
在设置710中，可以在确定提供给存储器接口的命令是以一系列存储器(例如，存储器列)作为目标的命令时将存储的值设置为预定值，所述命令是针对其要采用存储器刷新的类型(例如，写入命令)。在生成715中，可以生成针对一系列存储器的刷新周期。在防止720中，可以基于所存储的值来防止刷新周期传播到作为目标的一系列存储器。
在一些实施例中，一系列存储器可以被包含在DRAM DIMM内。对于一些实施例，一系列存储器可以是DRAM DIMM上的存储器列。在一些实施例中，可以基于命令的一个或多个命令位和/或命令的一个或多个芯片选择位来将命令确定为以一系列存储器作为目标的写入命令。
对于一些实施例，在存储730中，可以存储以一系列存储器作为目标的多个命令，并且在防止735中，可以防止刷新周期与多个命令一起存储。
在一些实施例中，防止刷新周期传播到存储器接口可以基于所存储的值。对于一些实施例，可以在移除和替换向一系列存储器的供电之后将所存储的值设置为初始化值。
尽管以特定次序示出了参考图5A-5B、图6A-6C和图7的流程图中的动作，但是能够修改动作的次序。因此，能够以不同的次序执行所图示的实施例，并且可以并行地执行一些动作。依照某些实施方式，图5A-5B、图6A-6C和图7中列举的动作和/或操作中的一些是任选的。所呈现的动作的编号是为了清楚起见，而不旨在规定各种动作必须以之发生的操作次序。附加地，可以按各种组合利用来自各种流程的操作。
在一些实施例中，设备可以包括用于执行图5A-5B、图6A-6C和图7的方法的各种动作和/或操作的装置。
此外，在一些实施例中，机器可读存储介质可以具有可执行指令，当被执行时，这些可执行指令使一个或多个处理器执行包括图5A-5B、图6A-6C和图7的方法的操作。此类机器可读存储介质可以包括各种存储介质中的任一种，例如磁存储介质(例如，磁带或磁盘)、光存储介质(例如，光盘)、电子存储介质(例如，常规硬盘驱动器、固态盘驱动器、或基于闪速存储器的存储介质)，或任何其他有形存储介质或非暂态存储介质。
图8图示依照一些实施方式的具有用于通过抑制对不在使用中的存储器列的刷新命令来减少存储器列所消耗的功率的机制的计算机系统或计算装置。应指出，图8的具有与任何其他图的元件相同的附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式操作或起作用，但是不限于此。
在一些实施例中，装置800可以包括适当的计算装置，比如计算平板、移动电话或智能电话、膝上型电脑、台式电脑、物联网(IOT)装置、服务器、可穿戴装置、机顶盒、支持无线的电子阅读器等。应理解，某些组件被一般地示出，并且并非这样的装置的所有组件都被示出在装置800中。
在一些实施例中，装置800可以包括片上系统(SoC)801。在图8中使用虚线来描绘SoC 801的示例边界，其中一些实施例组件被描绘为被包括在SoC 801内。然而，SoC 801可以包括装置800的任何适当的组件。
在一些实施例中，装置800可以包括处理器804。处理器804可以包括一个或多个物理装置，诸如微处理器、应用处理器、微控制器、可编程逻辑器件、处理核心或其他处理手段。由处理器804执行的处理操作可以包括操作系统或操作平台的执行，进而在该操作系统或操作平台上执行应用和/或装置功能。处理操作可以包括与人类用户或与其他装置的I/O(输入/输出)相关的操作、与电力管理相关的操作、与将计算装置800连接到另一装置相关的操作等。处理操作也可以包括与音频I/O和/或显示I/O相关的操作。
在一些实施例中，处理器804可以包括多个处理核心808a、808b和808c(也称为核心)。尽管在图8中描绘了三个核心808a、808b和808c，但是处理器804可以包括任何适当数量的核心，例如，数十个核心或甚至数百个核心。可以在单个集成电路(IC)芯片上实现核心808a、808b和/或808c。此外，芯片可以包括一个或多个共享和/或专用缓存、总线或互连、图形和/或存储器控制器和/或其他组件。在各种实施方式中，如本文所公开的，芯片上的存储器控制器可以包括用于通过抑制对不在使用中的存储器列的刷新命令来减少存储器列所消耗的功率的机制。
在一些实施例中，处理器804可以包括缓存806。在一些实施例中，缓存806的各部分可以专用于个体核心(例如，缓存806的第一部分可以专用于核心808a，缓存806的第二部分可以专用于核心808b等)。对于一些实施例，可以在两个或更多个核心之间共享缓存806的一个或多个部分。可以将缓存806分割成不同级，例如，第1级(L1)缓存、第2级(L2)缓存、第3级(L3)缓存等。
在一些实施例中，核心808a、808b和/或808c可以包括用于提取指令(包括具有条件分支的指令)以供由核心执行的提取单元。可以从存储器830(其可以包括各种存储装置中的任一种)提取指令。核心808a、808b和/或808c也可以包括用于对所提取的指令进行解码的解码单元。对于一些实施例，解码单元可以将提取的指令解码成多个微操作。核心808a、808b和/或808c也可以包括用于执行与存储解码后的指令相关联的各种操作的调度单元。在一些实施例中，调度单元可以保持来自解码单元的数据直到指令准备好分派为止，例如，直到经解码的指令的所有源值变得可用为止。对于一些实施例，调度单元可以将经解码的指令调度和/或发出(或分派)给执行单元以供执行。
执行单元可以在指令被解码(例如，由解码单元解码)和分派(例如，由调度单元分派)之后执行分派的指令。在一些实施例中，执行单元可以包括不止一种类型的执行单元(比如成像计算单元、图形计算单元、通用计算单元等)。执行单元也可以执行各种算术操作，比如加法、减法、乘法和/或除法，并且可以包括一个或多个算术逻辑单元(ALU)。对于一些实施例，协处理器(未示出)可以结合执行单元执行各种算术操作。
此外，执行单元可以乱序执行指令。因此，在一些实施例中，核心808a、808b和/或808c可以包括乱序处理器核心。核心808a、808b和/或808c也可以包括引退单元。引退单元可以在指令被提交之后引退执行的指令。对于一些实施例，所执行的指令的引退可以导致从指令的执行中提交处理器状态、由指令使用的物理寄存器被解除分配等。核心808a、808b和/或808c也可以包括用于使得能够经由一条或多条总线在核心的组件与其他组件之间通信的总线单元。核心808a、808b和/或808c可以附加地包括用于存储由核心的各种组件访问的数据(诸如与分配的应用优先级和/或子系统状态(模式)关联相关的值)的一个或多个寄存器。
在一些实施例中，装置800可以包括一个或多个连通性电路系统831，其可以包括用于使得装置800能够与外部装置进行通信的硬件装置(例如，无线和/或有线连接器和通信硬件)和/或软件组件(例如，驱动程序、协议栈等)。装置800可以与诸如其他计算装置、无线接入点或基站之类的外部装置分开。
在一些实施例中，连通性电路系统831可以包括针对多种不同类型的连通性(例如，连通性协议)的电路系统。概括地说，连通性电路系统831可以包括蜂窝连通性电路系统、无线连通性电路系统等。连通性电路系统831的蜂窝连通性电路系统可以通常是指由无线运营商以如下方式提供的蜂窝网络连通性：经由GSM(全球移动通信系统)或其变体或派生物、经由CDMA(码分多址)或其变体或派生物、经由TDM(时分复用)或其变体或派生物、经由第三代合作伙伴计划(3GPP)通用移动电信系统(UMTS)系统或其变体或派生物、经由3GPP长期演进(LTE)系统或其变体或派生物、经由3GPP高级LTE(LTE-A)系统或其变体或派生物、经由第五代(5G)无线系统或其变体或派生物、经由5G移动网络系统或其变体或派生物、经由5G新无线电(NR)系统或其变体或派生物、或经由其他蜂窝服务标准。
连通性电路系统831的无线连通性电路系统(或无线接口)可以通常是指非蜂窝的无线连通性，并且可以包括个域网(比如蓝牙、近场等)、局域网(比如Wi-Fi)、广域网(比如WiMax)和/或其他无线通信。对于一些实施例，连通性电路系统831可以包括网络接口，比如有线或无线接口，以使得系统实施例可以被并入到无线装置中(例如，到手机或个人数字助理中)。
在一些实施例中，装置800可以包括控制中枢(hub)832，该控制中枢可以表示与和一个或多个I/O装置的交互相关的硬件装置和/或软件组件。控制中枢832可以是芯片组、平台控制中枢(PCH)和/或类似物。经由控制中枢832，处理器804可以与显示器822(或一个或多个显示器)、一个或多个外围装置824、一个或多个存储装置828、一个或多个其他外部装置829等进行通信。
控制中枢832可以为连接到装置800的附加装置提供一个或多个连接点，用户可能通过这些附加装置来与系统交互。在一些实施例中，能够附连到装置800的装置(例如，外部装置829)可以包括麦克风装置、扬声器或立体声系统、音频装置、视频系统或其他显示装置、键盘或小键盘装置和/或用于特定应用一起使用的其他I/O装置，比读卡器或其他装置。
如上面提及的，控制中枢832能够与音频装置、显示器822等交互。在一些实施例中，通过麦克风或其他音频装置的输入可以为装置800的一个或多个应用或功能提供输入或命令。附加地，作为显示输出的代替或补充可以提供音频输出。对于一些实施例，如果显示器822包括触摸屏，则显示器822也可以作为输入装置，该输入装置可以至少部分地由控制中枢832管理。在计算装置800上也可以存在附加按钮或开关以提供由控制中枢832管理的I/O功能。在一些实施例中，控制中枢832可以管理诸如加速度计、相机、光传感器或其他环境传感器的装置，或能够被包括在装置800中的其他硬件。输入可以是直接用户交互的一部分，并且也可以向系统提供环境输入以影响其操作(比如过滤噪声、调整显示以进行亮度检测、为相机应用闪光灯或其他特征)。
在一些实施例中，控制中枢832可以使用任何适当的通信协议例如PCIe(Peripheral Component Interconnect Express，快速外围组件互连)、USB(UniversalSerial Bus，通用串行总线)、雷电(Thunderbolt)、高清晰度多媒体接口(HDMI)、火线(Firewire)等来耦合到各种装置。
在一些实施例中，显示器822可以表示为用户提供视觉和/或触觉显示以与装置800交互的硬件组件(例如，显示装置)和软件组件(例如，驱动程序)。显示器822可以包括显示界面、显示屏和/或用于向用户提供显示的硬件装置。在一些实施例中，显示器822可以包括向用户提供输出和输入两者的触摸屏(或触摸板)装置。在一些实施例中，显示器822可以直接与处理器804进行通信。显示器822可以是内部显示装置(例如，如在移动电子装置或膝上型装置中一样)或经由显示接口(例如，DisplayPort等)附连的外部显示装置。对于一些实施例，显示器822可以是头戴式显示器(HMD)，比如在虚拟现实(VR)应用或增强现实(AR)应用中使用的立体显示装置。
在一些实施例中，作为处理器804的补充(或代替)，装置800还可以包括图形处理单元(GPU)(在图中未描绘)。GPU可以包括一个或多个图形处理核心，这些图形处理核心可以控制在显示器822上显示内容的一个或多个方面。
对于一些实施例，控制中枢832可以包括用于做出例如到外围装置824的外围连接的硬件接口和连接器以及软件组件(例如，驱动程序、协议栈等)。
应理解，装置800既可能是其他计算装置的外围装置，也可能具有连接到它的外围装置。装置800可以具有用于出于诸如在装置800上管理内容(例如，下载和/或上传、改变和/或同步内容)的目的而连接到其他计算装置的“对接”连接器。附加地，对接连接器可以允许装置800连接到允许计算装置800控制内容输出(例如，到视听系统和/或其他系统)的某些外围装置。
除了专有对接连接器或其他专有连接硬件之外，装置800还可以经由常见或基于标准的连接器做出外围连接。此类连接器可以包括通用串行总线(USB)连接器(其可以包括许多不同的硬件接口中的任一个)、DisplayPort连接器或MiniDisplayPort(MDP)连接器、高清晰度多媒体接口(HDMI)连接器、火线连接器、或其他类型的连接器。
在一些实施例中，连通性电路系统831可以耦合到控制中枢832，例如，作为直接耦合到处理器804的补充或代替。在一些实施例中，显示器822可以耦合到控制中枢832，例如，作为直接耦合到处理器804的补充或代替。
在一些实施例中，装置800可以包括存储器830，该存储器可以经由存储器接口834耦合到处理器804。存储器830可以包括用于在装置800中存储信息的存储器装置。存储器装置可以包括非易失性存储器装置(对其来说如果向存储器装置的供电被中断，则状态可能不改变)和/或易失性存储器装置(对其来说如果向存储器装置的供电被中断，则状态可能不确定或丢失)。存储器830可以包括动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪速存储器装置、相变存储器装置或另一存储器装置(例如，具有适合于用作进程存储器的性能的存储器装置)。在一些实施例中，存储器830可以作为用于装置800的系统存储器操作，以存储用于在一个或多个处理器(例如，处理器804)执行应用或进程时使用的数据和指令。存储器830可以存储应用数据、用户数据、音乐、照片、文档或其他数据，以及与装置800的应用和功能的执行相关的系统数据(无论是长期的还是临时的)。
各种实施例和示例的元件也可以作为用于存储计算机可执行指令(例如，用于实现本文讨论的任何其他进程的指令)的机器可读介质(例如，存储器830)被提供。机器可读介质(例如，存储器830)可以包括但不限于闪速存储器、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)，或适合于存储电子或计算机可执行指令的其他类型的机器可读介质。本公开的一些实施例可以作为计算机程序(例如，BIOS)被下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)作为数据信号被从远程计算机(例如，服务器)传送到请求计算机(例如，客户端)。
在一些实施例中，装置800的一个或多个测量电路系统和/或传感器可以包括温度测量电路系统840，例如，以用于测量装置800的各种组件的温度。在一些实施例中，温度测量电路系统840可以被嵌入或耦合或附连到其温度将被测量和监测的各种组件。对于一些实施例，温度测量电路系统840可以测量核心808a、808b、808c、电压调节器814、存储器830、SoC 801的主板和/或装置800的任何其他适当的组件中的一个或多个的温度(或其内部的温度)。
在一些实施例中，装置800的测量电路系统和/或传感器可以包括一个或多个电力测量电路系统842，例如，以用于测量由装置800的一个或多个组件消耗的功率。对于一些实施例，电力测量电路系统842可以测量功率、电压和/或电流。在一些实施例中，电力测量电路系统842可以被嵌入、耦合或附连到其功率、电压和/或电流消耗将被测量和监测的各种组件。对于一些实施例，电力测量电路系统842可以测量：由电压调节器814(其可以包括一个或多个电压调节器)供应的电力、电压和/或电流；向SoC801供应的电力；向装置800供应的电力；由装置800的处理器804(或任何其他组件)消耗的电力；等。
在一些实施例中，装置800可以在电压调节器814中包括一个或多个电压调节器电路系统。电压调节器814可以生成适当的电压电平的信号，这些信号可以被供应来操作装置800的任何适当的组件。作为实施例，电压调节器814被描绘为向装置800的处理器804供应一个或多个信号(例如，电压信号)。在一些实施例中，电压调节器814可以接收一个或多个电压识别(VID)信号，并且生成基于VID信号生成处于适当电平的电压信号(例如，给处理器804)。可以针对电压调节器814利用各种类型的VR。在一些实施例中，电压调节器814可以包括“降压”电压调节器、“升压”电压调节器、降压电压调节器和升压电压调节器的组合、低压差(LDO)调节器、开关DC-DC调节器等。可以在其中输入电压被按小于一的比率变换为输出电压的电力递送应用中使用降压电压调节器。可以在其中输入电压被以大于一的比率变换为输出电压的电力输送应用中使用升压电压调节器。在一些实施例中，每个处理器核心可以具有它自己的电压调节器，其可以由电力控制单元(PCU)810a、PCU 810b和/或电力管理集成电路(PMIC)812控制。在一些实施例中，每个核心可以具有分布式LDO的网络以为电力管理提供高效的控制。LDO可以是数字LDO、模拟LDO、或数字LDO或模拟LDO的组合。
在一些实施例中，装置800可以在时钟生成器816中包括一个或多个时钟生成器电路系统。时钟生成器816生成处于适当的频率电平的时钟信号，这些时钟信号可以被供应给装置800的任何适当的组件。作为示例，时钟生成器816被描绘为向装置800的处理器804供应时钟信号。在一些实施例中，时钟生成器816可以接收一个或多个频率识别(FID)信号，并且可以基于FID信号生成处于适当的频率的时钟信号。
在一些实施例中，装置800可以包括向装置800的各种组件供应电力的电池818。作为示例，电池818被描绘为向处理器804供应电力。尽管在图中未描绘，但是装置800可以包括充电电路系统，例如，以基于从AC适配器接收的交流(AC)电源对电池再充电。
在一些实施例中，装置800可以包括PCU 810a和/或PCU 810b(其也可以被称为电力管理单元(PMU)、电力控制器等)。在一些实施例中，PCU 810a可以由核心808a、808b和/或808c中的一个或多个实现，如使用标记为PCU 810a的虚线框象征性地描绘的。对于一些实施例，可以在核心外部实现PCU 810b，如使用标记为PCU 810b的虚线框象征性地描绘的。PCU 810a和/或PCU 810b可以为装置800实现各种电力管理操作。PCU 810a和/或PCU 810b可以包括硬件接口、硬件电路系统、连接器、寄存器等以及软件组件(例如，驱动程序、协议栈)，以为装置800实现各种电力管理操作。
在一些实施例中，装置800可以包括PMIC 812，例如，以为装置800实现各种电力管理操作。在一些实施例中，PMIC 812可以是可重配置电力管理IC(RPMIC)和/或IMVP(
Figure BDA0003344397780000221
Mobile Voltage Positioning，
Figure BDA0003344397780000222
Figure BDA0003344397780000223
移动电压定位)。在一些实施例中，PMIC可以在与处理器804分开的IC芯片内。它可以为装置800实现各种电力管理操作。PMIC 812可以包括硬件接口、硬件电路系统、连接器、寄存器等以及软件组件(例如，驱动程序、协议栈)，以为装置800实现各种电力管理操作。
对于一些实施例，装置800可以包括PCU 810a、PCU 810b和/或PMIC 812。在一些实施例中，PCU 810a、PCU 810b和/或PMIC 812中的任何一个可以不存在于装置800中，并且因此，这些组件使用虚线来描绘。
装置800的各种电力管理操作可以由PCU 810a、PCU 810b、PMIC 812或者由它们的组合执行。对于一些实施例，PCU 810a、PCU 810b和/或PMIC 812可以为装置800的各种组件选择功率状态(例如，P状态)。在一些实施例中，PCU 810a、PCU 810b和/或PMIC 812可以为装置800的各种组件选择功率状态(例如，依照ACPI(高级配置和电力接口)规范)。在一些实施例中，例如，PCU 810a、PCU 810b和/或PMIC 812可以使装置800的各种组件转变到睡眠状态、活动状态、适当的C状态(例如，C0状态，或依照ACPI规范的另一适当的C状态)等。
对于一些实施例，PCU 810a、PCU 810b和/或PMIC 812可以例如分别通过输出VID信号和/或FID信号来控制由电压调节器814输出的电压和/或由时钟生成器输出的时钟信号的频率。在一些实施例中，PCU 810a、PCU 810b和/或PMIC 812可以控制电池电力使用、电池818的充电、以及与省电操作相关的特征。
时钟生成器816可以包括锁相环(PLL)、锁频环(FLL)或任何合适的时钟源。在一些实施例中，处理器804的每个核心可以具有它自己的时钟源。因此，每个核心可以在独立于另一个核心的操作的频率的频率下操作。在一些实施例中，PCU 810a、PCU 810b和/或PMIC812可以执行自适应或动态频率缩放或调整。对于一些实施例，如果核心不在其最大功耗阈值或极限下操作，则可以提高处理器核心的时钟频率。在一些实施例中，PCU 810a、PCU810b和/或PMIC 812可以确定处理器的每个核心的运行状况，并且可以在PCU 810a、PCU810b和/或PMIC 812确定核心正在目标性能水平以下操作时在核心时钟源(例如，该核心的PLL)不丢失锁定的情况下机会主义地调整该核心的频率和/或电源电压。在一些实施例中，如果核心正从电源轨汲取小于为该核心(或为处理器804)分配的总电流的电流，则PCU810a、PCU 810b和/或PMIC 812可以暂时增加为该核心(或为处理器804)汲取的电力，例如，通过提高时钟频率和/或电源电压电平，以使得核心或处理器804能够在更高的性能水平下执行。因此，在各种实施方式中，可以在不违反产品可靠性的情况下暂时为处理器804提高电压和/或频率。
对于一些实施例，PCU 810a、PCU 810b和/或PMIC 812可以例如至少部分地基于从电力测量电路系统842、温度测量电路系统840、电池818的充电水平和/或可以被用于电力管理的任何其他适当的信息。为此，PMIC 812可以通信地耦合到一个或多个传感器以感测和/或检测对系统或平台的功率和/或热行为有影响的一个或多个因素的各种值和/或变化。一个或多个因素的示例可以包括电流、电压降、温度、工作频率、工作电压、功耗、核心间通信活动等。用于这些因素中的一个或多个的传感器可以被设置为与计算系统(例如，装置800的计算系统)的一个或多个组件或逻辑/IP块物理接近(和/或与它们热接触或热耦合到它们)。附加地，在一些实施例中，(一个或多个)传感器可直接耦合到PCU 810a、PCU 810b和/或PMIC 812以允许PCU 810a、PCU 810b和/或PMIC 812至少部分地基于由这些传感器中的一个或多个检测到的(一个或多个)值来管理处理器核心能量。
另外描绘的是装置800的示例软件栈(但是未描绘软件栈的所有元件)。在各种实施方式中，处理器804可以执行应用程序850、操作系统(OS)852、一个或多个电力管理(PM)特定应用程序(例如，通常称为PM应用858)和/或类似物。PM应用858也可以由PCU 810a、PCU810b和/或PMIC 812执行。OS 852也可以包括一个或多个PM应用856a、856b、856c等。OS 852也可以包括各种驱动程序854a、854b、854c等，其中的一些可以专用于电力管理目的。在一些实施例中，装置800可以进一步包括基本输入/输出系统(BIOS)820。BIOS 820可以与OS852进行通信(例如，经由驱动程序854a、854b、854c等中的一个或多个)，与处理器804进行通信等。
在各种实施方式中，PM应用858、OS 852包括的驱动程序(例如，驱动程序854a、854b、854c等)、OS 852包括的PM应用(例如，PM应用856a、856b、856c等)、BIOS 820等中的一个或多个可以用于实现电力管理特定的任务。例如，这些组件可以用于控制装置800的各种组件的电压和/或频率，用于控制装置800的各种组件的唤醒状态、睡眠状态和/或任何其他适当的功率状态，用于控制电池电力使用，用于控制电池818的充电，用于控制与省电操作相关的特征等。
在说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的引用意味着结合这些实施例描述的特定特征、结构或特性被包括在至少一些实施例而不一定是所有实施例中。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都是指相同的实施例。如果说明书陈述“可以”、“可能”或“能”包括组件、特征、结构或特性，则不要求包括该特定组件、特征、结构或特性。如果说明书或权利要求提及“一”或“一个”元件，则那并不意味着存在这些元件中的仅一个。如果说明书或权利要求提及“附加”元件，则那不排除存在不止一个附加元件。
此外，可以在一个或多个实施例中以任何合适的方式组合特定特征、结构、功能或特性。例如，在与两个实施例相关联的特定特征、结构、功能或特性不相互排斥的任何地方，第一实施例可以与第二实施例组合。
虽然已结合本公开的特定实施例描述了本公开，但是鉴于前面的描述，此类实施例的许多替代方案、修改和变化对本领域的普通技术人员而言将是显而易见的。例如，诸如动态RAM(DRAM)之类的其他存储器架构可以使用所讨论的实施例。本公开的实施例旨在包含如落在所附权利要求的广泛范围内的所有此类替代方案、修改和变化。
另外，为了图示和讨论的简单，并且为了不使本公开混淆，可以或可能不在所呈现的图内示出到集成电路(IC)芯片和其他组件的公知电力/接地连接。此外，为了避免使本公开混淆，并且同样考虑到关于此类框图布置的实施方案的细节高度依赖于将在其内实现本公开的平台(即，此类细节应该完全在本领域的技术人员的能力范围内)的事实，可以以框图形式示出布置。在阐述特定细节(例如，电路)以便描述本公开的实施例实施例的情况下，对本领域的技术人员而言应该显而易见的是，能够在没有这些特定细节的情况下或者在这些特定细节的变化的情况下实践本公开。描述因此将被认为是说明性的而不是限制性的。
提供了将允许读者探知本技术公开的性质和要点的摘要。摘要是本着它将不用于限制权利要求的范围或含义的理解而提交的。以下权利要求特此被并入到具体实施方式中，同时每个权利要求作为单独的实施例独立存在。

Claims (25)

1.一种设备，包括：
第一电路系统，用于在确定提供给存储器接口的命令是以一系列存储器作为目标的命令时将存储的值设置为预定值，所述命令是如下类型的：针对该类型要采用存储器刷新；
第二电路系统，用于生成针对所述一系列存储器的刷新周期；以及
第三电路系统，用于基于所述存储的值来防止所述刷新周期传播到作为目标的所述一系列存储器。
2.根据权利要求1所述的设备，
其中所述一系列存储器被包含在动态随机存取存储器(DRAM)双列直插存储器模块(DIMM)内。
3.根据权利要求2所述的设备，
其中所述一系列存储器是所述DRAM DIMM上的一列存储器。
4.根据权利要求1所述的设备，
其中所述命令基于以下项中的至少一项被确定为以所述一系列存储器作为目标的写入命令：所述命令的一个或多个命令位和所述命令的一个或多个芯片选择位。
5.根据权利要求1所述的设备，
其中所述第三电路系统基于所述存储的值来防止刷新周期传播到所述存储器接口。
6.根据权利要求1所述的设备，
其中，在移除和替换向所述一系列存储器的供电之后，所述存储的值被设置为初始化值。
7.根据权利要求1所述的设备，
第四电路系统，用于存储以所述存储器接口作为目标的多个命令。
8.根据权利要求1所述的设备，
其中所述第三电路系统防止所述刷新周期进入到所述第四电路系统中。
9.根据权利要求1至8中任一项所述的设备，
其中所述第一电路系统用于在确定提供给所述存储器接口的命令是以多个系列的存储器中的一个系列作为目标的写入命令时将多个存储的值中的一个设置为预定值，所述多个系列的存储器分别与所述多个存储的值对应；
其中所述第二电路系统用于生成针对所述多个系列的存储器的刷新周期；以及
其中所述第三电路系统用于基于所述多个存储的值中与作为目标的一系列存储器对应的值来防止所述刷新周期从所述第二电路系统传播到作为目标的所述一系列存储器。
10.一种设备，包括：
到一个或多个系列的存储器的接口；
第一电路系统，用于提供分别与所述一个或多个系列的存储器对应的一个或多个指示符，检测提供给所述接口的命令何时是以所述一个或多个系列的存储器中的一个系列作为目标的命令，并且基于所述检测来断言与作为目标的一系列存储器对应的指示符，所述命令是如下类型的：针对该类型要采用存储器刷新；
第二电路系统，用于存储分别与所述一个或多个系列的存储器对应的一个或多个值，并且记录所述一个或多个指示符的断言；以及
第三电路系统，用于基于所述第二电路系统的与所述一个或多个系列的存储器对应的所述一个或多个值来防止所述刷新周期传播到所述一个或多个系列的存储器。
11.根据权利要求10所述的设备，
其中所述一个或多个系列的存储器被包含在一个或多个动态随机存取存储器(DRAM)双列直插存储器模块(DIMM)内。
12.根据权利要求11所述的设备，
其中所述一个或多个系列的存储器是所述DRAM DIMM上的一个或多个存储器列。
13.根据权利要求10所述的设备，
其中所述第一电路系统基于以下项中的至少一项来检测提供给所述接口的所述命令何时是以所述一个或多个系列的存储器中的一个作为目标的写入命令：所述命令的一个或多个命令位和所述命令的一个或多个芯片选择位。
14.根据权利要求10所述的设备，
其中，在移除和替换向所述一系列存储器的供电之后，所述第二电路系统的所述一个或多个值被设置为初始化值。
15.根据权利要求10所述的设备，包括：
刷新周期电路系统，用于生成针对所述一个或多个系列的存储器的刷新周期。
16.根据权利要求10至15中任一项所述的设备，包括：
接口队列电路系统，包括至少一个队列以存储以所述存储器接口作为目标的命令。
17.根据权利要求16所述的设备，
其中所述第三电路系统防止所述刷新周期进入到所述接口队列电路系统中。
18.一种系统，包括：存储器；耦合到所述存储器的处理器；以及用于允许所述处理器与另一装置进行通信的无线接口，所述处理器包括根据权利要求1至9中任一项所述的设备。
19.一种方法，包括：
在确定提供给存储器接口的命令是以一系列存储器作为目标的命令时将存储的值设置为预定值，所述命令是如下类型的：针对该类型要采用存储器刷新；
生成针对所述一系列存储器的刷新周期；以及
基于所述存储的值来防止所述刷新周期传播到作为目标的所述一系列存储器。
20.根据权利要求19所述的方法，其中所述一系列存储器被包含在动态随机存取存储器(DRAM)双列直插存储器模块(DIMM)内。
21.根据权利要求20所述的方法，其中所述一系列存储器是所述DRAM DIMM上的一列存储器。
22.根据权利要求19所述的方法，其中所述命令基于以下项中的至少一项被确定为以所述一系列存储器作为目标的写入命令：所述命令的一个或多个命令位和所述命令的一个或多个芯片选择位。
23.根据权利要求19所述的方法，其中所述第三电路系统基于所述存储的值来防止刷新周期传播到所述存储器接口。
24.根据权利要求19所述的方法，其中，在移除和替换给所述一系列存储器的功率之后，所述存储的值被设置为初始化值。
25.根据权利要求19至24中任一项所述的方法，包括存储以所述存储器接口作为目标的多个命令。
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* Cited by examiner, † Cited by third party
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US10811076B1 (en) * 2019-06-29 2020-10-20 Intel Corporation Battery life based on inhibited memory refreshes

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09282872A (ja) * 1996-04-18 1997-10-31 Nec Eng Ltd メモリリフレッシュ制御回路
JPH1139862A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
US6226709B1 (en) * 1997-10-24 2001-05-01 Compaq Computer Corporation Memory refresh control system
JP2002132591A (ja) * 2000-10-20 2002-05-10 Canon Inc メモリ制御装置およびメモリ制御方法
US20030053361A1 (en) * 2001-09-20 2003-03-20 Haitao Zhang EDRAM based architecture
US7345940B2 (en) * 2003-11-18 2008-03-18 Infineon Technologies Ag Method and circuit configuration for refreshing data in a semiconductor memory
US7590021B2 (en) * 2007-07-26 2009-09-15 Qualcomm Incorporated System and method to reduce dynamic RAM power consumption via the use of valid data indicators
US8537006B2 (en) * 2010-11-04 2013-09-17 Laurence Flath Data storage device and method
US9117542B2 (en) * 2013-09-27 2015-08-25 Intel Corporation Directed per bank refresh command
US9972376B2 (en) * 2013-11-07 2018-05-15 International Business Machines Corporation Memory device for interruptible memory refresh
US9501352B2 (en) * 2014-03-05 2016-11-22 Kabushiki Kaisha Toshiba Memory device
KR102384344B1 (ko) * 2015-06-03 2022-04-07 삼성전자주식회사 모바일 장치 및 모바일 장치의 동작 방법
US9576637B1 (en) * 2016-05-25 2017-02-21 Advanced Micro Devices, Inc. Fine granularity refresh
US10199115B2 (en) * 2016-06-20 2019-02-05 Qualcomm Incorporated Managing refresh for flash memory
US10510396B1 (en) * 2018-06-19 2019-12-17 Apple Inc. Method and apparatus for interrupting memory bank refresh
US10811076B1 (en) * 2019-06-29 2020-10-20 Intel Corporation Battery life based on inhibited memory refreshes

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