JP2007242027A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【解決手段】集積回路装置は、ホスト動作に必要な回路とデバイス動作に必要な回路を有するコモントランシーバマクロセルCTMを含み、CTMはアナログフロントエンド回路と高速ロジック回路を含む。アナログフロントエンド回路は、第1、第2、第3の転送モード用送信回路と、差動データ信号線の第1、第2の信号線に接続される第1、第2のシングルエンド受信回路と、第2、第3の転送モードでシリアルバスを介してデータを受信する第2、第3の転送モード用受信回路と、差動データ信号線のデータの有効、無効を検出する第1の検出回路と、シリアルバスの切断検出を行う第2の検出回路と、第1の信号線をプルアップするためのプルアップ回路と、第1の信号線をプルダウンするための第1のプルダウン回路と、第2の信号線をプルダウンするための第2のプルダウン回路を含む。
【選択図】図8
Description
図1に本実施形態の集積回路装置のレイアウト例を示す。この集積回路装置は、コモントランシーバマクロセルCTMと、それ以外の回路である外部回路(他の回路)を含む。この外部回路は、例えば1又は複数のマクロセルで実現できる。なおマクロセル(メガセル、マクロブロック)は、論理機能を有する中規模又は大規模な回路の単位である。
図2に本実施形態の集積回路装置により実現されるデータ転送制御装置の回路構成例を示す。なお本実施形態の集積回路装置により実現される装置は図2の構成に限定されない。例えば図2とは異なる構成のデータ転送制御装置を実現してもよい。或いは図2の構成にアプリケーション層デバイスやCPU(広義にはプロセッサ)などの構成を加えて、集積回路装置として1チップ化してもよい。
次にコモントランシーバマクロセルCTMの詳細な構成例について説明する。図3に、マクロセルCTMが含む高速ロジック回路2の構成例を示す。図3に示すように、高速ロジック回路2は、パラレル/シリアル変換回路3、第1のパラレルインターフェース4、シリアル/パラレル変換回路5、第2のパラレルインターフェース6を含む。またサンプリングクロック生成回路7を含む。なおこれらの回路の一部を省略したり、これらの回路間の接続形態を変更したり、これらとは異なる回路を追加する変形実施も可能である。
図9にLS、FS用の送信回路50、52や、その送信制御回路60、62の構成例を示す。LS用の送信回路50は、DP、DMの信号線を駆動(電圧駆動)する第1の送信ドライバ71、72を含む。FS用の送信回路52は、DP、DMの信号線を駆動する第3、第4の送信ドライバ73、74を含む。なおHS用の送信回路54の詳細については後述する。
図15にHS用の送信回路54(電流ドライバ)の構成例を示す。このHS用送信回路54は、定電流回路10、第1〜第3のスイッチ素子SW1、SW2、SW3を含む。
図16に、図10の終端抵抗回路30の構成例を示す。なお終端抵抗回路32、34も図16と同様の構成になる。
図18に、図4のシングルエンドの受信回路56の構成例を示す。なお受信回路58も図18と同様の構成になる。受信回路56は、DP(DM)の信号が入力される第1のインバータ140と、第1のインバータ140の出力ノードNC1がその入力に接続される第2のインバータ141を含む。更に第3、第4のインバータ142、144を含む。
図22に本実施形態の電子機器の構成例を示す。この電子機器300は、本実施形態で説明した集積回路装置であるデータ転送制御装置310と、ASICなどで構成されるアプリケーション層デバイス320と、CPU330と、ROM340と、RAM350と、表示部360と、操作部370を含む。なおこれらの機能ブロックの一部を省略する構成としてもよい。
PT1、PT2、PT3、PT4 P型トランジスタ、
NT1、NT2、NT3、NT4 N型トランジスタ、
QN1、QN2、QN3、QN4 出力ノード、
OP1、ON1、OP2、ON2、OP3、ON3、OP4、ON4 送信制御信号、
GC1、GC2、GC3 送信制御信号、
2 高速ロジック回路、3 パラレル/シリアル変換回路、
4、6 パラレルインターフェース、5 シリアル/パラレル変換回路、
8 アナログフロントエンド回路、10 定電流回路、
30、32、34 終端抵抗回路、40 終端抵抗制御回路、
42 終端抵抗設定情報レジスタ、50 LS用送信回路、52 FS用送信回路、
54 HS用送信回路、60 LS用送信制御回路、62 FS用送信制御回路、
64 HS用送信制御回路、71、72、73、74 送信ドライバ、
81、82、83、84 信号生成回路、90 FS用受信回路、
92 HS用受信回路、94、96、98 検出回路、100 プルアップ回路、
102、104 プルダウン回路、106 リファレンス回路、
108 クロック生成回路
Claims (13)
- シリアルバスを介したデータ転送のためのマクロセルであって、ホスト動作に必要な回路とデバイス動作に必要な回路を有する少なくとも1つのコモントランシーバマクロセルを含み、
前記コモントランシーバマクロセルは、
シリアルバスを介してデータを送受信するための回路を有するアナログフロントエンド回路と、
高速ロジック回路を含み、
前記アナログフロントエンド回路は、
第1の転送モードでシリアルバスを介してデータを送信する第1の転送モード用送信回路と、
前記第1の転送モードよりも高速な第2の転送モードでシリアルバスを介してデータを送信する第2の転送モード用送信回路と、
前記第2の転送モードよりも高速な第3の転送モードでシリアルバスを介してデータを送信する第3の転送モード用送信回路と、
シリアルバスを構成する差動データ信号線の第1の信号線に接続される第1のシングルエンド受信回路と、
前記差動データ信号線の第2の信号線に接続される第2のシングルエンド受信回路と、
前記第2の転送モードでシリアルバスを介してデータを受信する第2の転送モード用受信回路と、
前記第3の転送モードでシリアルバスを介してデータを受信する第3の転送モード用受信回路と、
前記差動データ信号線のデータの有効、無効を検出する第1の検出回路と、
シリアルバスの切断検出を行う第2の検出回路と、
前記差動データ信号線の第1の信号線をプルアップするためのプルアップ回路と、
前記差動データ信号線の第1の信号線をプルダウンするための第1のプルダウン回路と、
前記差動データ信号線の第2の信号線をプルダウンするための第2のプルダウン回路を含むことを特徴とする集積回路装置。 - 請求項1において、
前記アナログフロントエンド回路は、
シリアルバスを構成する電源線の電圧を監視し、前記電源線の電圧が所定電圧を超えた場合に検出信号をアクティブにする第3の検出回路を含むことを特徴とする集積回路装置。 - 請求項1又は2において、
前記第1転送モード用送信回路は、
前記差動データ信号線の第1の信号線を駆動する第1の送信ドライバと、前記差動データ信号線の第2の信号線を駆動する第2の送信ドライバを含み、
前記第2転送モード用送信回路は、
前記差動データ信号線の第1の信号線を駆動する第3の送信ドライバと、前記差動データ信号線の第2の信号線を駆動する第4の送信ドライバを含み、
第1の転送モード用の前記第1の送信ドライバを構成する第1のP型トランジスタと、第2の転送モード用の前記第3の送信ドライバを構成する第3のP型トランジスタが、第1のP型トランジスタ領域に形成され、
第1の転送モード用の前記第1の送信ドライバを構成する第1のN型トランジスタと、第2の転送モード用の前記第3の送信ドライバを構成する第3のN型トランジスタが、第1のN型トランジスタ領域に形成され、
第1の転送モード用の前記第2の送信ドライバを構成する第2のP型トランジスタと、第2の転送モード用の前記第4の送信ドライバを構成する第4のP型トランジスタが、第2のP型トランジスタ領域に形成され、
第1の転送モード用の前記第2の送信ドライバを構成する第2のN型トランジスタと、第2の転送モード用の前記第4の送信ドライバを構成する第4のN型トランジスタが、第2のN型トランジスタ領域に形成されることを特徴とする集積回路装置。 - 請求項3において、
前記第1のP型トランジスタ領域と前記第1のN型トランジスタ領域が隣接して形成され、
前記第2のP型トランジスタ領域と前記第2のN型トランジスタ領域が隣接して形成されることを特徴とする集積回路装置。 - 請求項3又は4において、
前記第1、第3の送信ドライバの出力ノードが接続される第1のノードと、前記第1の信号線との間に設けられる第1のダンピング抵抗と、
前記第2、第4の送信ドライバの出力ノードが接続される第2のノードと、前記第2の信号線との間に設けられる第2のダンピング抵抗を含み、
前記第1のダンピング抵抗が、前記第1のN型トランジスタ領域に隣接する第1の抵抗領域に形成され、
前記第2のダンピング抵抗が、前記第2のN型トランジスタ領域に隣接する第2の抵抗領域に形成されることを特徴とする集積回路装置。 - 請求項3乃至5のいずれかにおいて、
前記第1、第3の送信ドライバの出力ノードが接続される第1のノードと、第2の電源との間に設けられる第1の終端抵抗回路と、
前記第2、第4の送信ドライバの出力ノードが接続される第2のノードと、第2の電源との間に設けられる第2の終端抵抗回路とを含み、
前記第1の終端抵抗回路を構成するN型トランジスタが、前記第1のN型トランジスタ領域に形成され、
前記第2の終端抵抗回路を構成するN型トランジスタが、前記第2のN型トランジスタ領域に形成されることを特徴とする集積回路装置。 - 請求項6において、
前記第1、第2の終端抵抗回路の終端抵抗値を可変に制御する終端抵抗制御回路を含むことを特徴とする集積回路装置。 - 請求項1乃至7のいずれかにおいて、
前記コモントランシーバマクロセルを、ホスト用のトランシーバマクロセルとして使用するか、デバイス用のトランシーバマクロセルとして使用するかを設定するための情報を記憶する設定情報レジスタを含むことを特徴とする集積回路装置。 - 請求項1乃至8のいずれかにおいて、
前記コモントランシーバマクロセルが、集積回路装置の側辺部に配置されることを特徴とする集積回路装置。 - 請求項9において、
複数の前記コモントランシーバマクロセルを含み、
集積回路装置の1つの側辺部に複数のコモントランシーバマクロセルが配置されていることを特徴とする集積回路装置。 - 請求項9又は10において、
複数の前記コモントランシーバマクロセルを含み、
集積回路装置の第1〜第4の側辺部のうちの少なくとも2つの側辺部に、少なくとも1つの前記コモントランシーバマクロセルが配置されていることを特徴とする集積回路装置。 - 請求項1乃至11のいずれかにおいて、
前記シリアルバスはUSB(Universal Serial Bus)であることを特徴とする集積回路装置。 - 請求項1乃至12のいずれかに記載の集積回路装置と、
前記集積回路装置を制御する処理部と、
を含むことを特徴とする電子機器。
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