JP3485106B2 - 集積回路装置 - Google Patents
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- JP3485106B2 JP3485106B2 JP2001141998A JP2001141998A JP3485106B2 JP 3485106 B2 JP3485106 B2 JP 3485106B2 JP 2001141998 A JP2001141998 A JP 2001141998A JP 2001141998 A JP2001141998 A JP 2001141998A JP 3485106 B2 JP3485106 B2 JP 3485106B2
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置及び
電子機器に関する。
電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】近年、パ
ーソナルコンピュータと周辺機器（広義には電子機器）
とを接続するためのインターフェース規格として、ＵＳ
Ｂ（Universal Serial Bus)が注目を集めている。この
ＵＳＢには、従来は別々の規格のコネクタで接続されて
いたマウスやキーボードやプリンタなどの周辺機器を、
同じ規格のコネクタで接続できると共にいわゆるプラグ
＆プレイやホットプラグも実現できるという利点があ
る。
ーソナルコンピュータと周辺機器（広義には電子機器）
とを接続するためのインターフェース規格として、ＵＳ
Ｂ（Universal Serial Bus)が注目を集めている。この
ＵＳＢには、従来は別々の規格のコネクタで接続されて
いたマウスやキーボードやプリンタなどの周辺機器を、
同じ規格のコネクタで接続できると共にいわゆるプラグ
＆プレイやホットプラグも実現できるという利点があ
る。
【０００３】一方、このＵＳＢには、同じくシリアルバ
スインターフェース規格として脚光を浴びているＩＥＥ
Ｅ１３９４に比べて、転送速度が遅いという問題点があ
る。
スインターフェース規格として脚光を浴びているＩＥＥ
Ｅ１３９４に比べて、転送速度が遅いという問題点があ
る。
【０００４】そこで、従来のＵＳＢ１．１の規格に対す
る下位互換性を持ちながら、ＵＳＢ１．１に比べて格段
に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速
度を実現できるＵＳＢ２．０規格が策定され、注目を浴
びている。また、ＵＳＢ２．０の物理層回路や、論理層
回路の一部についてのインターフェース仕様を定義した
ＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）
も策定されている。
る下位互換性を持ちながら、ＵＳＢ１．１に比べて格段
に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速
度を実現できるＵＳＢ２．０規格が策定され、注目を浴
びている。また、ＵＳＢ２．０の物理層回路や、論理層
回路の一部についてのインターフェース仕様を定義した
ＵＴＭＩ（USB2.0 Transceiver Macrocell Interface）
も策定されている。
【０００５】さて、このＵＳＢ２．０では、従来のＵＳ
Ｂ１．１で定義されていたＦＳ（Full Speed）モードに
加えて、ＨＳ（High Speed）モードと呼ばれる転送モー
ドが用意されている。このＨＳモードでは４８０Ｍｂｐ
ｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ
転送が行われるＦＳモードに比べて格段に高速なデータ
転送を実現できる。従って、ＵＳＢ２．０によれば、高
速な転送速度が要求されるハードディスクドライブや光
ディスクドライブなどのストレージ機器に最適なインタ
ーフェースを提供できるようになる。
Ｂ１．１で定義されていたＦＳ（Full Speed）モードに
加えて、ＨＳ（High Speed）モードと呼ばれる転送モー
ドが用意されている。このＨＳモードでは４８０Ｍｂｐ
ｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ
転送が行われるＦＳモードに比べて格段に高速なデータ
転送を実現できる。従って、ＵＳＢ２．０によれば、高
速な転送速度が要求されるハードディスクドライブや光
ディスクドライブなどのストレージ機器に最適なインタ
ーフェースを提供できるようになる。
【０００６】しかしながら、ＵＳＢ２．０では、小振幅
の信号を、ＵＳＢ１．１よりも格段に高速に送受信する
必要がある。従って、この小振幅の信号を処理する物理
層の回路には高性能が要求され、この物理層の回路を含
むＵＴＭＩ準拠のマクロセル（メガセル、マクロブロッ
ク）では、セル配置や配線についても手作業で行うこと
が望まれる。
の信号を、ＵＳＢ１．１よりも格段に高速に送受信する
必要がある。従って、この小振幅の信号を処理する物理
層の回路には高性能が要求され、この物理層の回路を含
むＵＴＭＩ準拠のマクロセル（メガセル、マクロブロッ
ク）では、セル配置や配線についても手作業で行うこと
が望まれる。
【０００７】一方、ＵＴＭＩ準拠のマクロセルを含む集
積回路装置には、ＳＩＥ（Serial Interface Engine）
やユーザロジックなどの論理層の回路が組み込まれ、こ
の論理層の回路の構成や規模は、集積回路装置を使用す
るユーザに応じて異なったものになる。従って、このよ
うなマクロセルを含む集積回路装置の設計や製造におい
ては、物理層の回路の高性能を維持しながら、多様なユ
ーザの要望に応えなければならないという技術的課題が
ある。
積回路装置には、ＳＩＥ（Serial Interface Engine）
やユーザロジックなどの論理層の回路が組み込まれ、こ
の論理層の回路の構成や規模は、集積回路装置を使用す
るユーザに応じて異なったものになる。従って、このよ
うなマクロセルを含む集積回路装置の設計や製造におい
ては、物理層の回路の高性能を維持しながら、多様なユ
ーザの要望に応えなければならないという技術的課題が
ある。
【０００８】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、物理
層の回路の高性能を維持しながら、種々の構成の上層の
回路を組み込むことができる集積回路装置及びこれを用
いた電子機器を提供することにある。
てなされたものであり、その目的とするところは、物理
層の回路の高性能を維持しながら、種々の構成の上層の
回路を組み込むことができる集積回路装置及びこれを用
いた電子機器を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明に係る集積回路装置は、複数のマクロセルを含
む集積回路装置であって、バスを介してデータ転送を行
う所与のインターフェース規格の物理層の回路を少なく
とも含む第１のマクロセルと、前記物理層よりも上位層
の回路を含む第２のマクロセルとを含み、前記第１のマ
クロセルの第１、第２の辺が交差する部分であるコーナ
部分が、集積回路装置のコーナ部分に位置するように、
前記第１のマクロセルが配置されることを特徴とする。
に本発明に係る集積回路装置は、複数のマクロセルを含
む集積回路装置であって、バスを介してデータ転送を行
う所与のインターフェース規格の物理層の回路を少なく
とも含む第１のマクロセルと、前記物理層よりも上位層
の回路を含む第２のマクロセルとを含み、前記第１のマ
クロセルの第１、第２の辺が交差する部分であるコーナ
部分が、集積回路装置のコーナ部分に位置するように、
前記第１のマクロセルが配置されることを特徴とする。
【００１０】本発明では、物理層（例えば最下位層）の
回路を含む第１のマクロセルのコーナ部分が集積回路装
置のコーナ部分に位置するように（コーナ部分が略一致
する場合も含む）、第１のマクロセルが配置される。そ
して、例えば第１のマクロセルとは異なる配置領域に、
物理層よりも上位層の回路を含む第２のマクロセルが配
置される。このようにすれば、第１のマクロセルが含む
物理層の回路の高性能を維持しながら、種々の構成の上
位層回路を第２のマクロセルとして集積回路装置に組み
込むことが可能となる。
回路を含む第１のマクロセルのコーナ部分が集積回路装
置のコーナ部分に位置するように（コーナ部分が略一致
する場合も含む）、第１のマクロセルが配置される。そ
して、例えば第１のマクロセルとは異なる配置領域に、
物理層よりも上位層の回路を含む第２のマクロセルが配
置される。このようにすれば、第１のマクロセルが含む
物理層の回路の高性能を維持しながら、種々の構成の上
位層回路を第２のマクロセルとして集積回路装置に組み
込むことが可能となる。
【００１１】なお、第１のマクロセルに上位層の回路の
一部を含ませてもよい。また、集積回路装置に、第１、
第２のマクロセル以外のマクロセルを含ませることもで
きる。
一部を含ませてもよい。また、集積回路装置に、第１、
第２のマクロセル以外のマクロセルを含ませることもで
きる。
【００１２】また本発明は、前記第１のマクロセルの前
記第１の辺に沿って配置される第１のＩ／Ｏ領域に、前
記所与のインターフェース規格のバスに接続されるデー
タ端子が配置され、前記第１のマクロセルの前記第２の
辺に沿って配置される第２のＩ／Ｏ領域に、前記データ
端子を介したデータ転送のためのクロックを生成する回
路の電源端子、及びクロック端子の少なくとも一方が配
置されることを特徴とする。
記第１の辺に沿って配置される第１のＩ／Ｏ領域に、前
記所与のインターフェース規格のバスに接続されるデー
タ端子が配置され、前記第１のマクロセルの前記第２の
辺に沿って配置される第２のＩ／Ｏ領域に、前記データ
端子を介したデータ転送のためのクロックを生成する回
路の電源端子、及びクロック端子の少なくとも一方が配
置されることを特徴とする。
【００１３】このようにすれば、例えば、第１の辺から
第３の辺に向かって流れるデータを、第２の辺から第４
の辺に向かって入力されるクロックを利用してサンプリ
ングすることなどが可能となり、無駄の無い合理的なデ
ータ転送を実現できる。
第３の辺に向かって流れるデータを、第２の辺から第４
の辺に向かって入力されるクロックを利用してサンプリ
ングすることなどが可能となり、無駄の無い合理的なデ
ータ転送を実現できる。
【００１４】また本発明は、前記第１のマクロセルの前
記第１の辺に対向する第３の辺又は前記第２の辺に対向
する第４の辺の少なくとも一方に沿って、前記第１、第
２のマクロセル間で信号をやり取りするためのインター
フェース領域が設けられていることを特徴とする。
記第１の辺に対向する第３の辺又は前記第２の辺に対向
する第４の辺の少なくとも一方に沿って、前記第１、第
２のマクロセル間で信号をやり取りするためのインター
フェース領域が設けられていることを特徴とする。
【００１５】このようにすれば、例えば、第１、第２の
マクロセル間でやり取りされる信号の遅延や受け渡しタ
イミングを適正な範囲に収めることを、容易化できる。
マクロセル間でやり取りされる信号の遅延や受け渡しタ
イミングを適正な範囲に収めることを、容易化できる。
【００１６】なお、インターフェース領域には、第１の
マクロセルからの信号を第２のマクロセルに伝えるため
のバッファや、第２のマクロセルからの信号を第１のマ
クロセルに伝えるためのバッファなどを含ませることが
できる。
マクロセルからの信号を第２のマクロセルに伝えるため
のバッファや、第２のマクロセルからの信号を第１のマ
クロセルに伝えるためのバッファなどを含ませることが
できる。
【００１７】また本発明は、前記第１のマクロセルが、
前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、所与の周波数のクロックを生成す
るクロック生成回路と、前記クロック生成回路により生
成されたクロックに基づいて、前記データ端子を介して
転送されるデータのサンプリングクロックを生成するサ
ンプリングクロック生成回路とを含み、前記第１のマク
ロセルの前記第１の辺から対向する第３の辺へと向かう
方向を第１の方向とした場合に、前記第１の辺に沿って
配置される第１のＩ／Ｏ領域の前記第１の方向側に、前
記受信回路が配置され、前記第１のマクロセルの前記第
２の辺から対向する第４の辺へと向かう方向を第２の方
向とした場合に、前記第２の辺に沿って配置される第２
のＩ／Ｏ領域の前記第２の方向側に、前記クロック生成
回路が配置され、前記受信回路の前記第１の方向側であ
り前記クロック生成回路の前記第２の方向側に、前記サ
ンプリングクロック生成回路が配置されることを特徴と
する。
前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、所与の周波数のクロックを生成す
るクロック生成回路と、前記クロック生成回路により生
成されたクロックに基づいて、前記データ端子を介して
転送されるデータのサンプリングクロックを生成するサ
ンプリングクロック生成回路とを含み、前記第１のマク
ロセルの前記第１の辺から対向する第３の辺へと向かう
方向を第１の方向とした場合に、前記第１の辺に沿って
配置される第１のＩ／Ｏ領域の前記第１の方向側に、前
記受信回路が配置され、前記第１のマクロセルの前記第
２の辺から対向する第４の辺へと向かう方向を第２の方
向とした場合に、前記第２の辺に沿って配置される第２
のＩ／Ｏ領域の前記第２の方向側に、前記クロック生成
回路が配置され、前記受信回路の前記第１の方向側であ
り前記クロック生成回路の前記第２の方向側に、前記サ
ンプリングクロック生成回路が配置されることを特徴と
する。
【００１８】このようにすれば、受信回路とサンプリン
グクロック生成回路との間の距離や、クロック生成回路
とサンプリングクロック生成回路との間の距離を短くで
きるようになり、配線の寄生容量や寄生抵抗が回路動作
に与える悪影響を軽減できる。
グクロック生成回路との間の距離や、クロック生成回路
とサンプリングクロック生成回路との間の距離を短くで
きるようになり、配線の寄生容量や寄生抵抗が回路動作
に与える悪影響を軽減できる。
【００１９】なお、サンプリングクロック生成回路を、
第１の方向において受信回路に隣接し、第２の方向にお
いてクロック生成回路に隣接するように配置してもよ
い。
第１の方向において受信回路に隣接し、第２の方向にお
いてクロック生成回路に隣接するように配置してもよ
い。
【００２０】また本発明は、前記クロック生成回路が、
周波数が同一で位相が互いに異なる第１〜第Ｎのクロッ
クを生成し、前記サンプリングクロック生成回路が、生
成された第１〜第Ｎのクロックのエッジの中のいずれの
エッジ間にデータのエッジがあるかを検出するエッジ検
出回路と、前記エッジ検出回路でのエッジ検出情報に基
づいて、前記第１〜第Ｎのクロックの中からいずれかの
クロックを選択し、選択したクロックを前記サンプリン
グクロックとして出力するクロック選択回路とを含むこ
とを特徴とする。
周波数が同一で位相が互いに異なる第１〜第Ｎのクロッ
クを生成し、前記サンプリングクロック生成回路が、生
成された第１〜第Ｎのクロックのエッジの中のいずれの
エッジ間にデータのエッジがあるかを検出するエッジ検
出回路と、前記エッジ検出回路でのエッジ検出情報に基
づいて、前記第１〜第Ｎのクロックの中からいずれかの
クロックを選択し、選択したクロックを前記サンプリン
グクロックとして出力するクロック選択回路とを含むこ
とを特徴とする。
【００２１】本発明によれば、多相の第１〜第Ｎのクロ
ックのエッジの中のいずれのエッジ間にデータのエッジ
があるのかが検出される。例えば、データのエッジが、
第１、第２のクロックのエッジ間にあるのか、第２、第
３のクロックのエッジ間にあるのか等が検出される。そ
して、得られたエッジ検出情報（どのクロックのエッジ
間にデータのエッジがあるのかを示す情報）に基づい
て、第１〜第Ｎのクロックの中からいずれかのクロック
が選択され、そのクロックがサンプリングクロックとし
て出力される。
ックのエッジの中のいずれのエッジ間にデータのエッジ
があるのかが検出される。例えば、データのエッジが、
第１、第２のクロックのエッジ間にあるのか、第２、第
３のクロックのエッジ間にあるのか等が検出される。そ
して、得られたエッジ検出情報（どのクロックのエッジ
間にデータのエッジがあるのかを示す情報）に基づい
て、第１〜第Ｎのクロックの中からいずれかのクロック
が選択され、そのクロックがサンプリングクロックとし
て出力される。
【００２２】このように本発明によれば、エッジ検出情
報に基づいて第１〜第Ｎのクロックの中からクロックを
選択するという簡素な構成で、データのサンプリングク
ロックを生成できる。従って、高速なクロックに同期し
て入力されるデータであっても、そのデータをサンプリ
ングするための適正なサンプリングクロックを、小規模
な回路構成で生成できるようになる。
報に基づいて第１〜第Ｎのクロックの中からクロックを
選択するという簡素な構成で、データのサンプリングク
ロックを生成できる。従って、高速なクロックに同期し
て入力されるデータであっても、そのデータをサンプリ
ングするための適正なサンプリングクロックを、小規模
な回路構成で生成できるようになる。
【００２３】また本発明は、前記クロック生成回路に電
源を供給する第１の電源端子と、前記サンプリングクロ
ック生成回路に電源を供給する第２の電源端子とが、前
記第２のＩ／Ｏ領域に配置され、前記クロック生成回路
が、前記第２の方向において前記第１の電源端子に隣接
して配置され、前記第２の電源端子の高電位側の電源端
子に一端が接続され低電位側の電源端子に他端が接続さ
れるキャパシタ素子の領域が、前記第２の方向において
前記第２の電源端子に隣接して配置されることを特徴と
する。
源を供給する第１の電源端子と、前記サンプリングクロ
ック生成回路に電源を供給する第２の電源端子とが、前
記第２のＩ／Ｏ領域に配置され、前記クロック生成回路
が、前記第２の方向において前記第１の電源端子に隣接
して配置され、前記第２の電源端子の高電位側の電源端
子に一端が接続され低電位側の電源端子に他端が接続さ
れるキャパシタ素子の領域が、前記第２の方向において
前記第２の電源端子に隣接して配置されることを特徴と
する。
【００２４】このようにすれば、第１の電源端子とクロ
ック生成回路との間の電源配線の長さを短くできるた
め、電源の電圧ドロップを最小限に抑えることが可能に
なる。
ック生成回路との間の電源配線の長さを短くできるた
め、電源の電圧ドロップを最小限に抑えることが可能に
なる。
【００２５】また、第１の電源端子の電源電圧変動を、
第１の電源端子に近い場所で効果的に安定化できるよう
になり、サンプリングクロック生成回路などの回路の安
定動作を保証できるようになる。
第１の電源端子に近い場所で効果的に安定化できるよう
になり、サンプリングクロック生成回路などの回路の安
定動作を保証できるようになる。
【００２６】また本発明は、前記第１のマクロセルが、
前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、前記データ端子に接続され、前記
データ端子を介して受信されるデータが有効か否かを検
出する検出回路とを含み、前記第１のマクロセルの前記
第２の辺から対向する第４の辺へと向かう方向を第２の
方向とした場合に、前記受信回路と前記検出回路とが、
前記第２の方向において隣接して配置されることを特徴
とする。
前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、前記データ端子に接続され、前記
データ端子を介して受信されるデータが有効か否かを検
出する検出回路とを含み、前記第１のマクロセルの前記
第２の辺から対向する第４の辺へと向かう方向を第２の
方向とした場合に、前記受信回路と前記検出回路とが、
前記第２の方向において隣接して配置されることを特徴
とする。
【００２７】このようにすれば、誤った受信データが後
段の回路に伝えられたりするなどの不具合を効果的に防
止でき、安定した回路動作を実現できる。
段の回路に伝えられたりするなどの不具合を効果的に防
止でき、安定した回路動作を実現できる。
【００２８】また本発明は、前記第１のマクロセルが、
前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、前記データ端子に接続され、前記
データ端子を介してデータを送信する送信回路とを含
み、前記第１のマクロセルの前記第２の辺から対向する
第４の辺へと向かう方向を第２の方向とした場合に、前
記送信回路が、前記受信回路の前記第２の方向側に配置
されることを特徴とする。
前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、前記データ端子に接続され、前記
データ端子を介してデータを送信する送信回路とを含
み、前記第１のマクロセルの前記第２の辺から対向する
第４の辺へと向かう方向を第２の方向とした場合に、前
記送信回路が、前記受信回路の前記第２の方向側に配置
されることを特徴とする。
【００２９】このようにすれば、例えば、受信データの
サンプリングに使用されるクロックの経路等を短くでき
る一方で、そのクロックの経路と送信データの経路とが
重なってしまうなどの事態を防止できる。
サンプリングに使用されるクロックの経路等を短くでき
る一方で、そのクロックの経路と送信データの経路とが
重なってしまうなどの事態を防止できる。
【００３０】また本発明は、前記第１のマクロセルが、
前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、前記データ端子に接続され、前記
データ端子を介してデータを送信する送信回路とを含
み、前記第１のマクロセルの前記第１の辺から対向する
第３の辺へと向かう方向を第１の方向とした場合に、前
記送信回路と前記データ端子とが、前記第１の方向にお
いて隣接して配置されることを特徴とする。
前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、前記データ端子に接続され、前記
データ端子を介してデータを送信する送信回路とを含
み、前記第１のマクロセルの前記第１の辺から対向する
第３の辺へと向かう方向を第１の方向とした場合に、前
記送信回路と前記データ端子とが、前記第１の方向にお
いて隣接して配置されることを特徴とする。
【００３１】このようにすれば、送信回路とデータ端子
との距離を短くできるようになり、データ端子の配線経
路に寄生する抵抗・容量・インダクタンスが回路動作に
与える悪影響等を最小限に抑えることができる。
との距離を短くできるようになり、データ端子の配線経
路に寄生する抵抗・容量・インダクタンスが回路動作に
与える悪影響等を最小限に抑えることができる。
【００３２】また本発明は、前記第１のマクロセルが、
配線及び回路セル配置が固定化されるマクロセルであ
り、前記第２のマクロセルが、配線及び回路セル配置が
自動配置配線されるマクロセルであることを特徴とす
る。
配線及び回路セル配置が固定化されるマクロセルであ
り、前記第２のマクロセルが、配線及び回路セル配置が
自動配置配線されるマクロセルであることを特徴とす
る。
【００３３】このようにすれば、第１のマクロセルが含
む物理層の高性能を維持しながら、自動配置配線を用い
て種々の構成の回路を、第２のマクロセルとして集積回
路装置に組み込むことが可能になる。
む物理層の高性能を維持しながら、自動配置配線を用い
て種々の構成の回路を、第２のマクロセルとして集積回
路装置に組み込むことが可能になる。
【００３４】また本発明は、前記所与のインターフェー
ス規格が、ＵＳＢ（Universal Serial Bus）規格である
ことを特徴とする。
ス規格が、ＵＳＢ（Universal Serial Bus）規格である
ことを特徴とする。
【００３５】この場合に所与のインターフェース規格と
して、ＵＳＢ２．０規格やＵＳＢ２．０規格を更に発展
させた規格を用いることができる。
して、ＵＳＢ２．０規格やＵＳＢ２．０規格を更に発展
させた規格を用いることができる。
【００３６】また本発明に係る電子機器は、上記のいず
れかの集積回路装置と、前記集積回路装置及び前記バス
を介して転送されるデータの出力処理又は取り込み処理
又は記憶処理を行う装置とを含むことを特徴とする。
れかの集積回路装置と、前記集積回路装置及び前記バス
を介して転送されるデータの出力処理又は取り込み処理
又は記憶処理を行う装置とを含むことを特徴とする。
【００３７】このようにすれば、高性能な物理層の回路
を含む集積回路装置を電子機器に組み込むことができる
ため、電子機器の性能を向上できる。一方、第２のマク
ロセルの回路構成を変えることで、種々の回路構成の集
積回路装置を電子機器に組み込むとが可能となり、多様
なユーザの要望に応えることができる。
を含む集積回路装置を電子機器に組み込むことができる
ため、電子機器の性能を向上できる。一方、第２のマク
ロセルの回路構成を変えることで、種々の回路構成の集
積回路装置を電子機器に組み込むとが可能となり、多様
なユーザの要望に応えることができる。
【００３８】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００３９】なお、以下に説明する本実施形態は、特許
請求の範囲に記載された本発明の内容を何ら限定するも
のではない。また本実施形態で説明される構成の全てが
本発明の解決手段として必須であるとは限らない。
請求の範囲に記載された本発明の内容を何ら限定するも
のではない。また本実施形態で説明される構成の全てが
本発明の解決手段として必須であるとは限らない。
【００４０】１．回路構成
図１に示すように本実施形態の集積回路装置（データ転
送制御装置）は、マクロセルＭＣ１（第１のマクロセ
ル）とマクロセルＭＣ２（第２のマクロセル）を含む。
なお、これらのマクロセルＭＣ１、ＭＣ２（メガセル、
マクロブロック）は、論理機能を有する中規模又は大規
模な回路の単位である。また、本実施形態の集積回路装
置は３個以上のマクロセルを含むようにしてもよい。
送制御装置）は、マクロセルＭＣ１（第１のマクロセ
ル）とマクロセルＭＣ２（第２のマクロセル）を含む。
なお、これらのマクロセルＭＣ１、ＭＣ２（メガセル、
マクロブロック）は、論理機能を有する中規模又は大規
模な回路の単位である。また、本実施形態の集積回路装
置は３個以上のマクロセルを含むようにしてもよい。
【００４１】図１においてＭＣ１は、バス（例えばシリ
アルバス）を介してデータ転送を行うインターフェース
規格（例えばＵＳＢ又はＩＥＥＥ１３９４等）の物理層
の回路を少なくとも含むマクロセルである。ＵＳＢ２．
０（或いはＵＳＢ２．０を発展させた規格）を例にとれ
ば、ＭＣ１として、ＵＴＭＩ（USB2.0 Transceiver Mac
rocell Interface）の仕様に準拠したトランシーバマク
ロセルを用いることができる。この場合には、ＭＣ１
は、物理層回路、及び論理層回路の一部を含むことにな
る。
アルバス）を介してデータ転送を行うインターフェース
規格（例えばＵＳＢ又はＩＥＥＥ１３９４等）の物理層
の回路を少なくとも含むマクロセルである。ＵＳＢ２．
０（或いはＵＳＢ２．０を発展させた規格）を例にとれ
ば、ＭＣ１として、ＵＴＭＩ（USB2.0 Transceiver Mac
rocell Interface）の仕様に準拠したトランシーバマク
ロセルを用いることができる。この場合には、ＭＣ１
は、物理層回路、及び論理層回路の一部を含むことにな
る。
【００４２】一方、ＭＣ２は、物理層よりも上位層（論
理層、プロトコル層又はアプリケーション層等）の回路
を含むマクロセルである。ＵＳＢ２．０を例にとれば、
ＭＣ２は、ＳＩＥ（Serial Interface Engine）やユー
ザロジック（デバイス固有の回路）などの論理層回路
（ＭＣ１が含む論理層回路の他の部分）を含むことにな
る。
理層、プロトコル層又はアプリケーション層等）の回路
を含むマクロセルである。ＵＳＢ２．０を例にとれば、
ＭＣ２は、ＳＩＥ（Serial Interface Engine）やユー
ザロジック（デバイス固有の回路）などの論理層回路
（ＭＣ１が含む論理層回路の他の部分）を含むことにな
る。
【００４３】なお、図１において、ＭＣ１として、物理
層の回路のみを含むマクロセルを用いてもよい。また、
ＭＣ２は、少なくとも物理層よりも上位の層の回路を含
むものであればよい。
層の回路のみを含むマクロセルを用いてもよい。また、
ＭＣ２は、少なくとも物理層よりも上位の層の回路を含
むものであればよい。
【００４４】図２に、マクロセルＭＣ１の回路構成の一
例を示す。
例を示す。
【００４５】マクロセルＭＣ１（第１のマクロセル）
は、データハンドラ回路１０、クロック制御回路１２、
クロック生成回路１４、ＨＳ（High Speed）回路２０、
ＦＳ（Full Speed）回路３０を含む。これらの回路は論
理層回路である。また、ＭＣ１は、物理層回路であるア
ナログフロントエンド回路４０（送受信回路）を含む。
なお、マクロセルＭＣ１は、図２に示す回路ブロックの
全てを含む必要はなく、それらの一部を省略する構成と
してもよい。
は、データハンドラ回路１０、クロック制御回路１２、
クロック生成回路１４、ＨＳ（High Speed）回路２０、
ＦＳ（Full Speed）回路３０を含む。これらの回路は論
理層回路である。また、ＭＣ１は、物理層回路であるア
ナログフロントエンド回路４０（送受信回路）を含む。
なお、マクロセルＭＣ１は、図２に示す回路ブロックの
全てを含む必要はなく、それらの一部を省略する構成と
してもよい。
【００４６】データハンドラ回路１０（広義には、デー
タ転送を行うための所与の回路）は、ＵＳＢ２．０に準
拠したデータ転送のための種々の処理を行う。より具体
的には、送信時には、送信データにＳＹＮＣ（SYNChron
ization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End
Of Packet）を付加する処理や、ビットスタッフィング
処理等を行う。一方、受信時には、受信データのＳＹＮ
Ｃ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビット
アンスタッフィング処理などを行う。更に、データハン
ドラ回路１０は、データの送受信を制御するための各種
のタイミング信号を生成する処理も行う。
タ転送を行うための所与の回路）は、ＵＳＢ２．０に準
拠したデータ転送のための種々の処理を行う。より具体
的には、送信時には、送信データにＳＹＮＣ（SYNChron
ization）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End
Of Packet）を付加する処理や、ビットスタッフィング
処理等を行う。一方、受信時には、受信データのＳＹＮ
Ｃ、ＳＯＰ、ＥＯＰを検出し、削除する処理や、ビット
アンスタッフィング処理などを行う。更に、データハン
ドラ回路１０は、データの送受信を制御するための各種
のタイミング信号を生成する処理も行う。
【００４７】なお、受信データはデータハンドラ回路１
０から後段の回路であるＳＩＥ（Serial Interface Eng
ine）に出力され、送信データはＳＩＥからデータハン
ドラ回路１０に入力されることになる。そして、このＳ
ＩＥは、ＵＳＢパケットＩＤやアドレスを識別するため
のＳＩＥ制御ロジックと、エンドポイント番号の識別や
ＦＩＦＯ制御などのエンドポイント処理を行うためのエ
ンドポイントロジックとを含む。
０から後段の回路であるＳＩＥ（Serial Interface Eng
ine）に出力され、送信データはＳＩＥからデータハン
ドラ回路１０に入力されることになる。そして、このＳ
ＩＥは、ＵＳＢパケットＩＤやアドレスを識別するため
のＳＩＥ制御ロジックと、エンドポイント番号の識別や
ＦＩＦＯ制御などのエンドポイント処理を行うためのエ
ンドポイントロジックとを含む。
【００４８】クロック制御回路１２は、ＳＩＥからの各
種の制御信号を受け、クロック生成回路１４を制御する
処理などを行う。
種の制御信号を受け、クロック生成回路１４を制御する
処理などを行う。
【００４９】クロック生成回路１４は、装置内部で使用
する４８０ＭＨｚのクロックや、装置内部及びＳＩＥで
使用する６０ＭＨｚのクロックを生成する回路であり、
ＯＳＣ、ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍを含む。
する４８０ＭＨｚのクロックや、装置内部及びＳＩＥで
使用する６０ＭＨｚのクロックを生成する回路であり、
ＯＳＣ、ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍを含む。
【００５０】ここでＯＳＣ（発振回路）は、例えば外部
振動子との組み合わせによりベースクロックを生成す
る。
振動子との組み合わせによりベースクロックを生成す
る。
【００５１】ＰＬＬ４８０Ｍは、ＯＳＣ（発振回路）で
生成されたベースクロックに基づいて、ＨＳ（High Spe
ed）モードで必要な４８０ＭＨｚのクロックと、ＦＳ
（FullSpeed）モード、装置内部及びＳＩＥで必要な６
０ＭＨｚのクロックを生成するＰＬＬ（Phase Locked L
oop）である。
生成されたベースクロックに基づいて、ＨＳ（High Spe
ed）モードで必要な４８０ＭＨｚのクロックと、ＦＳ
（FullSpeed）モード、装置内部及びＳＩＥで必要な６
０ＭＨｚのクロックを生成するＰＬＬ（Phase Locked L
oop）である。
【００５２】ＰＬＬ６０Ｍは、ＯＳＣ（発振回路）で生
成されたベースクロックに基づいて、ＦＳモード、装置
内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成す
る。
成されたベースクロックに基づいて、ＦＳモード、装置
内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成す
る。
【００５３】ＨＳ回路２０は、データ転送速度が４８０
ＭｂｐｓとなるＨＳモードでのデータの送受信を行うた
めのロジック回路であり、ＦＳ回路３０は、データ転送
速度が１２ＭｂｐｓとなるＦＳモードでのデータの送受
信を行うためのロジック回路である。
ＭｂｐｓとなるＨＳモードでのデータの送受信を行うた
めのロジック回路であり、ＦＳ回路３０は、データ転送
速度が１２ＭｂｐｓとなるＦＳモードでのデータの送受
信を行うためのロジック回路である。
【００５４】ＨＳ回路２０は、サンプリングクロック生
成回路２２（ＨＳＤＬＬ。High Speed Delay Line PL
L）、エラスティシティバッファ（elasticity buffer）
２４を含む。
成回路２２（ＨＳＤＬＬ。High Speed Delay Line PL
L）、エラスティシティバッファ（elasticity buffer）
２４を含む。
【００５５】ここで、サンプリングクロック生成回路２
２は、クロック生成回路１４によって生成されたクロッ
クと、受信データとに基づいて、受信データのサンプリ
ングクロックを生成する。
２は、クロック生成回路１４によって生成されたクロッ
クと、受信データとに基づいて、受信データのサンプリ
ングクロックを生成する。
【００５６】また、エラスティシティバッファ２４は、
装置内部と、外部装置（バスに接続される外部装置）と
のクロック周波数差（クロックドリフト）等を吸収する
ための回路である。
装置内部と、外部装置（バスに接続される外部装置）と
のクロック周波数差（クロックドリフト）等を吸収する
ための回路である。
【００５７】アナログフロントエンド回路４０（送受信
回路）は、ＦＳやＨＳモードでの送受信を行うためのド
ライバやレシーバを含むアナログ回路である。ＵＳＢで
は、データ端子ＤＰ（Ｄａｔａ＋）及びＤＭ（Ｄａｔａ
−）を用いた差動信号によりデータを送受信する。
回路）は、ＦＳやＨＳモードでの送受信を行うためのド
ライバやレシーバを含むアナログ回路である。ＵＳＢで
は、データ端子ＤＰ（Ｄａｔａ＋）及びＤＭ（Ｄａｔａ
−）を用いた差動信号によりデータを送受信する。
【００５８】ＵＳＢ２．０では、ＨＳモード（広義に
は、第１のモード）とＦＳモード（広義には、第２のモ
ード）が、転送モードとして定義されている。ＨＳモー
ドは、ＵＳＢ２．０により新たに定義された転送モード
である。ＦＳモードは、従来のＵＳＢ１．１で既に定義
されている転送モードである。
は、第１のモード）とＦＳモード（広義には、第２のモ
ード）が、転送モードとして定義されている。ＨＳモー
ドは、ＵＳＢ２．０により新たに定義された転送モード
である。ＦＳモードは、従来のＵＳＢ１．１で既に定義
されている転送モードである。
【００５９】このため、本実施形態の集積回路装置で
は、アナログフロントエンド回路４０が、ＨＳモードで
の送受信を行うためのＨＳモード用ドライバ及びレシー
バと、ＦＳモードで送受信を行うためのＦＳモード用ド
ライバ及びレシーバを含む。
は、アナログフロントエンド回路４０が、ＨＳモードで
の送受信を行うためのＨＳモード用ドライバ及びレシー
バと、ＦＳモードで送受信を行うためのＦＳモード用ド
ライバ及びレシーバを含む。
【００６０】より具体的には、アナログフロントエンド
回路４０は、ＦＳドライバ４２、ＦＳ差動レシーバ４
４、シングルエンド（Single ended）ＤＰレシーバ４
６、シングルエンドＤＭレシーバ４８、ＨＳ電流ドライ
バ５０（送信回路）、低速用スケルチ（Squelch）回路
５２（検出回路）、高速用スケルチ回路５４（検出回
路）、ＨＳ差動レシーバ５６（受信回路）を含む。
回路４０は、ＦＳドライバ４２、ＦＳ差動レシーバ４
４、シングルエンド（Single ended）ＤＰレシーバ４
６、シングルエンドＤＭレシーバ４８、ＨＳ電流ドライ
バ５０（送信回路）、低速用スケルチ（Squelch）回路
５２（検出回路）、高速用スケルチ回路５４（検出回
路）、ＨＳ差動レシーバ５６（受信回路）を含む。
【００６１】ＦＳドライバ４２は、ＦＳモードにおい
て、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿Ｄ
Ｍｏｕｔからなる差動信号を、データ端子ＤＰ、ＤＭを
用いて差動出力する。このＦＳドライバ４２は、ＦＳ回
路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御され
る。
て、ＦＳ回路３０からのＦＳ＿ＤＰｏｕｔ及びＦＳ＿Ｄ
Ｍｏｕｔからなる差動信号を、データ端子ＤＰ、ＤＭを
用いて差動出力する。このＦＳドライバ４２は、ＦＳ回
路３０からのＦＳ＿ＯｕｔＤｉｓにより出力制御され
る。
【００６２】ＦＳ差動レシーバ４４は、ＦＳモードにお
いて、ＤＰ、ＤＭを介して入力される差動信号を増幅
し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出
力する。このＦＳ差動レシーバ４４は、ＦＳ＿Ｃｏｍｐ
Ｅｎｂにより増幅制御される。
いて、ＤＰ、ＤＭを介して入力される差動信号を増幅
し、ＦＳ＿ＤａｔａＩｎとしてＦＳ回路３０に対して出
力する。このＦＳ差動レシーバ４４は、ＦＳ＿Ｃｏｍｐ
Ｅｎｂにより増幅制御される。
【００６３】シングルエンドＤＰレシーバ４６は、ＦＳ
モードにおいて、ＤＰを介して入力されるシングルエン
ドの信号を増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０
に対して出力する。
モードにおいて、ＤＰを介して入力されるシングルエン
ドの信号を増幅し、ＳＥ＿ＤＰｉｎとしてＦＳ回路３０
に対して出力する。
【００６４】シングルエンドＤＭレシーバ４８は、ＦＳ
モードにおいて、ＤＭを介して入力されるシングルエン
ドの信号を増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０
に対して出力する。
モードにおいて、ＤＭを介して入力されるシングルエン
ドの信号を増幅し、ＳＥ＿ＤＭｉｎとしてＦＳ回路３０
に対して出力する。
【００６５】ＨＳ電流ドライバ５０（送信回路）は、Ｈ
Ｓモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕ
ｔ及びＨＳ＿ＤＭｏｕｔからなる差動の入力信号を増幅
し、ＤＰ、ＤＭを介して出力する。即ち、ＨＳ電流ドラ
イバ５０は、ＤＰ又はＤＭの信号ラインを一定の電流値
でドライブすることにより、Ｊ（ＤＰが４００ｍＶ、Ｄ
Ｍが０Ｖ）或いはＫ（ＤＰが０Ｖ、ＤＭが４００ｍＶ）
の状態を生成する。このＨＳ電流ドライバ５０は、ＨＳ
回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御され
ると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂに
より駆動電流の制御が行われる。
Ｓモードにおいて、ＨＳ回路２０からのＨＳ＿ＤＰｏｕ
ｔ及びＨＳ＿ＤＭｏｕｔからなる差動の入力信号を増幅
し、ＤＰ、ＤＭを介して出力する。即ち、ＨＳ電流ドラ
イバ５０は、ＤＰ又はＤＭの信号ラインを一定の電流値
でドライブすることにより、Ｊ（ＤＰが４００ｍＶ、Ｄ
Ｍが０Ｖ）或いはＫ（ＤＰが０Ｖ、ＤＭが４００ｍＶ）
の状態を生成する。このＨＳ電流ドライバ５０は、ＨＳ
回路２０からのＨＳ＿ＯｕｔＤｉｓにより出力制御され
ると共に、ＨＳ＿ＣｕｒｒｅｎｔＳｏｕｒｃｅＥｎｂに
より駆動電流の制御が行われる。
【００６６】低速用スケルチ回路５２（検出回路。低速
用トランスミッション・エンベロープ・ディテクタ）
は、ＦＳモードにおいて、ＤＰ、ＤＭを介して入力され
る差動信号（データの有無）を検出し、ＨＳ＿ＳＱ＿Ｌ
として出力する。即ち、データとノイズを区別して検出
する。この低速用スケルチ回路５２は、ＨＳ＿ＳＱ＿Ｌ
＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒ
により省電力制御される。
用トランスミッション・エンベロープ・ディテクタ）
は、ＦＳモードにおいて、ＤＰ、ＤＭを介して入力され
る差動信号（データの有無）を検出し、ＨＳ＿ＳＱ＿Ｌ
として出力する。即ち、データとノイズを区別して検出
する。この低速用スケルチ回路５２は、ＨＳ＿ＳＱ＿Ｌ
＿Ｅｎｂにより動作制御され、ＨＳ＿ＳＱ＿Ｌ＿Ｐｗｒ
により省電力制御される。
【００６７】高速用スケルチ回路５４（検出回路。高速
用トランスミッション・エンベロープ・ディテクタ）
は、ＨＳモードにおいて、ＤＰ、ＤＭを介して入力され
る差動信号（データの有無）を検出し、ＨＳ＿ＳＱとし
てＨＳ回路２０に対して出力する。即ち、データとノイ
ズを区別して検出する。この高速用ＨＳ＿ＳＱ回路５４
は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作
制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御され
る。
用トランスミッション・エンベロープ・ディテクタ）
は、ＨＳモードにおいて、ＤＰ、ＤＭを介して入力され
る差動信号（データの有無）を検出し、ＨＳ＿ＳＱとし
てＨＳ回路２０に対して出力する。即ち、データとノイ
ズを区別して検出する。この高速用ＨＳ＿ＳＱ回路５４
は、ＨＳ回路２０からのＨＳ＿ＳＱ＿Ｅｎｂにより動作
制御され、ＨＳ＿ＳＱ＿Ｐｗｒにより省電力制御され
る。
【００６８】ＨＳ差動レシーバ５６（受信回路）は、Ｈ
Ｓモードにおいて、ＤＰ、ＤＭを介して入力される差動
信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩ
ｎ＿Ｌを出力する。即ち、ＨＳモードにおいて、ＤＰ、
ＤＭのラインがＪ或いはＫのいずれの状態なのかを検出
する。このＨＳ差動レシーバ５６は、ＨＳ＿ＲｘＥｎｂ
により増幅制御される。
Ｓモードにおいて、ＤＰ、ＤＭを介して入力される差動
信号を増幅し、ＨＳ＿ＤａｔａＩｎ、ＨＳ＿ＤａｔａＩ
ｎ＿Ｌを出力する。即ち、ＨＳモードにおいて、ＤＰ、
ＤＭのラインがＪ或いはＫのいずれの状態なのかを検出
する。このＨＳ差動レシーバ５６は、ＨＳ＿ＲｘＥｎｂ
により増幅制御される。
【００６９】差動のデータ端子のうちのＤＰは、スイッ
チ素子（トランジスタ）ＳＷ１及びプルアップ抵抗Ｒｐ
ｕを介して、高電位側の電源電圧（例えば３．３Ｖ）と
接続される。また、差動のデータ端子のうちのＤＭは、
スイッチ素子ＳＷ２に接続される。これらのＳＷ１、Ｓ
Ｗ２は、ＲｐｕＥｎｂにより制御される。即ち、Ｒｐｕ
Ｅｎｂをアクティブにして、ＳＷ１及びＲｐｕを介して
ＤＰをプルアップすることで、ＨＳデバイスをＦＳデバ
イスとして使用できるようになる。
チ素子（トランジスタ）ＳＷ１及びプルアップ抵抗Ｒｐ
ｕを介して、高電位側の電源電圧（例えば３．３Ｖ）と
接続される。また、差動のデータ端子のうちのＤＭは、
スイッチ素子ＳＷ２に接続される。これらのＳＷ１、Ｓ
Ｗ２は、ＲｐｕＥｎｂにより制御される。即ち、Ｒｐｕ
Ｅｎｂをアクティブにして、ＳＷ１及びＲｐｕを介して
ＤＰをプルアップすることで、ＨＳデバイスをＦＳデバ
イスとして使用できるようになる。
【００７０】なお本実施形態では、ＤＰ、ＤＭ間での負
荷バランスを保つために、ＤＭについても、ＳＷ２を介
してダミーの抵抗Ｒｐｕ’が接続されている。
荷バランスを保つために、ＤＭについても、ＳＷ２を介
してダミーの抵抗Ｒｐｕ’が接続されている。
【００７１】２．マクロセルの配置
本実施形態では図３（Ａ）に示すように、マクロセルＭ
Ｃ１（第１のマクロセル。トランシーバマクロ）の辺Ｓ
Ｄ１、ＳＤ２（第１、第２の辺）の交差部分であるコー
ナ部分ＣＮが、集積回路装置ＩＣＤ（半導体チップ）の
コーナ部分に一致（ほぼ一致する場合も含む）するよう
に、ＭＣ１を配置している。そして、マクロセルＭＣ１
の配置領域以外の領域に、マクロセルＭＣ２（第２のマ
クロセル。ＳＩＥ、ユーザロジックのマクロセル）を配
置している。
Ｃ１（第１のマクロセル。トランシーバマクロ）の辺Ｓ
Ｄ１、ＳＤ２（第１、第２の辺）の交差部分であるコー
ナ部分ＣＮが、集積回路装置ＩＣＤ（半導体チップ）の
コーナ部分に一致（ほぼ一致する場合も含む）するよう
に、ＭＣ１を配置している。そして、マクロセルＭＣ１
の配置領域以外の領域に、マクロセルＭＣ２（第２のマ
クロセル。ＳＩＥ、ユーザロジックのマクロセル）を配
置している。
【００７２】ここで、図３（Ａ）において、ＭＣ１は、
配線及び回路セル配置が固定化されるハードマクロにな
っている。より具体的には、例えば、配線や回路セル配
置が手作業のレイアウトにより行われる（配線、配置の
一部を自動化してもよい）。
配線及び回路セル配置が固定化されるハードマクロにな
っている。より具体的には、例えば、配線や回路セル配
置が手作業のレイアウトにより行われる（配線、配置の
一部を自動化してもよい）。
【００７３】一方、ＭＣ２は、配線及び回路セル配置が
自動配置配線されるソフトマクロになっている。より具
体的には、例えば、ゲートアレイの自動配置配線ツール
により基本セル間の配線等が自動的に行われる（配置、
配線の一部を固定化してもよい）。
自動配置配線されるソフトマクロになっている。より具
体的には、例えば、ゲートアレイの自動配置配線ツール
により基本セル間の配線等が自動的に行われる（配置、
配線の一部を固定化してもよい）。
【００７４】マクロセルＭＣ１は、図２に示すように、
微少信号で高速に動作することが要求されるアナログフ
ロントエンド回路４０や、４８０ＭＨｚで動作すること
が要求されるＨＳ回路２０や、４８０ＭＨｚのクロック
を生成することが要求されるクロック生成回路１４など
を含む。従って、マクロセルＭＣ１のこれらの回路の配
置、配線を、ゲートアレイなどで用いられている自動配
置配線ツールで行うと、マクロセルＭＣ１の高性能を維
持できない。従って、マクロセルＭＣ１での回路セルの
配置、配線は、手作業のレイアウトで行うことが望まし
い。
微少信号で高速に動作することが要求されるアナログフ
ロントエンド回路４０や、４８０ＭＨｚで動作すること
が要求されるＨＳ回路２０や、４８０ＭＨｚのクロック
を生成することが要求されるクロック生成回路１４など
を含む。従って、マクロセルＭＣ１のこれらの回路の配
置、配線を、ゲートアレイなどで用いられている自動配
置配線ツールで行うと、マクロセルＭＣ１の高性能を維
持できない。従って、マクロセルＭＣ１での回路セルの
配置、配線は、手作業のレイアウトで行うことが望まし
い。
【００７５】一方、マクロセルＭＣ２は、物理層回路
（アナログフロントエンド回路）を含まず、マクロセル
ＭＣ１ほどには高速な動作が要求されない。そして、マ
クロセルＭＣ２の回路構成は、集積回路装置を使用する
ユーザの要望や集積回路装置が組み込まれる電子機器の
用途に応じて多様に変化する。従って、マクロセルＭＣ
２での回路セルの配置、配線は、自動配置配線ツールに
より行うことが望ましい。
（アナログフロントエンド回路）を含まず、マクロセル
ＭＣ１ほどには高速な動作が要求されない。そして、マ
クロセルＭＣ２の回路構成は、集積回路装置を使用する
ユーザの要望や集積回路装置が組み込まれる電子機器の
用途に応じて多様に変化する。従って、マクロセルＭＣ
２での回路セルの配置、配線は、自動配置配線ツールに
より行うことが望ましい。
【００７６】そこで本実施形態では、図３（Ａ）に示す
ように、マクロセルＭＣ１のコーナ部分ＣＮが、集積回
路装置ＩＣＤのコーナ部分に位置するように、ＭＣ１を
配置している。このようにすれば、例えば、マクロセル
ＭＣ２の回路の構成や規模が変化した場合にも、これに
容易に対処できるようになる。
ように、マクロセルＭＣ１のコーナ部分ＣＮが、集積回
路装置ＩＣＤのコーナ部分に位置するように、ＭＣ１を
配置している。このようにすれば、例えば、マクロセル
ＭＣ２の回路の構成や規模が変化した場合にも、これに
容易に対処できるようになる。
【００７７】例えば、マクロセルＭＣ２の回路が小規模
の場合には、ＭＣ１、ＭＣ２を図３（Ｂ）に示すように
配置すればよく、ＭＣ２の回路が大規模の場合には、Ｍ
Ｃ１、ＭＣ２を図３（Ｃ）に示すように配置すればよ
い。
の場合には、ＭＣ１、ＭＣ２を図３（Ｂ）に示すように
配置すればよく、ＭＣ２の回路が大規模の場合には、Ｍ
Ｃ１、ＭＣ２を図３（Ｃ）に示すように配置すればよ
い。
【００７８】そして、この場合に本実施形態では、集積
回路装置ＩＣＤのコーナにマクロセルＭＣ１が配置され
ているため、マクロセルＭＣ２の回路構成や規模がユー
ザの要望に応じて変化しても、マクロセルＭＣ１のコア
内での回路セルの配置、配線やＩ／Ｏ領域での端子（パ
ッド）の配置をほぼ固定化できる。従って、多様なユー
ザの要望に応えながらも、マクロセルＭＣ１の高性能を
維持できる。
回路装置ＩＣＤのコーナにマクロセルＭＣ１が配置され
ているため、マクロセルＭＣ２の回路構成や規模がユー
ザの要望に応じて変化しても、マクロセルＭＣ１のコア
内での回路セルの配置、配線やＩ／Ｏ領域での端子（パ
ッド）の配置をほぼ固定化できる。従って、多様なユー
ザの要望に応えながらも、マクロセルＭＣ１の高性能を
維持できる。
【００７９】また本実施形態では、集積回路装置ＩＣＤ
のコーナにマクロセルＭＣ１を固定配置しているため、
図３（Ｂ）、（Ｃ）に示すように、マクロセルＭＣ１、
ＭＣ２間でデータをやり取りするためのインターフェー
ス領域ＩＦＲ（信号をバッファリングするためのバッフ
ァが配置される領域）についても、辺ＳＤ１に対向する
辺ＳＤ３（或いは辺ＳＤ２に対向する辺ＳＤ４）の場所
に固定配置できるようになる。ここで、インターフェー
ス領域ＩＦＲとは、マクロセルＭＣ１からの信号をバッ
ファリングしてマクロセルＭＣ２に出力するバッファ
や、ＭＣ２からの信号をバッファリングしてＭＣ１に入
力するバッファなどを含む領域である。
のコーナにマクロセルＭＣ１を固定配置しているため、
図３（Ｂ）、（Ｃ）に示すように、マクロセルＭＣ１、
ＭＣ２間でデータをやり取りするためのインターフェー
ス領域ＩＦＲ（信号をバッファリングするためのバッフ
ァが配置される領域）についても、辺ＳＤ１に対向する
辺ＳＤ３（或いは辺ＳＤ２に対向する辺ＳＤ４）の場所
に固定配置できるようになる。ここで、インターフェー
ス領域ＩＦＲとは、マクロセルＭＣ１からの信号をバッ
ファリングしてマクロセルＭＣ２に出力するバッファ
や、ＭＣ２からの信号をバッファリングしてＭＣ１に入
力するバッファなどを含む領域である。
【００８０】このようにインターフェース領域ＩＦＲを
固定配置することで、マクロセルＭＣ１、ＭＣ２間でや
り取りされる信号の遅延や受け渡しタイミングを許容範
囲内に収めることが、容易になり、マクロセルＭＣ２の
回路構成や規模が変化した場合にも、安定した回路動作
を保証できるようになる。
固定配置することで、マクロセルＭＣ１、ＭＣ２間でや
り取りされる信号の遅延や受け渡しタイミングを許容範
囲内に収めることが、容易になり、マクロセルＭＣ２の
回路構成や規模が変化した場合にも、安定した回路動作
を保証できるようになる。
【００８１】即ち、インターフェース領域ＩＦＲの場所
が固定化されていれば、マクロセルＭＣ１、ＭＣ２間の
信号線の寄生容量を容易に見積もることが可能になる。
従って、これらの信号線の寄生容量が許容範囲内に収ま
るように設定して、ソフトマクロであるマクロセルＭＣ
２の自動配置配線を行うことが可能になり、信号タイミ
ングの設計を容易化できる。
が固定化されていれば、マクロセルＭＣ１、ＭＣ２間の
信号線の寄生容量を容易に見積もることが可能になる。
従って、これらの信号線の寄生容量が許容範囲内に収ま
るように設定して、ソフトマクロであるマクロセルＭＣ
２の自動配置配線を行うことが可能になり、信号タイミ
ングの設計を容易化できる。
【００８２】なお、信号タイミングの設計を更に容易化
するために、マクロセルＭＣ２側のインターフェース領
域（バッファ領域）についても、マクロセルＭＣ１側の
インターフェース領域ＩＦＲに隣接した領域（辺ＳＤ３
に沿った領域）に固定配置することが望ましい。
するために、マクロセルＭＣ２側のインターフェース領
域（バッファ領域）についても、マクロセルＭＣ１側の
インターフェース領域ＩＦＲに隣接した領域（辺ＳＤ３
に沿った領域）に固定配置することが望ましい。
【００８３】また本実施形態では、図３（Ｄ）に示すよ
うにマクロセルＭＣ１、ＭＣ２を配置してもよい。即
ち、図３（Ａ）、（Ｂ）、（Ｃ）ではマクロセルＭＣ１
の辺ＳＤ４（第４の辺）の右側（第２の方向側）にマク
ロセルＭＣ２の領域が存在するが、図３（Ｄ）では存在
しない。即ち、マクロセルＭＣ２の辺ＳＤ４’（第４の
辺）の位置に、マクロセルＭＣ１の辺ＳＤ４（第４の
辺）が位置している。図３（Ｄ）の配置は、マクロセル
ＭＣ１の回路規模が小さい場合や端子数が少ない場合
に、有効である。
うにマクロセルＭＣ１、ＭＣ２を配置してもよい。即
ち、図３（Ａ）、（Ｂ）、（Ｃ）ではマクロセルＭＣ１
の辺ＳＤ４（第４の辺）の右側（第２の方向側）にマク
ロセルＭＣ２の領域が存在するが、図３（Ｄ）では存在
しない。即ち、マクロセルＭＣ２の辺ＳＤ４’（第４の
辺）の位置に、マクロセルＭＣ１の辺ＳＤ４（第４の
辺）が位置している。図３（Ｄ）の配置は、マクロセル
ＭＣ１の回路規模が小さい場合や端子数が少ない場合
に、有効である。
【００８４】３．データ端子、電源端子、クロック端子
の配置 本実施形態では図４に示すように、マクロセルＭＣ１の
辺ＳＤ１（第１の辺）に沿ったＩ／Ｏ領域ＩＯＲ１（第
１のＩ／Ｏ領域）に、データ端子ＤＰ、ＤＭ（パッド）
を配置し、辺ＳＤ２（第２の辺）に沿ったＩ／Ｏ領域Ｉ
ＯＲ２に、電源端子ＶＤＤ、ＶＳＳやクロック端子Ｘ
Ｉ、ＸＯを配置している。
の配置 本実施形態では図４に示すように、マクロセルＭＣ１の
辺ＳＤ１（第１の辺）に沿ったＩ／Ｏ領域ＩＯＲ１（第
１のＩ／Ｏ領域）に、データ端子ＤＰ、ＤＭ（パッド）
を配置し、辺ＳＤ２（第２の辺）に沿ったＩ／Ｏ領域Ｉ
ＯＲ２に、電源端子ＶＤＤ、ＶＳＳやクロック端子Ｘ
Ｉ、ＸＯを配置している。
【００８５】ここで、ＤＰ、ＤＭはＵＳＢのバスに接続
されるデータ端子である。ＵＳＢでは、これらの差動の
データ端子ＤＰ、ＤＭを用いてデータの送受信が行われ
る。
されるデータ端子である。ＵＳＢでは、これらの差動の
データ端子ＤＰ、ＤＭを用いてデータの送受信が行われ
る。
【００８６】また、ＶＤＤ、ＶＳＳ（ＰＶＤＤ、ＰＶＳ
Ｓ、ＸＶＤＤ、ＸＶＳＳ）は、ＤＰ、ＤＭを介したデー
タ転送のためのクロックを生成する回路（例えば図２の
クロック生成回路１４又はサンプリングクロック生成回
路２２等）の電源端子であり、ＸＩ、ＸＯはクロック端
子である。例えば、図２のクロック生成回路１４やサン
プリングクロック生成回路２２は、これらの電源端子Ｖ
ＤＤ、ＶＳＳから供給される電源により動作する。ま
た、ＸＩ、ＸＯは、各々、図２の発振回路ＯＳＣの入力
端子、出力端子である。なお、外部クロックをＸＩを介
して入力するようにしてもよい。
Ｓ、ＸＶＤＤ、ＸＶＳＳ）は、ＤＰ、ＤＭを介したデー
タ転送のためのクロックを生成する回路（例えば図２の
クロック生成回路１４又はサンプリングクロック生成回
路２２等）の電源端子であり、ＸＩ、ＸＯはクロック端
子である。例えば、図２のクロック生成回路１４やサン
プリングクロック生成回路２２は、これらの電源端子Ｖ
ＤＤ、ＶＳＳから供給される電源により動作する。ま
た、ＸＩ、ＸＯは、各々、図２の発振回路ＯＳＣの入力
端子、出力端子である。なお、外部クロックをＸＩを介
して入力するようにしてもよい。
【００８７】このように、ＤＰ、ＤＭを辺ＳＤ１に沿っ
たＩＯＲ１に配置し、ＶＤＤ、ＶＳＳ、ＸＩ、ＸＯを辺
ＳＤ２に沿ったＩＯＲ２に配置すれば、方向ＤＲ１（辺
ＳＤ１から対向する辺ＳＤ３へと向かう第１の方向）に
沿って流れるデータを、方向ＤＲ２（辺ＳＤ２から対向
する辺ＳＤ４へと向かう第２の方向）に沿って入力され
るクロックを利用してサンプリングすることが可能とな
る。そして、サンプリングされたデータを、辺ＳＤ３に
沿った領域であるインターフェース領域ＩＦＲを介して
マクロセルＭＣ２に出力できる。これにより、無駄の無
い合理的なデータ転送を実現できる。
たＩＯＲ１に配置し、ＶＤＤ、ＶＳＳ、ＸＩ、ＸＯを辺
ＳＤ２に沿ったＩＯＲ２に配置すれば、方向ＤＲ１（辺
ＳＤ１から対向する辺ＳＤ３へと向かう第１の方向）に
沿って流れるデータを、方向ＤＲ２（辺ＳＤ２から対向
する辺ＳＤ４へと向かう第２の方向）に沿って入力され
るクロックを利用してサンプリングすることが可能とな
る。そして、サンプリングされたデータを、辺ＳＤ３に
沿った領域であるインターフェース領域ＩＦＲを介して
マクロセルＭＣ２に出力できる。これにより、無駄の無
い合理的なデータ転送を実現できる。
【００８８】特に、ＵＳＢ２．０のＨＳモードでのサン
プリングクロックの周波数は４８０ＭＨｚであり、非常
に高速である。従って、クロックスキュー等を引き起こ
さないためには、ＤＰ、ＤＭを介して受信されたデータ
をなるべく早い段階でサンプリングすることが望まし
い。
プリングクロックの周波数は４８０ＭＨｚであり、非常
に高速である。従って、クロックスキュー等を引き起こ
さないためには、ＤＰ、ＤＭを介して受信されたデータ
をなるべく早い段階でサンプリングすることが望まし
い。
【００８９】本実施形態では図４に示すように、集積回
路装置ＩＣＤのコーナにマクロセルＭＣ１を配置し、辺
ＳＤ１に沿ったＩＯＲ１にＤＰ、ＤＭを配置し、辺ＳＤ
２に沿ったＩＯＲ２にサンプリングクロック生成のため
のＶＤＤ、ＶＳＳ、ＸＩ、ＸＯを配置している。従っ
て、データがサンプリングされる場所までの距離である
図４のＬ１、Ｌ２を短くすることが可能になり、ＤＰ、
ＤＭを介して入力されたデータを早い段階でサンプリン
グできるようになる。これにより、ＵＳＢ２．０のＨＳ
モードのように周波数の速い転送モードにおいても、受
信エラーの発生を効果的に防止できる。
路装置ＩＣＤのコーナにマクロセルＭＣ１を配置し、辺
ＳＤ１に沿ったＩＯＲ１にＤＰ、ＤＭを配置し、辺ＳＤ
２に沿ったＩＯＲ２にサンプリングクロック生成のため
のＶＤＤ、ＶＳＳ、ＸＩ、ＸＯを配置している。従っ
て、データがサンプリングされる場所までの距離である
図４のＬ１、Ｌ２を短くすることが可能になり、ＤＰ、
ＤＭを介して入力されたデータを早い段階でサンプリン
グできるようになる。これにより、ＵＳＢ２．０のＨＳ
モードのように周波数の速い転送モードにおいても、受
信エラーの発生を効果的に防止できる。
【００９０】なお、インターフェース領域ＩＦＲは、辺
ＳＤ４に沿った方向に配置してもよいが、データの流れ
る方向がＤＲ１であることを考慮すると、辺ＳＤ３に沿
った方向にＩＦＲを配置することが望ましい。
ＳＤ４に沿った方向に配置してもよいが、データの流れ
る方向がＤＲ１であることを考慮すると、辺ＳＤ３に沿
った方向にＩＦＲを配置することが望ましい。
【００９１】４．クロック生成回路等の配置
本実施形態では図５に示すように、Ｉ／Ｏ領域ＩＯＲ１
のＤＲ１側（辺ＳＤ１からＳＤ３へと向かう第１の方向
側）に、受信回路１００（図２のＨＳ差動レシーバ５
６）を配置している。
のＤＲ１側（辺ＳＤ１からＳＤ３へと向かう第１の方向
側）に、受信回路１００（図２のＨＳ差動レシーバ５
６）を配置している。
【００９２】また、Ｉ／Ｏ領域ＩＯＲ２のＤＲ２側（辺
ＳＤ２から対向する辺ＳＤ４に向かう第２の方向側）
に、図２のクロック生成回路１４を配置している。
ＳＤ２から対向する辺ＳＤ４に向かう第２の方向側）
に、図２のクロック生成回路１４を配置している。
【００９３】そして、受信回路１００のＤＲ１側（上
側）であり、クロック生成回路１４のＤＲ２側（右側）
に、サンプリングクロック生成回路２２を配置してい
る。
側）であり、クロック生成回路１４のＤＲ２側（右側）
に、サンプリングクロック生成回路２２を配置してい
る。
【００９４】図５に示すような配置にすれば、受信回路
１００とサンプリングクロック生成回路２２の間の距離
を短くできる。従って、受信回路１００とサンプリング
クロック生成回路２２を結ぶ配線の長さを短くでき、Ｄ
Ｐ、ＤＭを介して受信回路１００により受信されるデー
タの配線に不要な容量が寄生するのを防止できる。この
結果、データの立ち上がり・立ち下がり波形になまりが
生るのを防止できると共に、受信回路１００からのデー
タを少ない信号遅延でサンプリングクロック生成回路２
２に伝えることが可能になる。
１００とサンプリングクロック生成回路２２の間の距離
を短くできる。従って、受信回路１００とサンプリング
クロック生成回路２２を結ぶ配線の長さを短くでき、Ｄ
Ｐ、ＤＭを介して受信回路１００により受信されるデー
タの配線に不要な容量が寄生するのを防止できる。この
結果、データの立ち上がり・立ち下がり波形になまりが
生るのを防止できると共に、受信回路１００からのデー
タを少ない信号遅延でサンプリングクロック生成回路２
２に伝えることが可能になる。
【００９５】また図５に示すような配置にすれば、クロ
ック生成回路１４とサンプリングクロック生成回路２２
の間の距離も短くできる。従って、クロック生成回路１
４とサンプリングクロック生成回路２２を結ぶ配線の長
さを短くでき、クロック生成回路１４で生成された高周
波数（４８０ＭＨｚ）のクロック（周波数が同一で位相
が異なる多相の第１〜第Ｎのクロック）の配線に不要な
容量が寄生するのを防止できる。この結果、クロック信
号の立ち上がり・立ち下がり波形になまりが生じたり、
多相のクロック間に信号遅延差が生じたりするなどの事
態を防止できる。
ック生成回路１４とサンプリングクロック生成回路２２
の間の距離も短くできる。従って、クロック生成回路１
４とサンプリングクロック生成回路２２を結ぶ配線の長
さを短くでき、クロック生成回路１４で生成された高周
波数（４８０ＭＨｚ）のクロック（周波数が同一で位相
が異なる多相の第１〜第Ｎのクロック）の配線に不要な
容量が寄生するのを防止できる。この結果、クロック信
号の立ち上がり・立ち下がり波形になまりが生じたり、
多相のクロック間に信号遅延差が生じたりするなどの事
態を防止できる。
【００９６】そして、このように受信回路１００とサン
プリングクロック生成回路２２の間の距離やクロック生
成回路１４とサンプリングクロック生成回路２２の間の
距離を短くすることで、ＵＳＢ２．０のＨＳモードで要
求されるような高周波数のサンプリングクロックを生成
する回路を、最新の半導体プロセスを用いなくても、実
現することが可能になる。
プリングクロック生成回路２２の間の距離やクロック生
成回路１４とサンプリングクロック生成回路２２の間の
距離を短くすることで、ＵＳＢ２．０のＨＳモードで要
求されるような高周波数のサンプリングクロックを生成
する回路を、最新の半導体プロセスを用いなくても、実
現することが可能になる。
【００９７】図６に、本実施形態のサンプリングクロッ
ク生成回路２２（ＨＳＤＬＬ回）の構成例を示す。
ク生成回路２２（ＨＳＤＬＬ回）の構成例を示す。
【００９８】クロック生成回路１４が含むＰＬＬ４８０
Ｍは、周波数が同一で位相が互いに異なるクロックＣＬ
Ｋ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４（広義
には第１〜第Ｎのクロック）を出力する。より具体的に
は、ＰＬＬ４８０ＭのＶＣＯ（発振周波数が可変に制御
される発振手段）が含む５個の差動出力コンパレータ
（広義には奇数段の第１〜第Ｎの反転回路）の出力が、
クロックＣＬＫ０〜４として用いられることになる。
Ｍは、周波数が同一で位相が互いに異なるクロックＣＬ
Ｋ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４（広義
には第１〜第Ｎのクロック）を出力する。より具体的に
は、ＰＬＬ４８０ＭのＶＣＯ（発振周波数が可変に制御
される発振手段）が含む５個の差動出力コンパレータ
（広義には奇数段の第１〜第Ｎの反転回路）の出力が、
クロックＣＬＫ０〜４として用いられることになる。
【００９９】サンプリングクロック生成回路２２はエッ
ジ検出回路７０、クロック選択回路７２を含む。そし
て、このエッジ検出回路７０は、受信回路１００（図２
のＨＳ差動レシーバ５６）から入力されるデータのエッ
ジを検出し、そのエッジ検出情報をクロック選択回路７
２に出力する。
ジ検出回路７０、クロック選択回路７２を含む。そし
て、このエッジ検出回路７０は、受信回路１００（図２
のＨＳ差動レシーバ５６）から入力されるデータのエッ
ジを検出し、そのエッジ検出情報をクロック選択回路７
２に出力する。
【０１００】より具体的には、ＰＬＬ４８０ＭからのＣ
ＬＫ０〜４のエッジ（立ち上がり又は立ち下がりエッ
ジ）の中のいずれのエッジ間にデータＨＳ＿ＤａｔａＩ
ｎのエッジがあるかを検出し、そのエッジ検出情報をク
ロック選択回路７２に出力する。
ＬＫ０〜４のエッジ（立ち上がり又は立ち下がりエッ
ジ）の中のいずれのエッジ間にデータＨＳ＿ＤａｔａＩ
ｎのエッジがあるかを検出し、そのエッジ検出情報をク
ロック選択回路７２に出力する。
【０１０１】すると、クロック選択回路７２は、このエ
ッジ検出情報に基づいて、クロックＣＬＫ０〜４の中か
らいずれかのクロックを選択し、選択したクロックをサ
ンプリングクロックＳＣＬＫとして後段のエラスティシ
ティバッファ２４に出力する。
ッジ検出情報に基づいて、クロックＣＬＫ０〜４の中か
らいずれかのクロックを選択し、選択したクロックをサ
ンプリングクロックＳＣＬＫとして後段のエラスティシ
ティバッファ２４に出力する。
【０１０２】図７（Ａ）、（Ｂ）にサンプリングクロッ
ク生成回路２２の動作を説明するためのタイミング波形
図を示す。
ク生成回路２２の動作を説明するためのタイミング波形
図を示す。
【０１０３】図７（Ａ）、（Ｂ）に示すように、ＣＬＫ
０〜４は周波数が同一の４８０ＭＨｚとなるクロックで
ある。また、クロックの周期をＴとした場合に、各クロ
ック間の位相がＴ／５（広義にはＴ／Ｎ）だけシフトし
ている。
０〜４は周波数が同一の４８０ＭＨｚとなるクロックで
ある。また、クロックの周期をＴとした場合に、各クロ
ック間の位相がＴ／５（広義にはＴ／Ｎ）だけシフトし
ている。
【０１０４】そして図７（Ａ）では、サンプリング対象
となるＨＳ＿ＤａｔａＩｎ（受信データ）のエッジＥＤ
が、クロックＣＬＫ０とＣＬＫ１の間にあることが図６
のエッジ検出回路７０により検出される。すると、ＨＳ
＿ＤａｔａＩｎのエッジＥＤから例えば３個（広義には
設定数Ｍ個）だけずれたエッジＥＣ３を有するクロック
ＣＬＫ３が図６のクロック選択回路７２により選択さ
れ、この選択されたＣＬＫ３が、ＨＳ＿ＤａｔａＩｎの
サンプリングクロックＳＣＬＫとして後段の回路（エラ
スティシティバッファ２４）に出力される。
となるＨＳ＿ＤａｔａＩｎ（受信データ）のエッジＥＤ
が、クロックＣＬＫ０とＣＬＫ１の間にあることが図６
のエッジ検出回路７０により検出される。すると、ＨＳ
＿ＤａｔａＩｎのエッジＥＤから例えば３個（広義には
設定数Ｍ個）だけずれたエッジＥＣ３を有するクロック
ＣＬＫ３が図６のクロック選択回路７２により選択さ
れ、この選択されたＣＬＫ３が、ＨＳ＿ＤａｔａＩｎの
サンプリングクロックＳＣＬＫとして後段の回路（エラ
スティシティバッファ２４）に出力される。
【０１０５】一方、図７（Ｂ）では、ＨＳ＿ＤａｔａＩ
ｎのエッジＥＤが、ＣＬＫ２とＣＬＫ３の間にあること
がエッジ検出回路７０により検出される。すると、ＨＳ
＿ＤａｔａＩｎのエッジＥＤから例えば３個（広義には
設定数Ｍ個）だけずれたエッジＥＣ０を有するクロック
ＣＬＫ０がクロック選択回路７２により選択され、この
選択されたＣＬＫ０が、ＨＳ＿ＤａｔａＩｎのサンプリ
ングクロックＳＣＬＫとして後段の回路（エラスティシ
ティバッファ２４）に出力される。
ｎのエッジＥＤが、ＣＬＫ２とＣＬＫ３の間にあること
がエッジ検出回路７０により検出される。すると、ＨＳ
＿ＤａｔａＩｎのエッジＥＤから例えば３個（広義には
設定数Ｍ個）だけずれたエッジＥＣ０を有するクロック
ＣＬＫ０がクロック選択回路７２により選択され、この
選択されたＣＬＫ０が、ＨＳ＿ＤａｔａＩｎのサンプリ
ングクロックＳＣＬＫとして後段の回路（エラスティシ
ティバッファ２４）に出力される。
【０１０６】このように本実施形態のサンプリングクロ
ック生成回路２２によれば、ＨＳ＿ＤａｔａＩｎのエッ
ジＥＤを検出し、得られたエッジ検出情報に基づいてＣ
ＬＫ０〜ＣＬＫ４からクロックを選択するという簡素な
構成で、ＨＳ＿ＤａｔａＩｎのサンプリングクロックＳ
ＣＬＫを生成できる。従って、ＵＳＢ２．０のＨＳモー
ドのように、ＨＳ＿ＤａｔａＩｎが外部装置の４８０Ｍ
Ｈｚに同期する高速な転送データである場合にも、この
ＨＳ＿ＤａｔａＩｎを適正にサンプリングできるクロッ
クＳＣＬＫを生成できる。
ック生成回路２２によれば、ＨＳ＿ＤａｔａＩｎのエッ
ジＥＤを検出し、得られたエッジ検出情報に基づいてＣ
ＬＫ０〜ＣＬＫ４からクロックを選択するという簡素な
構成で、ＨＳ＿ＤａｔａＩｎのサンプリングクロックＳ
ＣＬＫを生成できる。従って、ＵＳＢ２．０のＨＳモー
ドのように、ＨＳ＿ＤａｔａＩｎが外部装置の４８０Ｍ
Ｈｚに同期する高速な転送データである場合にも、この
ＨＳ＿ＤａｔａＩｎを適正にサンプリングできるクロッ
クＳＣＬＫを生成できる。
【０１０７】また本実施形態によれば、図７（Ａ）、
（Ｂ）に示すように、生成されたサンプリングクロック
ＳＣＬＫのエッジＥＳをＨＳ＿ＤａｔａＩｎのエッジ間
の真ん中付近に位置させることができる。従って、後段
の回路（エラスティシティバッファ２４）は、データの
保持のためのセットアップタイムやホールドタイムを十
分に確保できるようになり、データ受信の信頼性を格段
に高めることができる。
（Ｂ）に示すように、生成されたサンプリングクロック
ＳＣＬＫのエッジＥＳをＨＳ＿ＤａｔａＩｎのエッジ間
の真ん中付近に位置させることができる。従って、後段
の回路（エラスティシティバッファ２４）は、データの
保持のためのセットアップタイムやホールドタイムを十
分に確保できるようになり、データ受信の信頼性を格段
に高めることができる。
【０１０８】また本実施形態によれば、ＨＳ＿Ｄａｔａ
Ｉｎのエッジ検出やＳＣＬＫの生成のために使用する５
相（多相）のクロックＣＬＫ０〜４として、ＰＬＬ４８
０ＭのＶＣＯが含む差動出力コンパレータ（反転回路）
の出力を有効利用している。従って、ＣＬＫ０〜４を生
成するために別の新たな回路を設ける必要が無いため、
回路の小規模化を図れる。
Ｉｎのエッジ検出やＳＣＬＫの生成のために使用する５
相（多相）のクロックＣＬＫ０〜４として、ＰＬＬ４８
０ＭのＶＣＯが含む差動出力コンパレータ（反転回路）
の出力を有効利用している。従って、ＣＬＫ０〜４を生
成するために別の新たな回路を設ける必要が無いため、
回路の小規模化を図れる。
【０１０９】図８に、クロック生成回路１４が含むＰＬ
Ｌ４８０Ｍの詳細な構成例を示す。
Ｌ４８０Ｍの詳細な構成例を示す。
【０１１０】このＰＬＬ４８０Ｍは、位相比較器８０、
チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ
（Voltage Controlled Oscillator）８６、分周器８８
などを含む。
チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ
（Voltage Controlled Oscillator）８６、分周器８８
などを含む。
【０１１１】ここで位相比較器８０は、ベースクロック
ＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８から
のクロックＤＣＬＫ４の位相を比較し、位相誤差信号Ｐ
ＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤ
Ｗは位相遅れ信号）。
ＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８から
のクロックＤＣＬＫ４の位相を比較し、位相誤差信号Ｐ
ＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤ
Ｗは位相遅れ信号）。
【０１１２】チャージポンプ回路８２は、位相比較器８
０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作
を行う。より具体的には、ＰＵＰがアクティブになる
と、フィルタ回路８４が含むコンデンサを充電する動作
を行い、ＰＤＷがアクティブになると、コンデンサを放
電する動作を行う。そして、フィルタ回路８４により平
滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。
０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作
を行う。より具体的には、ＰＵＰがアクティブになる
と、フィルタ回路８４が含むコンデンサを充電する動作
を行い、ＰＤＷがアクティブになると、コンデンサを放
電する動作を行う。そして、フィルタ回路８４により平
滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。
【０１１３】ＶＣＯ８６は、制御電圧ＶＣに応じてその
発振周波数が可変に制御される発振動作を行い、４８０
ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、
制御電圧ＶＣが高くなると発振周波数も高くなり、制御
電圧ＶＣが低くなると発振周波数も低くなる。
発振周波数が可変に制御される発振動作を行い、４８０
ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、
制御電圧ＶＣが高くなると発振周波数も高くなり、制御
電圧ＶＣが低くなると発振周波数も低くなる。
【０１１４】ＶＣＯ８６により生成されたクロックＱＣ
ＬＫ０、１、２、３、４は、バッファＢＦ００〜０４、
ＢＦ１０〜１４を介して、各々、ＣＬＫ０、３、１、
４、２として外部に出力される。なお、ＢＦ２０〜２３
はＢＦ２４との負荷合わせのためのダミーのバッファで
ある。
ＬＫ０、１、２、３、４は、バッファＢＦ００〜０４、
ＢＦ１０〜１４を介して、各々、ＣＬＫ０、３、１、
４、２として外部に出力される。なお、ＢＦ２０〜２３
はＢＦ２４との負荷合わせのためのダミーのバッファで
ある。
【０１１５】分周器８８は、バッファＢＦ０４、ＢＦ２
４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ
４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４
を位相比較器８０に出力する。
４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ
４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４
を位相比較器８０に出力する。
【０１１６】図８の構成のＰＬＬ４８０Ｍによれば、ベ
ースクロックＲＣＬＫ（発振回路ＯＳＣにより生成され
たクロック）に位相同期した高周波数の４８０ＭＨｚの
クロックＣＬＫ０〜４を生成できるようになる。
ースクロックＲＣＬＫ（発振回路ＯＳＣにより生成され
たクロック）に位相同期した高周波数の４８０ＭＨｚの
クロックＣＬＫ０〜４を生成できるようになる。
【０１１７】以上のように図６のサンプリングクロック
生成回路２２では、受信回路１００（差動レシーバ５
６）からのＨＳ＿ＤａｔａＩｎのエッジ情報とクロック
生成回路１４（ＰＬＬ４８０Ｍ）からの多相の４８０Ｍ
ＨｚのクロックＣＬＫ０〜４に基づいて、サンプリング
クロックＳＣＬＫを生成している。従って、ＨＳ＿Ｄａ
ｔａＩｎやクロックＣＬＫ０〜４の配線に不要な容量が
寄生してしまうと、適正なサンプリングクロックを生成
できなくなるおそれがある。
生成回路２２では、受信回路１００（差動レシーバ５
６）からのＨＳ＿ＤａｔａＩｎのエッジ情報とクロック
生成回路１４（ＰＬＬ４８０Ｍ）からの多相の４８０Ｍ
ＨｚのクロックＣＬＫ０〜４に基づいて、サンプリング
クロックＳＣＬＫを生成している。従って、ＨＳ＿Ｄａ
ｔａＩｎやクロックＣＬＫ０〜４の配線に不要な容量が
寄生してしまうと、適正なサンプリングクロックを生成
できなくなるおそれがある。
【０１１８】本実施形態によれば、マクロセルＭＣ１を
集積回路装置ＩＣＤのコーナに配置し、受信回路１０
０、クロック生成回路１４、サンプリングクロック生成
回路２２を図５に示すように配置している。従って、受
信回路１００とサンプリングクロック生成回路２２の間
の配線長やクロック生成回路１４とサンプリングクロッ
ク生成回路２２の間の配線長を極力短くすることが可能
となる。この結果、図６のような構成のサンプリングク
ロック生成回路２２を採用した場合にも、適正なサンプ
リングクロックを生成できるようになる。
集積回路装置ＩＣＤのコーナに配置し、受信回路１０
０、クロック生成回路１４、サンプリングクロック生成
回路２２を図５に示すように配置している。従って、受
信回路１００とサンプリングクロック生成回路２２の間
の配線長やクロック生成回路１４とサンプリングクロッ
ク生成回路２２の間の配線長を極力短くすることが可能
となる。この結果、図６のような構成のサンプリングク
ロック生成回路２２を採用した場合にも、適正なサンプ
リングクロックを生成できるようになる。
【０１１９】５．キャパシタ領域の配置
本実施形態では図９に示すように、クロック生成回路１
４に電源を供給する電源端子ＰＶＤＤ、ＰＶＳＳ（第１
の電源端子）と、サンプリングクロック生成回路２２や
他の論理回路１１２（図２のエラスティシティバッファ
２４、ＦＳ回路３０、データハンドラ回路１０）に電源
を供給する電源端子ＸＶＤＤ、ＸＶＳＳ（第２の電源端
子）を、辺ＳＤ２に沿ったＩ／Ｏ領域ＩＯＲ２に配置し
ている。
４に電源を供給する電源端子ＰＶＤＤ、ＰＶＳＳ（第１
の電源端子）と、サンプリングクロック生成回路２２や
他の論理回路１１２（図２のエラスティシティバッファ
２４、ＦＳ回路３０、データハンドラ回路１０）に電源
を供給する電源端子ＸＶＤＤ、ＸＶＳＳ（第２の電源端
子）を、辺ＳＤ２に沿ったＩ／Ｏ領域ＩＯＲ２に配置し
ている。
【０１２０】そして本実施形態では、クロック生成回路
１４を、方向ＤＲ２（第２の方向）において電源端子Ｐ
ＶＤＤ、ＰＶＳＳに隣接して配置している。
１４を、方向ＤＲ２（第２の方向）において電源端子Ｐ
ＶＤＤ、ＰＶＳＳに隣接して配置している。
【０１２１】一方、電源端子ＸＶＤＤ、ＸＶＳＳの電源
電圧の変動を安定化させるためのキャパシタ素子領域１
１０を、方向ＤＲ２において電源端子ＸＶＤＤ、ＸＶＳ
Ｓに隣接して配置している。ここでキャパシタ素子ＣＰ
は、図１０に示すように、一端（正極側）がＸＶＤＤに
接続され、他端（負極側）がＸＶＳＳに接続される素子
であり、基板電位を安定化させるガードリング（環状電
源）などを利用して構成される。
電圧の変動を安定化させるためのキャパシタ素子領域１
１０を、方向ＤＲ２において電源端子ＸＶＤＤ、ＸＶＳ
Ｓに隣接して配置している。ここでキャパシタ素子ＣＰ
は、図１０に示すように、一端（正極側）がＸＶＤＤに
接続され、他端（負極側）がＸＶＳＳに接続される素子
であり、基板電位を安定化させるガードリング（環状電
源）などを利用して構成される。
【０１２２】図９に示すように電源端子ＰＶＤＤ、ＰＶ
ＳＳに隣接してクロック生成回路１４を配置すれば、Ｐ
ＶＤＤ、ＰＶＳＳとクロック生成回路１４の間の電源配
線の長さを短くできる。従って、クロック生成回路１４
で流れる電流による電圧ドロップを最小限に抑えること
ができ、クロック生成回路１４の安定動作を保証でき
る。
ＳＳに隣接してクロック生成回路１４を配置すれば、Ｐ
ＶＤＤ、ＰＶＳＳとクロック生成回路１４の間の電源配
線の長さを短くできる。従って、クロック生成回路１４
で流れる電流による電圧ドロップを最小限に抑えること
ができ、クロック生成回路１４の安定動作を保証でき
る。
【０１２３】特に、クロック生成回路１４が含むＰＬＬ
４８０Ｍ（図８参照）は、高周波数（４８０ＭＨｚ）の
クロックを生成する必要があるため、消費電流が非常に
多い。そして、この消費電流により、電源に大きな電圧
ドロップが生じると、ＰＬＬ４８０Ｍが含む反転回路の
ゲインが低下してしまい、４８０ＭＨｚの発振動作を保
証できなくなる事態が生じる。
４８０Ｍ（図８参照）は、高周波数（４８０ＭＨｚ）の
クロックを生成する必要があるため、消費電流が非常に
多い。そして、この消費電流により、電源に大きな電圧
ドロップが生じると、ＰＬＬ４８０Ｍが含む反転回路の
ゲインが低下してしまい、４８０ＭＨｚの発振動作を保
証できなくなる事態が生じる。
【０１２４】本実施形態のように 電源端子ＰＶＤＤ、
ＰＶＳＳに隣接してクロック生成回路１４を配置すれ
ば、このような事態が生じるのを効果的に防止できる。
ＰＶＳＳに隣接してクロック生成回路１４を配置すれ
ば、このような事態が生じるのを効果的に防止できる。
【０１２５】また、図９に示すように電源端子ＸＶＤ
Ｄ、ＸＶＳＳに隣接してキャパシタ素子領域１１０を配
置すれば、ＸＶＤＤ、ＸＶＳＳの電源電圧変動を、ＸＶ
ＤＤ、ＸＶＳＳに近い場所で効果的に安定化できる。
Ｄ、ＸＶＳＳに隣接してキャパシタ素子領域１１０を配
置すれば、ＸＶＤＤ、ＸＶＳＳの電源電圧変動を、ＸＶ
ＤＤ、ＸＶＳＳに近い場所で効果的に安定化できる。
【０１２６】特に、サンプリングクロック生成回路２２
や論理回路１１２が含むエラスティシティバッファは、
高周波数（４８０ＭＨｚ）で動作する。従って、ＭＯＳ
トランジスタのゲート容量の充放電に起因する電源電圧
変動により、これらのサンプリングクロック生成回路２
２やエラスティシティバッファが誤動作する事態が生じ
るおそれがある。
や論理回路１１２が含むエラスティシティバッファは、
高周波数（４８０ＭＨｚ）で動作する。従って、ＭＯＳ
トランジスタのゲート容量の充放電に起因する電源電圧
変動により、これらのサンプリングクロック生成回路２
２やエラスティシティバッファが誤動作する事態が生じ
るおそれがある。
【０１２７】本実施形態のように 電源端子ＸＶＤＤ、
ＸＶＳＳの直ぐ近くにキャパシタ素子領域１１０を配置
すれば、このような事態が生じるのを効果的に防止でき
る。また、クロック生成回路１４のＤＲ１側（上側）の
デッドスペース（空き領域）を有効利用できるという効
果もある。
ＸＶＳＳの直ぐ近くにキャパシタ素子領域１１０を配置
すれば、このような事態が生じるのを効果的に防止でき
る。また、クロック生成回路１４のＤＲ１側（上側）の
デッドスペース（空き領域）を有効利用できるという効
果もある。
【０１２８】なお図９において、アナログ回路１１４
は、基準電圧や基準電流を生成するための回路である。
また、例えば、クロック生成回路１４の発振回路ＯＳＣ
を、アナログ回路１１４が配置されている領域付近に配
置してもよい。
は、基準電圧や基準電流を生成するための回路である。
また、例えば、クロック生成回路１４の発振回路ＯＳＣ
を、アナログ回路１１４が配置されている領域付近に配
置してもよい。
【０１２９】６．受信回路と検出回路の配置関係
本実施形態では図９に示すように、アナログフロントエ
ンド回路４０が、バス上の信号が有効なデータなのかノ
イズなのかを区別するための検出回路１０２（図２の高
速用スケルチ回路５４。エンベロープディテクタ）を含
む。
ンド回路４０が、バス上の信号が有効なデータなのかノ
イズなのかを区別するための検出回路１０２（図２の高
速用スケルチ回路５４。エンベロープディテクタ）を含
む。
【０１３０】この検出回路１０２は、バスの信号のピー
ク値を保持し、信号の包絡線を検波することで、バスの
信号の振幅を検出する。そして例えば、その振幅が１０
０ｍＶ以下であれば信号はノイズであると判断し、１５
０ｍＶ以上であれば有効なデータであると判断する。そ
して、有効なデータであると判断した場合には、検出回
路１０２は図１１（Ａ）の検出信号ＨＳ＿ＳＱをＨレベ
ル（アクティブ）にする。これにより、ＡＮＤ回路１０
３が導通状態になり、受信回路１００からの受信データ
がサンプリングクロック生成回路２２に伝わるようにな
る。
ク値を保持し、信号の包絡線を検波することで、バスの
信号の振幅を検出する。そして例えば、その振幅が１０
０ｍＶ以下であれば信号はノイズであると判断し、１５
０ｍＶ以上であれば有効なデータであると判断する。そ
して、有効なデータであると判断した場合には、検出回
路１０２は図１１（Ａ）の検出信号ＨＳ＿ＳＱをＨレベ
ル（アクティブ）にする。これにより、ＡＮＤ回路１０
３が導通状態になり、受信回路１００からの受信データ
がサンプリングクロック生成回路２２に伝わるようにな
る。
【０１３１】さて、ＵＳＢ２．０においては、この検出
回路１０２の信号検出動作を非常に高速に行わなければ
ならないことが判明した。
回路１０２の信号検出動作を非常に高速に行わなければ
ならないことが判明した。
【０１３２】即ち、ＵＳＢ２．０では、ハブ装置を通過
するたびに、図１１（Ｂ）のＳＹＮＣのビットが削られ
て行く。このため、末端のデバイスがデータを受信した
時には、ＳＹＮＣのビット数が非常に少なくなっている
可能性がある。従って、検出回路１０２の信号検出動作
が遅いと、ＨＳ＿ＳＱがＨレベルになるタイミングが遅
れてしまい、受信データが喪失してしまうおそれがあ
る。
するたびに、図１１（Ｂ）のＳＹＮＣのビットが削られ
て行く。このため、末端のデバイスがデータを受信した
時には、ＳＹＮＣのビット数が非常に少なくなっている
可能性がある。従って、検出回路１０２の信号検出動作
が遅いと、ＨＳ＿ＳＱがＨレベルになるタイミングが遅
れてしまい、受信データが喪失してしまうおそれがあ
る。
【０１３３】そこで本実施形態では図９に示すように、
マクロセルＭＣ１の辺ＳＤ２からＳＤ４に向かう方向Ｄ
Ｒ２において、受信回路１００と検出回路１０２（スケ
ルチ回路）を隣接して配置している。
マクロセルＭＣ１の辺ＳＤ２からＳＤ４に向かう方向Ｄ
Ｒ２において、受信回路１００と検出回路１０２（スケ
ルチ回路）を隣接して配置している。
【０１３４】このようにすれば、図１１（Ａ）の経路Ｐ
Ｔ１、ＰＴ２での配線の寄生容量、寄生抵抗を同等にす
ることが可能になる。従って、例えば、バスの信号がノ
イズであると検出された場合には、検出回路１０２の出
力ＨＳ＿ＳＱが即座にＬレベルになることで、誤ったデ
ータが経路ＰＴ１及びＡＮＤ回路１０３を介してサンプ
リングクロック生成回路２２に伝わるのを防止できる。
一方、バスの信号が有効なデータであると検出された場
合には、検出回路１０２の出力ＨＳ＿ＳＱがＨレベルに
なることで、受信回路１００で受信されたデータが経路
ＰＴ１及びＡＮＤ回路１０３を介してサンプリングクロ
ック生成回路２２に即座に伝わるようになる。このよう
に本実施形態では、経路ＰＴ１、ＰＴ２での配線の寄生
容量、寄生抵抗を同等にすることで、安定した回路動作
を実現することに成功している。
Ｔ１、ＰＴ２での配線の寄生容量、寄生抵抗を同等にす
ることが可能になる。従って、例えば、バスの信号がノ
イズであると検出された場合には、検出回路１０２の出
力ＨＳ＿ＳＱが即座にＬレベルになることで、誤ったデ
ータが経路ＰＴ１及びＡＮＤ回路１０３を介してサンプ
リングクロック生成回路２２に伝わるのを防止できる。
一方、バスの信号が有効なデータであると検出された場
合には、検出回路１０２の出力ＨＳ＿ＳＱがＨレベルに
なることで、受信回路１００で受信されたデータが経路
ＰＴ１及びＡＮＤ回路１０３を介してサンプリングクロ
ック生成回路２２に即座に伝わるようになる。このよう
に本実施形態では、経路ＰＴ１、ＰＴ２での配線の寄生
容量、寄生抵抗を同等にすることで、安定した回路動作
を実現することに成功している。
【０１３５】図１２に、検出回路１０２（スケルチ回
路）の構成例を示す。
路）の構成例を示す。
【０１３６】図１２の検出回路１０２は、差動アンプ回
路６０、第１及び第２のピークホールド回路６２、６
４、定電位設定回路６６、比較回路６８を含む。
路６０、第１及び第２のピークホールド回路６２、６
４、定電位設定回路６６、比較回路６８を含む。
【０１３７】差動アンプ回路６０は、ＤＰ、ＤＭからの
差動入力信号の差分の電圧を増幅し、差動出力信号Ｇ
Ｐ、ＧＭを生成する。
差動入力信号の差分の電圧を増幅し、差動出力信号Ｇ
Ｐ、ＧＭを生成する。
【０１３８】第１のピークホールド回路６２は、差動出
力信号の一方の出力信号ＧＰのピーク値を検出し、ノー
ドＰＫＨに保持する。
力信号の一方の出力信号ＧＰのピーク値を検出し、ノー
ドＰＫＨに保持する。
【０１３９】第２のピークホールド回路６４は、差動出
力信号の他方の出力信号ＧＭのピーク値を検出し、ノー
ドＰＫＨに保持する。
力信号の他方の出力信号ＧＭのピーク値を検出し、ノー
ドＰＫＨに保持する。
【０１４０】定電位設定回路６６は、ノードＰＫＨの電
位変化速度よりもゆっくり変化するような時定数で、ノ
ードＰＫＨの電位を、信号の未検出状態に対応した一定
電位に戻す。
位変化速度よりもゆっくり変化するような時定数で、ノ
ードＰＫＨの電位を、信号の未検出状態に対応した一定
電位に戻す。
【０１４１】比較回路６８は、基準電位ＲＰとノードＰ
ＫＨの電位を比較し、その結果をＨＳ＿ＳＱとして出力
する。
ＫＨの電位を比較し、その結果をＨＳ＿ＳＱとして出力
する。
【０１４２】このように図１２の検出回路１０２は、Ｄ
Ｐ、ＤＭに基づき得られた差動出力信号ＧＰ、ＧＭのピ
ーク値をノードＰＫＨに保持し、このＰＫＨの電位を、
信号未検出状態に関連付けられた一定電位に、ゆっくり
とした時定数で戻すようにした。そして、このノードＰ
ＫＨの電位を、基準レベルＲＰと比較するようにしたの
で、ＤＰ、ＤＭの差動入力信号が微小振幅かつ高速の場
合でも、受信データの有無を精度良く判別できるように
なる。
Ｐ、ＤＭに基づき得られた差動出力信号ＧＰ、ＧＭのピ
ーク値をノードＰＫＨに保持し、このＰＫＨの電位を、
信号未検出状態に関連付けられた一定電位に、ゆっくり
とした時定数で戻すようにした。そして、このノードＰ
ＫＨの電位を、基準レベルＲＰと比較するようにしたの
で、ＤＰ、ＤＭの差動入力信号が微小振幅かつ高速の場
合でも、受信データの有無を精度良く判別できるように
なる。
【０１４３】７．受信回路と送信回路の配置関係
本実施形態では図９に示すように、送信回路１０４（図
２のＨＳ電流ドライバ５０）を、受信回路１００（ＨＳ
差動レシーバ５６）のＤＲ２側（ＳＤ２からＳＤ４へと
向かう第２の方向側。右側）に配置している。
２のＨＳ電流ドライバ５０）を、受信回路１００（ＨＳ
差動レシーバ５６）のＤＲ２側（ＳＤ２からＳＤ４へと
向かう第２の方向側。右側）に配置している。
【０１４４】例えば本実施形態の比較例となるレイアウ
ト手法として、図１３（Ａ）に示すように、送信回路１
０４を、受信回路１００の方向ＸＤＲ２側（ＤＲ２の反
対側。左側）に配置する手法も考えることができる。
ト手法として、図１３（Ａ）に示すように、送信回路１
０４を、受信回路１００の方向ＸＤＲ２側（ＤＲ２の反
対側。左側）に配置する手法も考えることができる。
【０１４５】しかしながら、この手法では図１３（Ａ）
に示すように、クロック生成回路１４からのクロックの
配線領域と、送信回路１０４に送信データを供給する論
理回路１１２の領域とが重なってしまう。このため、レ
イアウト効率が悪くなるという問題がある。
に示すように、クロック生成回路１４からのクロックの
配線領域と、送信回路１０４に送信データを供給する論
理回路１１２の領域とが重なってしまう。このため、レ
イアウト効率が悪くなるという問題がある。
【０１４６】特に、図６、図７（Ａ）、（Ｂ）の手法で
サンプリングクロックを生成する場合には、クロック生
成回路１４からのクロック（多相クロック）の配線に寄
生する容量や抵抗は、なるべく小さくなることが望まし
い。しかしながら、図１３（Ａ）のレイアウト手法で
は、クロック生成回路１４とサンプリングクロック生成
回路２２との間の距離が離れてしまい、クロック生成回
路１４からのクロック配線に、無駄な寄生容量、寄生抵
抗が付加されてしまう。
サンプリングクロックを生成する場合には、クロック生
成回路１４からのクロック（多相クロック）の配線に寄
生する容量や抵抗は、なるべく小さくなることが望まし
い。しかしながら、図１３（Ａ）のレイアウト手法で
は、クロック生成回路１４とサンプリングクロック生成
回路２２との間の距離が離れてしまい、クロック生成回
路１４からのクロック配線に、無駄な寄生容量、寄生抵
抗が付加されてしまう。
【０１４７】更に図１３（Ａ）のレイアウト手法では、
送信回路１０４の下側に配置されるデータ端子ＤＰ、Ｄ
Ｍも、コーナ部分ＣＮに近い場所に配置されてしまう。
このため、データ端子ＤＰ、ＤＭのボンディングワイヤ
が斜めに配線されてしまい、ＤＰ、ＤＭのボンディング
ワイヤの長さに差が生じてしまう。この結果、ＤＰ、Ｄ
Ｍのボンディングワイヤに寄生するインダクタンスにも
差が生じてしまい、ＤＰ、ＤＭの負荷バランスが崩れ、
送信回路１０４の性能が低下するおそれがある。
送信回路１０４の下側に配置されるデータ端子ＤＰ、Ｄ
Ｍも、コーナ部分ＣＮに近い場所に配置されてしまう。
このため、データ端子ＤＰ、ＤＭのボンディングワイヤ
が斜めに配線されてしまい、ＤＰ、ＤＭのボンディング
ワイヤの長さに差が生じてしまう。この結果、ＤＰ、Ｄ
Ｍのボンディングワイヤに寄生するインダクタンスにも
差が生じてしまい、ＤＰ、ＤＭの負荷バランスが崩れ、
送信回路１０４の性能が低下するおそれがある。
【０１４８】これに対して図１３（Ｂ）に示すように、
送信回路１０４を受信回路１００のＤＲ２側（右側）に
配置すれば、受信回路１００を、コーナ部分ＣＮから近
い場所に配置できる。この結果、クロック生成回路１４
からのクロックの配線領域と論理回路１１２の領域とが
重なってしまう事態を防止でき、レイアウト効率を高め
ることができる。
送信回路１０４を受信回路１００のＤＲ２側（右側）に
配置すれば、受信回路１００を、コーナ部分ＣＮから近
い場所に配置できる。この結果、クロック生成回路１４
からのクロックの配線領域と論理回路１１２の領域とが
重なってしまう事態を防止でき、レイアウト効率を高め
ることができる。
【０１４９】また、図１３（Ｂ）のレイアウト手法によ
れば、クロック生成回路１４とサンプリングクロック生
成回路２２との間の距離を近づけることができ、クロッ
ク生成回路１４からのクロック配線に寄生する容量や抵
抗を最小限に抑えることができる。
れば、クロック生成回路１４とサンプリングクロック生
成回路２２との間の距離を近づけることができ、クロッ
ク生成回路１４からのクロック配線に寄生する容量や抵
抗を最小限に抑えることができる。
【０１５０】更に図１３（Ｂ）のレイアウト手法では、
データ端子ＤＰ、ＤＭを、コーナ部分ＣＮから遠い場所
に配置できる。これにより、データ端子ＤＰ、ＤＭのボ
ンディングワイヤを真っ直ぐに配線でき、ＤＰ、ＤＭの
ボンディングワイヤの長さの差を最小限に抑えることが
できる。この結果、ＤＰ、ＤＭのボンディングワイヤの
寄生インダクタンスの差も最小限に抑えることができ、
ＤＰ、ＤＭの負荷バランスを同等にでき、高性能な送信
回路１０４を実現できるようになる。
データ端子ＤＰ、ＤＭを、コーナ部分ＣＮから遠い場所
に配置できる。これにより、データ端子ＤＰ、ＤＭのボ
ンディングワイヤを真っ直ぐに配線でき、ＤＰ、ＤＭの
ボンディングワイヤの長さの差を最小限に抑えることが
できる。この結果、ＤＰ、ＤＭのボンディングワイヤの
寄生インダクタンスの差も最小限に抑えることができ、
ＤＰ、ＤＭの負荷バランスを同等にでき、高性能な送信
回路１０４を実現できるようになる。
【０１５１】８．送信回路とデータ端子の配置関係
本実施形態の送信回路１０４は、図１４（Ａ）に示すよ
うに、定電流源ＩＳ（ゲート電極が定電位に設定された
Ｐ型トランジスタ）と、Ｎ型トランジスタ（スイッチ素
子）ＮＴＰ、ＮＴＡ、ＮＴＭとにより構成される電流ド
ライバを含む。ここで、Ｎ型トランジスタＮＴＰ、ＮＴ
Ａ、ＮＴＭのゲート電極は、ＤＰＧ、ＡＶＧ、ＤＭＧに
より制御される。そして図１４（Ｂ）に示すように、Ｄ
ＰＧをＨレベル（アクティブ）に設定することで、定電
流源ＩＳからＮ型トランジスタＮＴＰを介してＤＰに定
電流が流れ、バスのステートがＪ状態になる。一方、Ｄ
ＭＧをＨレベルに設定することで、定電流源ＩＳからＮ
型トランジスタＮＴＭを介してＤＭに定電流が流れ、バ
スのステートがＫ状態になる。そして、送信データに応
じてバスをＪ又はＫ状態にすることで、ＨＳモードでの
送信が可能になる。
うに、定電流源ＩＳ（ゲート電極が定電位に設定された
Ｐ型トランジスタ）と、Ｎ型トランジスタ（スイッチ素
子）ＮＴＰ、ＮＴＡ、ＮＴＭとにより構成される電流ド
ライバを含む。ここで、Ｎ型トランジスタＮＴＰ、ＮＴ
Ａ、ＮＴＭのゲート電極は、ＤＰＧ、ＡＶＧ、ＤＭＧに
より制御される。そして図１４（Ｂ）に示すように、Ｄ
ＰＧをＨレベル（アクティブ）に設定することで、定電
流源ＩＳからＮ型トランジスタＮＴＰを介してＤＰに定
電流が流れ、バスのステートがＪ状態になる。一方、Ｄ
ＭＧをＨレベルに設定することで、定電流源ＩＳからＮ
型トランジスタＮＴＭを介してＤＭに定電流が流れ、バ
スのステートがＫ状態になる。そして、送信データに応
じてバスをＪ又はＫ状態にすることで、ＨＳモードでの
送信が可能になる。
【０１５２】一方、送信（ＨＳ送信）期間以外の期間で
は、図１４（Ｂ）に示すように、ＡＶＧをＨレベルに設
定することで、定電流源ＩＳからＮ型トランジスタＮＴ
Ａを介してＡＶＳＳに定電流が流れる（ＩＳからの定電
流が破棄される）。このように送信期間以外の期間にお
いても、定電流源ＩＳの定電流をＮ型トランジスタＮＴ
Ａを介してＡＶＳＳに流し続けることで、送信開始時に
直ぐに、安定した定電流をＮＴＰ又はＮＴＭを介してＤ
Ｐ又はＤＭに流すことが可能となり、送信回路１０４の
レスポンスを高めることができる。
は、図１４（Ｂ）に示すように、ＡＶＧをＨレベルに設
定することで、定電流源ＩＳからＮ型トランジスタＮＴ
Ａを介してＡＶＳＳに定電流が流れる（ＩＳからの定電
流が破棄される）。このように送信期間以外の期間にお
いても、定電流源ＩＳの定電流をＮ型トランジスタＮＴ
Ａを介してＡＶＳＳに流し続けることで、送信開始時に
直ぐに、安定した定電流をＮＴＰ又はＮＴＭを介してＤ
Ｐ又はＤＭに流すことが可能となり、送信回路１０４の
レスポンスを高めることができる。
【０１５３】さて、このように送信回路１０４として電
流ドライバを用いる場合には、図１４（Ａ）の経路ＰＴ
Ｐ、ＰＴＭに寄生する抵抗・容量・インダクタンスを互
いに整合させて、ＤＰ、ＤＭの負荷バランスを保つこと
が望ましい。
流ドライバを用いる場合には、図１４（Ａ）の経路ＰＴ
Ｐ、ＰＴＭに寄生する抵抗・容量・インダクタンスを互
いに整合させて、ＤＰ、ＤＭの負荷バランスを保つこと
が望ましい。
【０１５４】そこで本実施形態では、図９に示すよう
に、送信回路１０４とデータ端子ＤＰ、ＤＭを、方向Ｄ
Ｒ１（ＳＤ１からＳＤ３へと向かう第１の方向。上方
向）において隣接して配置している。
に、送信回路１０４とデータ端子ＤＰ、ＤＭを、方向Ｄ
Ｒ１（ＳＤ１からＳＤ３へと向かう第１の方向。上方
向）において隣接して配置している。
【０１５５】より具体的には図１５に示すように、デー
タ端子ＤＰ、ＤＭの真上（方向ＤＲ１）に、送信回路１
０４（図１４（Ａ）の電流ドライバ）のＮ型トランジス
タＮＴＰ、ＮＴＭを配置している。また、送信期間以外
の期間において定電流源ＩＳからの定電流を流す電源端
子ＡＶＳＳを、データ端子ＤＰ、ＤＭの間の領域に配置
し、このＡＶＳＳの真上（方向ＤＲ１）にＮ型トランジ
スタＮＴＡを配置している。
タ端子ＤＰ、ＤＭの真上（方向ＤＲ１）に、送信回路１
０４（図１４（Ａ）の電流ドライバ）のＮ型トランジス
タＮＴＰ、ＮＴＭを配置している。また、送信期間以外
の期間において定電流源ＩＳからの定電流を流す電源端
子ＡＶＳＳを、データ端子ＤＰ、ＤＭの間の領域に配置
し、このＡＶＳＳの真上（方向ＤＲ１）にＮ型トランジ
スタＮＴＡを配置している。
【０１５６】このように配置すれば、ＤＰ、ＮＴＰ間の
配線の寄生抵抗・容量・インダクタンスと、ＤＭ、ＮＴ
Ｍ間の配線の寄生抵抗・容量・インダクタンスを整合さ
せて、ＤＰ、ＤＭの負荷バランスを保つことが容易にな
る。これにより、送信回路１０４の性能を高めること可
能になる。
配線の寄生抵抗・容量・インダクタンスと、ＤＭ、ＮＴ
Ｍ間の配線の寄生抵抗・容量・インダクタンスを整合さ
せて、ＤＰ、ＤＭの負荷バランスを保つことが容易にな
る。これにより、送信回路１０４の性能を高めること可
能になる。
【０１５７】特に本実施形態では、図１３（Ｂ）で説明
したように、送信回路１０４を、受信回路１００のＤＲ
２側（右側）に配置している。そして図１５で説明した
ように、送信回路１０４は、データ端子ＤＰ、ＤＭのＤ
Ｒ１側（上側）に隣接して配置される。従って、結局、
データ端子ＤＰ、ＤＭの配置位置がコーナ部分ＣＮから
離れることになり、図１３（Ｂ）で説明したように、Ｄ
Ｐ、ＤＭのボンディングワイヤに寄生するインダクタン
スの差も少なくできる。これにより、ＤＰ、ＤＭの負荷
バランスを更に良好に保つことができる。
したように、送信回路１０４を、受信回路１００のＤＲ
２側（右側）に配置している。そして図１５で説明した
ように、送信回路１０４は、データ端子ＤＰ、ＤＭのＤ
Ｒ１側（上側）に隣接して配置される。従って、結局、
データ端子ＤＰ、ＤＭの配置位置がコーナ部分ＣＮから
離れることになり、図１３（Ｂ）で説明したように、Ｄ
Ｐ、ＤＭのボンディングワイヤに寄生するインダクタン
スの差も少なくできる。これにより、ＤＰ、ＤＭの負荷
バランスを更に良好に保つことができる。
【０１５８】なお、図１５では、ＮＴＰ、ＮＴＡ、ＮＴ
ＭのＤＲ１側（上側）に、図２の抵抗Ｒｐｕ、Ｒｐｕ’
及びスイッチ素子ＳＷ１、ＳＷ２を配置している。即
ち、ＮＴＰ、ＳＷ１、Ｒｐｕのレイアウトと、ＮＴＭ、
ＳＷ２、Ｒｐｕ’のレイアウトとが対称になるようにし
ている。これにより、ＤＰ、ＤＭに寄生する抵抗・容量
・インダクタンスを等価にすることが可能になる。な
お、図１５において、定電流源ＩＳを、ＮＴＰ、ＮＴ
Ａ、ＮＴＭのＤＲ１側（上側）や、Ｒｐｕ、Ｒｐｕ’の
ＤＲ１側に配置してもよい。
ＭのＤＲ１側（上側）に、図２の抵抗Ｒｐｕ、Ｒｐｕ’
及びスイッチ素子ＳＷ１、ＳＷ２を配置している。即
ち、ＮＴＰ、ＳＷ１、Ｒｐｕのレイアウトと、ＮＴＭ、
ＳＷ２、Ｒｐｕ’のレイアウトとが対称になるようにし
ている。これにより、ＤＰ、ＤＭに寄生する抵抗・容量
・インダクタンスを等価にすることが可能になる。な
お、図１５において、定電流源ＩＳを、ＮＴＰ、ＮＴ
Ａ、ＮＴＭのＤＲ１側（上側）や、Ｒｐｕ、Ｒｐｕ’の
ＤＲ１側に配置してもよい。
【０１５９】９．電子機器
次に、本実施形態の集積回路装置（データ転送制御装
置）を含む電子機器の例について説明する。
置）を含む電子機器の例について説明する。
【０１６０】例えば図１６（Ａ）に電子機器の１つであ
るプリンタの内部ブロック図を示し、図１７（Ａ）にそ
の外観図を示す。ＣＰＵ（マイクロコンピュータ）５１
０はシステム全体の制御などを行う。操作部５１１はプ
リンタをユーザが操作するためのものである。ＲＯＭ５
１６には、制御プログラム、フォントなどが格納され、
ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能す
る。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ
転送を行うためのＤＭＡコントローラである。表示パネ
ル５１９はプリンタの動作状態をユーザに知らせるため
のものである。
るプリンタの内部ブロック図を示し、図１７（Ａ）にそ
の外観図を示す。ＣＰＵ（マイクロコンピュータ）５１
０はシステム全体の制御などを行う。操作部５１１はプ
リンタをユーザが操作するためのものである。ＲＯＭ５
１６には、制御プログラム、フォントなどが格納され、
ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能す
る。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ
転送を行うためのＤＭＡコントローラである。表示パネ
ル５１９はプリンタの動作状態をユーザに知らせるため
のものである。
【０１６１】ＵＳＢを介してパーソナルコンピュータな
どの他のデバイスから送られてきたシリアルの印字デー
タは、集積回路装置５００によりパラレルの印字データ
に変換される。そして、変換後のパラレル印字データ
は、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理
部（プリンタエンジン）５１２に送られる。そして、印
字処理部５１２においてパラレル印字データに対して所
与の処理が施され、プリントヘッダなどからなる印字部
（データの出力処理を行う装置）５１４により紙に印字
されて出力される。
どの他のデバイスから送られてきたシリアルの印字デー
タは、集積回路装置５００によりパラレルの印字データ
に変換される。そして、変換後のパラレル印字データ
は、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理
部（プリンタエンジン）５１２に送られる。そして、印
字処理部５１２においてパラレル印字データに対して所
与の処理が施され、プリントヘッダなどからなる印字部
（データの出力処理を行う装置）５１４により紙に印字
されて出力される。
【０１６２】図１６（Ｂ）に電子機器の１つであるスキ
ャナの内部ブロック図を示し、図１７（Ｂ）にその外観
図を示す。ＣＰＵ５２０はシステム全体の制御などを行
う。操作部５２１はスキャナをユーザが操作するための
ものである。ＲＯＭ５２６には制御プログラムなどが格
納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域とし
て機能する。ＤＭＡＣ５２８はＤＭＡコントローラであ
る。
ャナの内部ブロック図を示し、図１７（Ｂ）にその外観
図を示す。ＣＰＵ５２０はシステム全体の制御などを行
う。操作部５２１はスキャナをユーザが操作するための
ものである。ＲＯＭ５２６には制御プログラムなどが格
納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域とし
て機能する。ＤＭＡＣ５２８はＤＭＡコントローラであ
る。
【０１６３】光源、光電変換器などからなる画像読み取
り部（データの取り込み処理を行う装置）５２２により
原稿の画像が読み取られ、読み取られた画像のデータは
画像処理部（スキャナエンジン）５２４により処理され
る。そして、処理後の画像データは、ＣＰＵ５２０又は
ＤＭＡＣ５２８により集積回路装置５００に送られる。
集積回路装置５００は、このパラレルの画像データをシ
リアルデータに変換し、ＵＳＢを介してパーソナルコン
ピュータなどの他のデバイスに送信する。
り部（データの取り込み処理を行う装置）５２２により
原稿の画像が読み取られ、読み取られた画像のデータは
画像処理部（スキャナエンジン）５２４により処理され
る。そして、処理後の画像データは、ＣＰＵ５２０又は
ＤＭＡＣ５２８により集積回路装置５００に送られる。
集積回路装置５００は、このパラレルの画像データをシ
リアルデータに変換し、ＵＳＢを介してパーソナルコン
ピュータなどの他のデバイスに送信する。
【０１６４】図１６（Ｃ）に電子機器の１つであるＣＤ
−ＲＷドライブの内部ブロック図を示し、図１７（Ｃ）
にその外観図を示す。ＣＰＵ５３０はシステム全体の制
御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操
作するためのものである。ＲＯＭ５３６には制御プログ
ラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワ
ーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコン
トローラである。
−ＲＷドライブの内部ブロック図を示し、図１７（Ｃ）
にその外観図を示す。ＣＰＵ５３０はシステム全体の制
御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操
作するためのものである。ＲＯＭ５３６には制御プログ
ラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワ
ーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコン
トローラである。
【０１６５】レーザ、モータ、光学系などからなる読み
取り＆書き込み部（データの取り込み処理を行う装置又
はデータの記憶処理を行うための装置）５３３によりＣ
Ｄ−ＲＷ５３２から読み取られたデータは、信号処理部
５３４に入力され、エラー訂正処理などの所与の信号処
理が施される。そして、信号処理が施されたデータが、
ＣＰＵ５３０又はＤＭＡＣ５３８により集積回路装置５
００に送られる。集積回路装置５００は、このパラレル
のデータをシリアルデータに変換し、ＵＳＢを介してパ
ーソナルコンピュータなどの他のデバイスに送信する。
取り＆書き込み部（データの取り込み処理を行う装置又
はデータの記憶処理を行うための装置）５３３によりＣ
Ｄ−ＲＷ５３２から読み取られたデータは、信号処理部
５３４に入力され、エラー訂正処理などの所与の信号処
理が施される。そして、信号処理が施されたデータが、
ＣＰＵ５３０又はＤＭＡＣ５３８により集積回路装置５
００に送られる。集積回路装置５００は、このパラレル
のデータをシリアルデータに変換し、ＵＳＢを介してパ
ーソナルコンピュータなどの他のデバイスに送信する。
【０１６６】一方、ＵＳＢを介して他のデバイスから送
られてきたシリアルのデータは、集積回路装置５００に
よりパラレルのデータに変換される。そして、このパラ
レルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により
信号処理部５３４に送られる。そして、信号処理部５３
４においてこのパラレルデータに対して所与の信号処理
が施され、読み取り＆書き込み部５３３によりＣＤ−Ｒ
Ｗ５３２に記憶される。
られてきたシリアルのデータは、集積回路装置５００に
よりパラレルのデータに変換される。そして、このパラ
レルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により
信号処理部５３４に送られる。そして、信号処理部５３
４においてこのパラレルデータに対して所与の信号処理
が施され、読み取り＆書き込み部５３３によりＣＤ−Ｒ
Ｗ５３２に記憶される。
【０１６７】なお、図１６（Ａ）、（Ｂ）、（Ｃ）にお
いて、ＣＰＵ５１０、５２０、５３０の他に、集積回路
装置５００でのデータ転送制御のためのＣＰＵを別に設
けるようにしてもよい。
いて、ＣＰＵ５１０、５２０、５３０の他に、集積回路
装置５００でのデータ転送制御のためのＣＰＵを別に設
けるようにしてもよい。
【０１６８】本実施形態の集積回路装置を電子機器に用
いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転
送を実現できるようになる。従って、ユーザがパーソナ
ルコンピュータなどによりプリントアウトの指示を行っ
た場合に、少ないタイムラグで印字が完了するようにな
る。また、スキャナへの画像取り込みの指示の後に、少
ないタイムラグで読み取り画像をユーザは見ることがで
きるようになる。また、ＣＤ−ＲＷからのデータの読み
取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行う
ことができるようになる。
いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転
送を実現できるようになる。従って、ユーザがパーソナ
ルコンピュータなどによりプリントアウトの指示を行っ
た場合に、少ないタイムラグで印字が完了するようにな
る。また、スキャナへの画像取り込みの指示の後に、少
ないタイムラグで読み取り画像をユーザは見ることがで
きるようになる。また、ＣＤ−ＲＷからのデータの読み
取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行う
ことができるようになる。
【０１６９】また、本実施形態の集積回路装置を電子機
器に用いれば、製造コストが安い通常の半導体プロセス
でも、ＨＳモードでのデータ転送が可能な集積回路装置
を製造できるようになる。従って、データ転送制御装置
の低コスト化を図れ、電子機器の低コスト化も図れるよ
うになる。また、データ転送の信頼性を向上でき、電子
機器の信頼性も向上できるようになる。
器に用いれば、製造コストが安い通常の半導体プロセス
でも、ＨＳモードでのデータ転送が可能な集積回路装置
を製造できるようになる。従って、データ転送制御装置
の低コスト化を図れ、電子機器の低コスト化も図れるよ
うになる。また、データ転送の信頼性を向上でき、電子
機器の信頼性も向上できるようになる。
【０１７０】また、本実施形態の集積回路装置を電子機
器に用いれば、集積回路装置の高性能を維持しながら
も、電子機器を製造する多様なユーザの要望に応えるこ
とが可能となり、電子機器の付加価値を高めることがで
きる。
器に用いれば、集積回路装置の高性能を維持しながら
も、電子機器を製造する多様なユーザの要望に応えるこ
とが可能となり、電子機器の付加価値を高めることがで
きる。
【０１７１】なお本実施形態の集積回路装置を適用でき
る電子機器としては、上記以外にも例えば、種々の光デ
ィスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディ
スクドライブ（ＭＯ）、ハードディスクドライブ、Ｔ
Ｖ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、
プロジェクタ、パーソナルコンピュータ、電子手帳、ワ
ードプロセッサなど種々のものを考えることができる。
る電子機器としては、上記以外にも例えば、種々の光デ
ィスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディ
スクドライブ（ＭＯ）、ハードディスクドライブ、Ｔ
Ｖ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、
プロジェクタ、パーソナルコンピュータ、電子手帳、ワ
ードプロセッサなど種々のものを考えることができる。
【０１７２】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。
本発明の要旨の範囲内で種々の変形実施が可能である。
【０１７３】例えば、本発明の集積回路装置の第１のマ
クロセルの回路構成は、図２に示す構成に限定されるも
のではなく、種々の変形実施が可能である。
クロセルの回路構成は、図２に示す構成に限定されるも
のではなく、種々の変形実施が可能である。
【０１７４】また、本発明の集積回路装置の各回路の配
置も、図３（Ａ）〜図１５で説明したものに限定され
ず、種々の変形実施が可能である。
置も、図３（Ａ）〜図１５で説明したものに限定され
ず、種々の変形実施が可能である。
【０１７５】また、本発明は、ＵＳＢ２．０のインター
フェース（データ転送）に適用されることが特に望まし
いが、これに限定されるものではない。例えばＵＳＢ
２．０と同様の思想に基づく規格やＵＳＢ２．０を発展
させた規格のインターフェースにも本発明は適用でき
る。
フェース（データ転送）に適用されることが特に望まし
いが、これに限定されるものではない。例えばＵＳＢ
２．０と同様の思想に基づく規格やＵＳＢ２．０を発展
させた規格のインターフェースにも本発明は適用でき
る。
【図１】本実施形態の集積回路装置の概念的な機能ブロ
ック図の例である。
ック図の例である。
【図２】マクロセルＭＣ１の回路構成例を示す図である
【図３】図３（Ａ）、（Ｂ）、（Ｃ）は、マクロセルＭ
Ｃ１、ＭＣ２の配置例を示す図である。
Ｃ１、ＭＣ２の配置例を示す図である。
【図４】データ端子等の配置例を示す図である。
【図５】クロック生成回路等の配置例を示す図である。
【図６】サンプリングクロック生成回路の構成例を示す
図である。
図である。
【図７】図７（Ａ）、（Ｂ）は、サンプリングクロック
生成回路の動作について説明するためのタイミング波形
図である。
生成回路の動作について説明するためのタイミング波形
図である。
【図８】ＰＬＬ４８０Ｍの構成例を示す図である。
【図９】キャパシタ素子領域、受信回路、検出回路、送
信回路の配置例を示す図である。
信回路の配置例を示す図である。
【図１０】キャパシタ素子ＣＰについて説明するための
図である。
図である。
【図１１】図１１（Ａ）、（Ｂ）は、検出回路（スケル
チ回路）の動作について説明するための図である。
チ回路）の動作について説明するための図である。
【図１２】検出回路の構成例を示す図である。
【図１３】図１３（Ａ）、（Ｂ）は、送信回路と受信回
路の配置関係について説明するための図である。
路の配置関係について説明するための図である。
【図１４】図１４（Ａ）、（Ｂ）は、送信回路の電流ド
ライバについて説明するための図である。
ライバについて説明するための図である。
【図１５】端子ＤＰ、ＡＶＳＳ、ＤＭ、Ｎ型トランジス
タＮＴＰ、ＮＴＡ、ＮＴＭの配置例について示す図であ
る。
タＮＴＰ、ＮＴＡ、ＮＴＭの配置例について示す図であ
る。
【図１６】図１６（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の内部ブロック図の例である。
子機器の内部ブロック図の例である。
【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。
子機器の外観図の例である。
ＩＣＤ 集積回路装置
ＭＣ１、２ 第１、第２のマクロセル
ＣＮ コーナ部分
ＳＤ１〜４ 第１〜４の辺
ＤＲ１、２ 第１、第２の方向
ＩＦＲ インターフェース領域
ＩＯＲ１、２ Ｉ／Ｏ領域
ＤＰ、ＤＭ データ端子
ＶＤＤ、ＶＳＳ 電源端子
ＰＶＤＤ、ＰＶＳＳ 第１の電源端子
ＸＶＤＤ、ＸＶＳＳ 第２の電源端子
ＡＶＤＤ、ＡＶＳＳ 電源端子
ＸＩ、ＸＯ クロック端子
１０ データハンドラ回路
１２ クロック制御回路
１４ クロック生成回路
２０ ＨＳ回路
３０ ＦＳ回路
４０ アナログフロントエンド回路
４２ ＦＳドライバ
４４ ＦＳ差動レシーバ
４６ シングルエンドＤＰレシーバ
４８ シングルエンドＤＭレシーバ
５０ ＨＳ電流ドライバ（送信回路）
５２ 低速用スケルチ回路（検出回路）
５４ 高速用スケルチ回路（検出回路）
５６ ＨＳ差動レシーバ（受信回路）
７０ エッジ検出回路
７２ クロック選択回路
１００ 受信回路
１０２ 検出回路
１０４ 送信回路
１１０ キャパシタ素子領域
１１２ 論理回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 2000−148716（ＪＰ，Ａ)
特開 2000−138292（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
G06F 1/12
H01L 21/822
H01L 27/04
Claims (11)
- 【請求項１】 複数のマクロセルを含む集積回路装置で
あって、 バスを介してデータ転送を行う所与のインターフェース
規格の物理層の回路を少なくとも含む第１のマクロセル
と、 前記物理層よりも上位層の回路を含む第２のマクロセル
とを含み、 前記第１のマクロセルの第１、第２の辺が交差する部分
であるコーナ部分が、集積回路装置のコーナ部分に位置
するように、前記第１のマクロセルが配置され、前記第１のマクロセルの前記第１の辺に対向する第３の
辺又は前記第２の辺に対向する第４の辺の少なくとも一
方に沿って、前記第１、第２のマクロセル間で信号をや
り取りするためのインターフェース領域が設けられてい
る ことを特徴とする集積回路装置。 - 【請求項２】 複数のマクロセルを含む集積回路装置で
あって、 バスを介してデータ転送を行う所与のインターフェース
規格の物理層の回路を少なくとも含む第１のマクロセル
と、 前記物理層よりも上位層の回路を含む第２のマクロセル
とを含み、 前記第１のマクロセルの第１、第２の辺が交差する部分
であるコーナ部分が、集積回路装置のコーナ部分に位置
するように、前記第１のマクロセルが配置され、前記第１のマクロセルが、 前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、 所与の周波数のクロックを生成するクロック生成回路
と、 前記クロック生成回路により生成されたクロックに基づ
いて、前記データ端子を介して転送されるデータのサン
プリングクロックを生成するサンプリングクロック生成
回路とを含み、 前記第１のマクロセルの前記第１の辺から対向する第３
の辺へと向かう方向を第１の方向とした場合に、前記第
１の辺に沿って配置される第１のＩ／Ｏ領域の前記第１
の方向側に、前記受信回路が配置され、 前記第１のマクロセルの前記第２の辺から対向する第４
の辺へと向かう方向を第２の方向とした場合に、前記第
２の辺に沿って配置される第２のＩ／Ｏ領域の前記第２
の方向側に、前記クロック生成回路が配置され、 前記受信回路の前記第１の方向側であり前記クロック生
成回路の前記第２の方向側に、前記サンプリングクロッ
ク生成回路が配置される ことを特徴とする集積回路装
置。 - 【請求項３】 請求項２において、 前記クロック生成回路が、 周波数が同一で位相が互いに異なる第１〜第Ｎのクロッ
クを生成し、 前記サンプリングクロック生成回路が、 生成された第１〜第Ｎのクロックのエッジの中のいずれ
のエッジ間にデータのエッジがあるかを検出するエッジ
検出回路と、 前記エッジ検出回路でのエッジ検出情報に基づいて、前
記第１〜第Ｎのクロックの中からいずれかのクロックを
選択し、選択したクロックを前記サンプリングクロック
として出力するクロック選択回路とを含むことを特徴と
する集積回路装置。 - 【請求項４】 請求項２又は３において、 前記クロック生成回路に電源を供給する第１の電源端子
と、前記サンプリングクロック生成回路に電源を供給す
る第２の電源端子とが、前記第２のＩ／Ｏ領域に配置さ
れ、 前記クロック生成回路が、前記第２の方向において前記
第１の電源端子に隣接して配置され、 前記第２の電源端子の高電位側の電源端子に一端が接続
され低電位側の電源端子に他端が接続されるキャパシタ
素子の領域が、前記第２の方向において前記第２の電源
端子に隣接して配置されることを特徴とする集積回路装
置。 - 【請求項５】 複数のマクロセルを含む集積回路装置で
あって、 バスを介してデータ転送を行う所与のインターフェース
規格の物理層の回路を少なくとも含む第１のマクロセル
と、 前記物理層よりも上位層の回路を含む第２のマクロセル
とを含み、 前記第１のマクロセルの第１、第２の辺が交差する部分
であるコーナ部分が、集積回路装置のコーナ部分に位置
するように、前記第１のマクロセルが配置され、前記第１のマクロセルが、 前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、 前記データ端子に接続され、前記データ端子を介して受
信されるデータが有効か否かを検出する検出回路とを含
み、 前記第１のマクロセルの前記第２の辺から対向する第４
の辺へと向かう方向を第２の方向とした場合に、前記受
信回路と前記検出回路とが、前記第２の方向において隣
接して配置される ことを特徴とする集積回路装置。 - 【請求項６】 複数のマクロセルを含む集積回路装置で
あって、 バスを介してデータ転送を行う所与のインターフェース
規格の物理層の回路を少なくとも含む第１のマクロセル
と、 前記物理層よりも上位層の回路を含む第２のマクロセル
とを含み、 前記第１のマクロセルの第１、第２の辺が交差する部分
であるコーナ部分が、集積回路装置のコーナ部分に位置
するように、前記第１のマクロセルが配置され、前記第１のマクロセルが、 前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、 前記データ端子に接続され、前記データ端子を介してデ
ータを送信する送信回路とを含み、 前記第１のマクロセルの前記第２の辺から対向する第４
の辺へと向かう方向を第２の方向とした場合に、前記送
信回路が、前記受信回路の前記第２の方向側に配置され
る ことを特徴とする集積回路装置。 - 【請求項７】 複数のマクロセルを含む集積回路装置で
あって、 バスを介してデータ転送を行う所与のインターフェース
規格の物理層の回路を少なくとも含む第１のマクロセル
と、 前記物理層よりも上位層の回路を含む第２のマクロセル
とを含み、 前記第１のマクロセルの第１、第２の辺が交差する部分
であるコーナ部分が、集積回路装置のコーナ部分に位置
するように、前記第１のマクロセルが配置され、前記第１のマクロセルが、 前記所与のインターフェース規格のバスに接続されるデ
ータ端子に接続され、前記データ端子を介してデータを
受信する受信回路と、 前記データ端子に接続され、前記データ端子を介してデ
ータを送信する送信回路とを含み、 前記第１のマクロセルの前記第１の辺から対向する第３
の辺へと向かう方向を第１の方向とした場合に、前記送
信回路と前記データ端子とが、前記第１の方向において
隣接して配置される ことを特徴とする集積回路装置。 - 【請求項８】 請求項１乃至７のいずれかにおいて、 前記第１のマクロセルの前記第１の辺に沿って配置され
る第１のＩ／Ｏ領域に、前記所与のインターフェース規
格のバスに接続されるデータ端子が配置され、 前記第１のマクロセルの前記第２の辺に沿って配置され
る第２のＩ／Ｏ領域に、前記データ端子を介したデータ
転送のためのクロックを生成する回路の電源端子、及び
クロック端子の少なくとも一方が配置されることを特徴
とする集積回路装置。 - 【請求項９】 請求項１乃至８のいずれかにおいて、 前記第１のマクロセルが、配線及び回路セル配置が固定
化されるマクロセルであり、 前記第２のマクロセルが、配線及び回路セル配置が自動
配置配線されるマクロセルであることを特徴とする集積
回路装置。 - 【請求項１０】 請求項１乃至９のいずれかにおいて、 前記所与のインターフェース規格が、ＵＳＢ（Universa
l Serial Bus）規格であることを特徴とする集積回路装
置。 - 【請求項１１】 請求項１乃至１０のいずれかの集積回
路装置と、 前記集積回路装置及び前記バスを介して転送されるデー
タの出力処理又は取り込み処理又は記憶処理を行う装置
と、 を含むことを特徴とする電子機器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001141998A JP3485106B2 (ja) | 2001-05-11 | 2001-05-11 | 集積回路装置 |
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