JP2002141911A - データ転送制御装置及び電子機器 - Google Patents

データ転送制御装置及び電子機器

Info

Publication number
JP2002141911A
JP2002141911A JP2000332493A JP2000332493A JP2002141911A JP 2002141911 A JP2002141911 A JP 2002141911A JP 2000332493 A JP2000332493 A JP 2000332493A JP 2000332493 A JP2000332493 A JP 2000332493A JP 2002141911 A JP2002141911 A JP 2002141911A
Authority
JP
Japan
Prior art keywords
clock
data transfer
control device
pll
generating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000332493A
Other languages
English (en)
Other versions
JP3587162B2 (ja
Inventor
Yoshiyuki Kanbara
義幸 神原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000332493A priority Critical patent/JP3587162B2/ja
Priority to US09/984,218 priority patent/US7047434B2/en
Priority to KR10-2001-0067003A priority patent/KR100430908B1/ko
Priority to TW090126937A priority patent/TW563025B/zh
Priority to CNB011448423A priority patent/CN1172249C/zh
Priority to EP01125404A priority patent/EP1202151A3/en
Publication of JP2002141911A publication Critical patent/JP2002141911A/ja
Application granted granted Critical
Publication of JP3587162B2 publication Critical patent/JP3587162B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Small-Scale Networks (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Facsimiles In General (AREA)
  • Power Sources (AREA)

Abstract

(57)【要約】 【課題】 生成されるクロックの周波数を、動作不良を
起こすことなくダイナミックに切り替えることができる
データ転送制御装置、電子機器の提供。 【解決手段】 データ転送制御装置は、クロックＣＬＫ
Ｈ、ＣＬＫＦを生成するクロック生成回路４４０と、ク
ロック生成回路４４０を制御し、ＣＬＫＨ、ＣＬＫＦに
基づきシステムクロックＳＹＣＬＫを生成するクロック
制御回路４５０を含む。ＣＬＫＨを生成するＰＬＬ４８
０Ｍの自走動作をディスエーブルする前に、ＣＬＫＦを
生成するＰＬＬ６０Ｍの自走動作をイネーブルし、ＰＬ
Ｌ６０Ｍの自走動作が安定した後にＳＹＣＬＫの生成元
をＣＬＫＨからＣＬＫＦに切り替える。ＣＬＫＨが
「０」になったことを条件にＳＹＣＬＫを所与の期間だ
け「０」に設定し、ＣＬＫＦが「０」になったことを条
件にＣＬＫＦに基づきＳＹＣＬＫを生成する。ＵＳＢ
２．０でのＨＳからＦＳモードへの切り替わり時に、Ｐ
ＬＬ４８０Ｍの動作をディスエーブルして省電力化を図
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ転送制御装
置及び電子機器に関し、特に、ＵＳＢ規格に準じたデー
タ転送を行うためのデータ転送制御装置及び電子機器に
関する。
【０００２】
【背景技術及び発明が解決しようとする課題】近年、パ
ーソナルコンピュータと周辺機器（広義には電子機器）
とを接続するためのインターフェース規格として、ＵＳ
Ｂ（Universal Serial Bus)が注目を集めている。この
ＵＳＢには、従来は別々の規格のコネクタで接続されて
いたマウスやキーボードやプリンタなどの周辺機器を、
同じ規格のコネクタで接続できると共にいわゆるプラグ
＆プレイやホットプラグも実現できるという利点があ
る。
【０００３】一方、このＵＳＢには、同じくシリアルバ
スインターフェース規格として脚光を浴びているＩＥＥ
Ｅ１３９４に比べて、転送速度が遅いという問題点があ
る。
【０００４】そこで、従来のＵＳＢ１．１の規格に対す
る下位互換性を持ちながら、ＵＳＢ１．１に比べて格段
に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速
度を実現できるＵＳＢ２．０規格が策定され、注目を浴
びている。また、ＵＳＢ２．０の物理層回路や論理層回
路のインターフェース仕様を定義したＵＴＭＩ（USB2.0
Transceiver Macrocell Interface）も策定されてい
る。
【０００５】さて、このＵＳＢ２．０では、従来のＵＳ
Ｂ１．１で定義されていたＦＳ（Full Speed）モードに
加えて、ＨＳ（High Speed）モードと呼ばれる転送モー
ドが用意されている。このＨＳモードでは４８０Ｍｂｐ
ｓでデータ転送が行われるため、１２Ｍｂｐｓでデータ
転送が行われるＦＳモードに比べて格段に高速なデータ
転送を実現できる。従って、ＵＳＢ２．０によれば、高
速な転送速度が要求されるハードディスクドライブや光
ディスクドライブなどのストレージ機器に最適なインタ
ーフェースを提供できるようになる。
【０００６】しかしながら、このＨＳモードでのデータ
転送時には、転送データのサンプリングのために、４８
０ＭＨｚの周波数のクロックを生成する必要があり、そ
のような高周波数のクロックを生成する回路（ＰＬＬ）
の消費電力が非常に大きくなってしまうという問題があ
る。そして、このような電力が、低速なＦＳモードでの
データ転送時にも消費されてしまうと、電力消費の無駄
となる。
【０００７】また、転送モード（ＨＳモード、ＦＳモー
ド）が切り替わり、生成されるクロックが切り替わった
場合に、データ転送制御装置や後段の回路が誤動作する
のを防止しなければならないという課題もある。
【０００８】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、生成
されるクロックの周波数を、動作不良を起こすことなく
ダイナミックに切り替えることができるデータ転送制御
装置及び電子機器を提供することにある。
【０００９】また本発明の他の目的は、異なる転送モー
ドでのデータ転送を低消費電力で実現できるデータ転送
制御装置及び電子機器を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は、バスを介したデータ転送のためのデータ転
送制御装置であって、第１、第２のクロックを含む複数
のクロックを生成するクロック生成手段と、前記クロッ
ク生成手段でのクロック生成を制御し、前記クロック生
成手段により生成されるクロックに基づいて、データ転
送制御装置及び後段のデータ処理手段の少なくとも一方
が使用するシステムクロックを生成するクロック制御手
段とを含み、前記クロック制御手段が、前記クロック生
成手段の第１のクロックの生成動作をディスエーブルす
る前に前記クロック生成手段の第２のクロックの生成動
作をイネーブルし、第２のクロックの生成動作が安定し
たと判断された後に、システムクロックを生成するため
のクロックを第１のクロックから第２のクロックに切り
替えることを特徴とする。
【００１１】本発明によれば、クロック生成手段により
生成された第１、第２のクロックに基づいて、データ転
送制御装置内部や後段のデータ処理手段で使用されるシ
ステムクロックが生成される。そして本発明では、クロ
ック生成手段での第１のクロックの生成動作がディスエ
ーブルされる前に、第２のクロックの生成動作がイネー
ブルされる。そして、イネーブルされた第２のクロック
の生成動作が安定したと判断されると、システムクロッ
クの生成元になるクロックが第１のクロックから第２の
クロックに切り替わり、第１のクロックに代えて、第２
のクロックに基づいてシステムクロックが生成されるよ
うになる。
【００１２】このようにすれば、システムクロックの生
成元になるクロックの切り替え時において、クロック生
成手段から第１のクロックが安定して出力されているこ
とを保証できるようになる。そして、第２のクロックか
ら、この安定した第１のクロックに、システムクロック
の生成元となるクロックを切り替えることができる。従
って、クロックの切り替え時においても、安定したシス
テムクロックをデータ転送制御装置内部や後段のデータ
処理手段に供給できるようになり、誤動作の防止等を図
れるようになる。
【００１３】また、クロックの切り替え後に第１のクロ
ックの生成動作をディスエーブルすれば、第１のクロッ
クの生成動作で消費される電力を節約できるようにな
り、データ転送制御装置の省力化を図れる。
【００１４】また本発明は、前記クロック生成手段が、
第１のクロックを生成するための第１のＰＬＬと第２の
クロックを生成するための第２のＰＬＬを含み、前記ク
ロック制御手段が、前記第１のＰＬＬの自走動作をディ
スエーブルする前に前記第２のＰＬＬの自走動作をイネ
ーブルし、前記第２のＰＬＬの自走動作が安定したと判
断された後に、システムクロックを生成するためのクロ
ックを第１のクロックから第２のクロックに切り替える
ことを特徴とする。このようにすれば、安定したシステ
ムクロックをデータ転送制御装置内部や後段のデータ処
理手段に供給できるようになると共に、クロックの切り
替え後に第１のＰＬＬの自走動作をディスエーブルすれ
ば、第１のＰＬＬで消費される電力を節約できるように
なる。
【００１５】また本発明は、前記クロック制御手段が、
システムクロックを生成するためのクロックが第１のク
ロックから第２のクロックに切り替わる際に、所与の期
間だけシステムクロックを第１のレベルに設定すること
を特徴とする。このようにすれば、切り替えにより不安
定な状態になったクロックが、システムクロックとして
データ転送制御装置内部や後段のデータ処理手段に供給
される事態を防止できる。また、第１、第２のクロック
の位相がずれていた場合にも、これらを適正に繋ぎ合わ
せることが可能になり、データ転送制御装置や後段のデ
ータ処理手段の誤動作を防止できる。
【００１６】なお、システムクロックを第１のレベルに
設定する処理は、例えばクロックが切り替わる所与の期
間において第１のレベルになるマスク信号と第１又は第
２のクロックとの論理積をとることなどで実現できる。
【００１７】また本発明は、システムクロックが第１の
レベルに設定される前記所与の期間が、前記クロック生
成手段でのクロック生成に用いられるベースクロックに
基づいて設定されることを特徴とする。このようにすれ
ば、クロック切り替え時にも安定した信号状態になって
いるベースクロックに基づいて、クロックの切り替え期
間の長さ等が設定されるようになる。従って、データ転
送制御装置や後段のデータ処理手段に供給するシステム
クロックを更に安定化できる。
【００１８】また本発明は、前記クロック制御手段が、
第１のクロックが第１のレベルになったことを条件に、
第１のクロックに基づき生成されているシステムクロッ
クを第１のレベルに設定し、第２のクロックが第１のレ
ベルになったことを条件に、第２のクロックに基づきシ
ステムクロックを生成することを特徴とする。このよう
にすれば、クロックの切り替え時において、第１のクロ
ックが第２のレベルから第１のレベルに変化した後、例
えば第１のレベルから第２のレベルに変化する前に、シ
ステムクロックを第１のレベルに固定できるようにな
る。これにより、クロックの切り替え時において、シス
テムクロックにグリッチが発生するのを効果的に防止で
きる。また、第２のクロックが第２のレベルから第１の
レベルに変化した後、例えば第１のレベルから第２のレ
ベルに変化する前に、第２のクロックに基づきシステム
クロックが生成されるようになる。従って、システムク
ロックのパルスが細くなってグリッチになってしまう事
態も防止できるようになる。
【００１９】また本発明は、バスを介したデータ転送の
ためのデータ転送制御装置であって、第１、第２のクロ
ックを含む複数のクロックを生成するクロック生成手段
と、前記クロック生成手段でのクロック生成を制御し、
前記クロック生成手段により生成されるクロックに基づ
いて、データ転送制御装置及び後段のデータ処理手段の
少なくとも一方が使用するシステムクロックを生成する
クロック制御手段とを含み、前記クロック制御手段が、
システムクロックを生成するためのクロックが第１のク
ロックから第２のクロックに切り替わる際に、所与の期
間だけシステムクロックを第１のレベルに設定すること
を特徴とする。
【００２０】本発明によれば、クロック生成手段により
生成された第１、第２のクロックに基づいて、データ転
送制御装置内部や後段のデータ処理手段で使用されるシ
ステムクロックが生成される。そして本発明では、シス
テムクロックの生成元になるクロックの切り替え時にお
いて、システムクロックが第１のレベルに設定される。
従って、クロックの切り替えにより不安定な状態になっ
たクロックが、システムクロックとしてデータ転送制御
装置内部や後段のデータ処理手段に供給される事態を防
止できると共に、第１、第２のクロックの位相がずれて
いた場合にも、これらを適正に繋ぎ合わせることが可能
になる。
【００２１】また本発明は、バスを介したデータ転送の
ためのデータ転送制御装置であって、第１、第２のクロ
ックを含む複数のクロックを生成するクロック生成手段
と、前記クロック生成手段でのクロック生成を制御し、
前記クロック生成手段により生成されるクロックに基づ
いて、データ転送制御装置及び後段のデータ処理手段の
少なくとも一方が使用するシステムクロックを生成する
クロック制御手段とを含み、前記クロック制御手段が、
第１のクロックが第１のレベルになったことを条件に、
第１のクロックに基づき生成されているシステムクロッ
クを第１のレベルに設定し、第２のクロックが第１のレ
ベルになったことを条件に、第２のクロックに基づきシ
ステムクロックを生成することを特徴とする。
【００２２】本発明によれば、クロック生成手段により
生成された第１、第２のクロックに基づいて、データ転
送制御装置内部や後段のデータ処理手段で使用されるシ
ステムクロックが生成される。そして本発明では、シス
テムクロックの生成元になるクロックの切り替え時にお
いて、第１のクロックが第２のレベルから第１のレベル
に変化した後、システムクロックを第１のレベルに固定
できるようになる。そして、このようにシステムクロッ
クが第１のレベルに固定された後、第２のクロックが第
２のレベルから第１のレベルに変化すると、この第２の
クロックに基づきシステムクロックが生成されるように
なる。このようにすることで、システムクロックにグリ
ッチが発生するのを防止でき、データ転送制御装置や後
段のデータ処理手段の安定動作を保証できるようにな
る。
【００２３】また本発明は、バスを介したデータ転送を
高速な第１の転送モード又は低速な第２の転送モードを
用いて行うためのデータ転送制御装置であって、第１の
クロックを生成する第１のＰＬＬと第２のクロックを生
成する第２のＰＬＬを含むクロック生成手段と、前記ク
ロック生成手段が含む前記第１、第２のＰＬＬを制御す
るクロック制御手段とを含み、前記クロック制御手段
が、高速な前記第１の転送モードから低速な前記第２の
転送モードに転送モードが切り替わった場合に、前記第
１の転送モード用の第１のクロックを生成する前記第１
のＰＬＬの自走動作をディスエーブルすることを特徴と
する。
【００２４】本発明によれば、高速な第１の転送モード
では、第１のＰＬＬで生成される第１のクロックに基づ
いて、例えばデータ転送やシステムクロックの生成等を
行うことが可能になる。そして、第１の転送モードから
低速な第２の転送モードに切り替わると、第１のＰＬＬ
の自走動作がディスエーブルされる。従って、第２の転
送モードでは不要な第１のＰＬＬが、第２の転送モード
時には動作しないようになるため、第１のＰＬＬにおい
て無駄な電力が消費されるのが防止され、データ転送制
御装置の省力化を図れるようになる。
【００２５】また本発明は、前記第１のＰＬＬにより生
成される第１のクロックで動作している状態で、バスに
接続されるポートが前記第１の転送モードをサポートし
ているか否かが検出され、第１の転送モードがサポート
されていないと検出された場合には、後段のデータ処理
手段からの選択信号に基づいて、前記第１のＰＬＬの自
走動作がディスエーブルされることを特徴とする。この
ようにすれば、データ転送制御装置が、第１の転送モー
ドをサポートしていないポートにバスを介して接続さ
れ、第２の転送モードで動作するような場合に、第１の
ＰＬＬにおいて無駄な電力が消費されるのが防止され、
データ転送制御装置の省力化を図れるようになる。
【００２６】また本発明は、前記クロック制御手段が、
前記第１のＰＬＬの自走動作をディスエーブルにする前
に前記第２のＰＬＬの自走動作をイネーブルし、前記第
２のＰＬＬの自走動作が安定したと判断された後に、前
記第１のＰＬＬの自走動作をディスエーブルすることを
特徴とする。このようにすれば、第１のＰＬＬからの第
１のクロックと第２のＰＬＬからの第２のクロックを切
り替えて使用するような場合に、安定して出力されるク
ロックを使用できるようになり、データ転送制御装置の
安定動作を保証できるようになる。
【００２７】また本発明は、ＵＳＢ（Universal Serial
Bus)の規格に準拠したデータ転送を行うことを特徴と
する。このようにすれば、例えばＵＳＢ２．０で規格化
されたＨＳモードでのデータ転送等についても適正に実
現できるようになる。
【００２８】更に本発明によれば、ＨＳモードからＦＳ
モードへの切り替え時や、ＦＳモードからＨＳモードへ
の切り替え時において、データ転送制御装置の安定動作
を保証できるようになる。
【００２９】また本発明に係る電子機器は、上記のいず
れかのデータ転送制御装置と、前記データ転送制御装置
及び前記バスを介して転送されるデータの出力処理又は
取り込み処理又は記憶処理を行う装置とを含むことを特
徴とする。
【００３０】本発明によれば、電子機器に使用されるデ
ータ転送制御装置の低コスト化、信頼性の向上を図れる
ため、電子機器の低コスト化、信頼性の向上も図れるよ
うになる。また、本発明によれば、高速な転送モードで
データ転送を行うことができるようになるため、電子機
器の処理の高速化を図れるようになる。
【００３１】更に本発明によれば、転送モードに応じた
最適なクロックを使用できるようになるため、電子機器
の省力化を図ることも可能になる。
【００３２】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。
【００３３】１．構成及び動作 １．１ データ転送制御装置 図１に本実施形態のデータ転送制御装置の構成の例を示
す。
【００３４】本実施形態のデータ転送制御装置は、デー
タハンドラ回路４００、ＨＳ（HighSpeed）回路４１
０、ＦＳ（Full Speed）回路４２０、アナログフロント
エンド回路４３０、クロック生成回路４４０、クロック
制御回路４５０を含む。なお、本発明のデータ転送制御
装置は、図１に示す回路ブロックの全てを含む必要はな
く、それらの一部を省略する構成としてもよい。
【００３５】データハンドラ回路４００（広義にはデー
タ転送を行うための所与の回路）は、ＵＳＢ等に準拠し
たデータ転送のための種々の処理を行う。より具体的に
は、送信時には、送信データにＳＹＮＣ（synchronizat
ion）、ＳＯＰ（Start Of Packet）、ＥＯＰ（End Of P
acket）を付加する処理や、ビットスタッフィング処理
などを行う。一方、受信時には、受信データのＳＹＮ
Ｃ、ＳＯＰ、ＥＯＰを検出／削除する処理や、ビットア
ンスタッフィング処理などを行う。更に、データの送受
信を制御するための各種のタイミング信号を生成する処
理も行う。
【００３６】なお、受信データはデータハンドラ回路４
００から後段の回路（後段のデータ処理手段）であるＳ
ＩＥ（Serial Interface Engine）に出力され、送信デ
ータはＳＩＥからデータハンドラ回路４００に入力され
ることになる。
【００３７】ＨＳ回路４１０は、データ転送速度が４８
０ＭｂｐｓとなるＨＳ（High Speed）でのデータの送受
信を行うためのロジック回路であり、ＦＳ回路４２０
は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Full S
peed）でのデータの送受信を行うためのロジック回路で
ある。
【００３８】ここで、ＨＳモードは、ＵＳＢ２．０によ
り新たに定義された転送モードである。一方、ＦＳモー
ドは、従来のＵＳＢ１．１で既に定義されている転送モ
ードである。
【００３９】ＵＳＢ２．０では、このようなＨＳモード
が用意されているため、プリンタ、オーディオ、カメラ
などにおけるデータ転送のみならず、ハードディスクド
ライブや光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）な
どのストレージ機器におけるデータ転送も実現できるよ
うになる。
【００４０】ＨＳ回路４１０は、ＨＳＤＬＬ（High Spe
ed Delay Line PLL）回路１０、エラスティシティバッ
ファ（elasticity buffer）１２を含む。
【００４１】ここでＨＳＤＬＬ回路１０は、受信データ
とクロック生成回路４４０（ＰＬＬ）からのクロックと
に基づいて、データのサンプリングクロックを生成する
回路である。
【００４２】またエラスティシティバッファ１２は、内
部装置（データ転送制御装置）と外部装置（バスに接続
される外部装置）とのクロック周波数差（クロックドリ
フト）等を吸収するための回路である。
【００４３】アナログフロントエンド回路４３０は、Ｆ
ＳやＨＳでの送受信を行うためのドライバやレシーバを
含むアナログ回路である。ＵＳＢではＤＰ（Ｄａｔａ
＋）とＤＭ（Ｄａｔａ−）を用いた差動信号によりデー
タを送受信する。
【００４４】クロック生成回路４４０は、装置内部で使
用する４８０ＭＨｚのクロックや、装置内部及びＳＩＥ
で使用する６０ＭＨｚのクロックを生成する。
【００４５】クロック生成回路４４０は、ＯＳＣ、ＰＬ
Ｌ４８０Ｍ、ＰＬＬ６０Ｍを含む。
【００４６】ここでＯＳＣ（発振回路）は、例えば外部
振動子との組み合わせによりベースクロックを生成す
る。
【００４７】ＰＬＬ４８０Ｍは、ＯＳＣ（発振回路）で
生成されたベースクロックに基づいて、ＨＳモードで必
要な４８０ＭＨｚのクロックと、ＦＳモード、装置内部
及びＳＩＥで必要な６０ＭＨｚのクロックを生成するＰ
ＬＬ（Phase Locked Loop）である。なお、ＨＳモード
で送受信を行う場合には、このＰＬＬ４８０Ｍによるク
ロック生成を有効にする必要がある。
【００４８】ＰＬＬ６０Ｍは、ＯＳＣ（発振回路）で生
成されたベースクロックに基づいて、ＦＳモード、装置
内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成す
る。なお、このＰＬＬ６０Ｍによるクロック生成を有効
にしている時には、ＨＳモードでの送受信は不可とな
る。
【００４９】クロック制御回路４５０は、ＳＩＥからの
各種の制御信号を受け、クロック生成回路４４０を制御
する処理などを行う。なお、クロック生成回路４４０に
より生成された６０ＭＨｚのシステムクロックはクロッ
ク制御回路４５０を介してＳＩＥに出力される。
【００５０】１．２ クロック生成回路、クロック制御
回路の構成 図２に、本実施形態のクロック生成回路４４０（クロッ
ク生成手段）、クロック制御回路４５０（クロック制御
手段）の構成例を示す。
【００５１】クロック生成回路４４０が含むＯＳＣ（発
振回路）は、ＸＩＮ、ＸＯＵＴに接続された外部振動子
を用いて発振動作を行い、ベースクロックＲＣＬＫ（例
えば１２〜２４ＭＨｚ）を生成する。そして、このベー
スクロックＲＣＬＫは、ＰＬＬ４８０Ｍ、ＰＬＬ６０
Ｍ、クロック制御回路４５０に出力される。
【００５２】なお、ＸＩＮに入力された外部クロックを
直接にベースクロックとして用いることも可能である。
【００５３】また、ＯＳＣＥＮＢは、ＯＳＣの発振及び
ＸＩからの外部クロックの入力の有効、非有効を設定す
るための信号である。例えば、ＯＳＣＥＮＢ＝「０」
（論理レベル。以下同じ）にすると、ＯＳＣの発振及び
外部クロックの入力が非有効になり、「１」にすると有
効になる。例えばＳＵＳＰＥＮＤＭによって装置がサス
ペンド状態になっている時に、ＯＳＣＥＮＢを「０」に
すれば、ＯＳＣも動作しない完全なサスペンドモードに
移行できる。
【００５４】クロック生成回路４４０が含むＰＬＬ４８
０Ｍは、クロック制御回路４５０からの信号ＥＮＢ４８
０Ｍが「１」であることを条件に、ベースクロックＲＣ
ＬＫに位相同期した４８０ＭＨｚのクロックを生成す
る。そして、この４８０ＭＨｚのクロックを分周するこ
とで得られる６０ＭＨｚのクロックをＣＬＫＨとしてク
ロック制御回路４５０に出力する。なお、４８０ＭＨｚ
のクロックの分周をクロック制御回路４５０側で行うよ
うにしてもよい。
【００５５】クロック生成回路４４０が含むＰＬＬ６０
Ｍは、クロック制御回路４５０からの信号ＥＮＢ６０Ｍ
が「１」であることを条件に、ベースクロックＲＣＬＫ
に位相同期した６０ＭＨｚのクロックを生成する。そし
て、この６０ＭＨｚのクロックをＣＬＫＦとしてクロッ
ク制御回路４５０に出力する。
【００５６】クロック制御回路４５０は、ＳＩＥ（Seri
al Interface Engine）から信号ＳＵＳＰＥＮＤＭ、Ｐ
ＬＬＳＥＬを受け、クロック生成回路４４０でのクロッ
ク生成動作（ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍの自走動
作）を制御する。そして、クロック生成回路４４０によ
り生成されたクロックＣＬＫＨ、ＣＬＫＦに基づいて、
データ転送制御装置内部やＳＩＥ（後段のデータ処理手
段）で使用するシステムクロックＳＹＣＬＫ（同期のた
めの参照クロック）を生成して出力する。
【００５７】なお、信号ＳＵＳＰＥＮＤＭは、データ転
送制御装置（トランシーバマクロ）をサスペンドするた
めの信号であり、ＳＵＳＰＥＮＤＭが「０」になりデー
タ転送制御装置がサスペンドされると、ＯＳＣ（発振回
路）以外の全ての回路が停止する。
【００５８】また、信号ＰＬＬＳＥＬは、ＰＬＬ４８０
ＭとＰＬＬ６０Ｍのどちらを自走動作させるかをＳＩＥ
が選択するための信号であり、ＰＬＬＳＥＬが「０」の
時にはＰＬＬ４８０Ｍが選択され、「１」の時にはＰＬ
Ｌ６０Ｍが選択される。なお、ＨＳモード時、チャープ
（CHIRP)送受信時は、ＰＬＬＳＥＬを「０」にして、Ｐ
ＬＬ４８０Ｍを選択する必要がある。
【００５９】１．２ 動作 次に、本実施形態の動作について図３のタイミング波形
図を用いて説明する。
【００６０】図３のタイミングＴ０でＰＬＬＳＥＬが
「０」になると、４８０ＭＨｚのクロックを生成するＰ
ＬＬ４８０Ｍが選択される。そして、タイミングＴ１
で、ＳＵＳＰＥＮＤＭが「１」になりサスペンドが解除
されると、ＥＮＢ４８０Ｍが「１」になり、ＰＬＬ４８
０Ｍの自走動作（クロック生成動作）がイネーブルされ
る。
【００６１】そして、ＯＳＣからのベースクロックＲＣ
ＬＫ（或いはＲＣＬＫを分周したクロック）に基づくカ
ウント動作が開始し、タイミングＴ３でカウント動作が
終了すると、ＳＴＡＢＬＥ４８０Ｍが「１」になる。即
ち、ＰＬＬ４８０Ｍの自走動作が安定したと想定される
タイミング（ＵＳＢ２．０の規格で要求される４８０Ｍ
Ｈｚ＋／−５００ｐｐｍのクロックが生成されると想定
されるタイミング）で、ＳＴＡＢＬＥ４８０Ｍが「１」
になる。
【００６２】すると、信号ＳＹＣＬＫＥＮＢ（ＳＹＣＬ
Ｋのマスク信号）が「１」になり、ＰＬＬ４８０Ｍから
のＣＬＫＨ（４８０ＭＨｚを分周した６０ＭＨｚのクロ
ック）で生成されるシステムクロックＳＹＣＬＫ（同じ
く６０ＭＨｚのクロック）が、データ転送制御装置内部
及びＳＩＥ（後段のデータ処理手段）に供給されるよう
になる。
【００６３】なお図３では、タイミングＴ１〜Ｔ３の期
間（ＰＬＬ４８０Ｍの自走動作の安定に要する期間）を
測定するために、発振回路ＯＳＣからのベースクロック
ＲＣＬＫに基づくカウント動作を行っている。このＲＣ
ＬＫは、図２の信号ＯＳＣＥＮＢが「１」になり、発振
回路ＯＳＣの発振動作が安定すると、それ以降は安定し
たクロックになる。従って、このＲＣＬＫを用いること
で、Ｔ１〜Ｔ３の期間を安定して測定できるようにな
る。
【００６４】タイミングＴ４でＰＬＬＳＥＬが「１」に
なると、６０ＭＨｚのクロックを生成するＰＬＬ６０Ｍ
が選択されると共にＥＮＢ６０Ｍが「１」になり、ＰＬ
Ｌ６０Ｍの自走動作（クロック生成動作）がイネーブル
される。
【００６５】そして、ベースクロックＲＣＬＫに基づく
カウント動作が開始し、タイミングＴ６でカウント動作
が終了すると、ＳＴＡＢＬＥ６０Ｍ（ＰＬＬ６０Ｍの自
走動作が安定したことを示す信号）が「１」になり、シ
ステムクロックＳＹＣＬＫのマスク信号であるＳＹＣＬ
ＫＥＮＢを用いたクロック切り替えが行われる。より具
体的には、クロック切り替え前は、ＰＬＬ４８０Ｍから
のＣＬＫＨに基づき生成されていたシステムクロックＳ
ＹＣＬＫが、クロック切り替え後はＰＬＬ６０Ｍからの
ＣＬＫＦに基づき生成されて、データ転送制御装置内部
及びＳＩＥに供給されるようになる。
【００６６】本実施形態では、図３のＡ１に示すように
ＰＬＬ４８０Ｍの自走動作（クロック生成動作）をディ
スエーブル（終了）する前に、Ａ２に示すようにＰＬＬ
６０Ｍの自走動作をイネーブル（開始）している。そし
て、Ａ３に示すようにＰＬＬ６０Ｍの自走動作が安定し
たと判断された後に、Ａ４に示すようにシステムクロッ
クＳＹＣＬＫを生成するためのクロックを、ＣＬＫＨ
（ＰＬＬ４８０Ｍ）からＣＬＫＦ（ＰＬＬ６０Ｍ）に切
り替えている。
【００６７】このようにすれば、図３のＡ４に示すクロ
ック切り替え時において、ＰＬＬ６０Ｍからのクロック
ＣＬＫＦが安定して出力されていることが保証（Ａ３参
照）される。そして、クロックＣＬＫＨから、この安定
したクロックＣＬＫＦに、システムクロックＳＹＣＬＫ
の生成元となるクロックが切り替わる。従って、図３の
Ａ４に示すクロック切り替えを行った場合にも、常に安
定したシステムクロックＳＹＣＬＫをデータ転送制御装
置やＳＩＥに対して供給できるようになり、これらのデ
ータ転送制御装置やＳＩＥが誤動作するのを防止でき
る。
【００６８】そして、このようなクロック（ＰＬＬ）の
切り替えを行い、図３のＡ１に示すようにＰＬＬ４８０
Ｍの自走動作をディスエーブルすれば、その後は、ＰＬ
Ｌ４８０Ｍは動作しなくなり、ＰＬＬ６０Ｍだけが動作
するようになる。従って、ＰＬＬ４８０Ｍでの消費電力
をほぼ零にすることが可能になり、データ転送制御装置
全体の消費電力を大幅に低減できる。
【００６９】即ち、高速なＨＳモードでは、ＰＬＬ４８
０Ｍが動作し、ＰＬＬ４８０ＭからのＣＬＫＨでＳＹＣ
ＬＫが生成される一方で、低速なＦＳモードでは、ＰＬ
Ｌ４８０Ｍの動作が停止し、ＰＬＬ６０ＭからのＣＬＫ
ＦでＳＹＣＬＫが生成されるようになる。従って、ＦＳ
モードにおいてＰＬＬ４８０Ｍが動作しなくて済むよう
になり、ＦＳモードにおいて無駄な電力が消費されるの
が防止され、ＦＳモードでの消費電力を大幅に低減でき
る。
【００７０】例えば、本実施形態の比較例として、ＰＬ
Ｌ４８０Ｍだけをクロック生成回路に設け、ＦＳモード
の時にはこのＰＬＬ４８０Ｍからのクロックを分周して
システムクロックＳＹＣＬＫを生成する構成を考えるこ
とができる。
【００７１】しかしながら、この比較例では、ＦＳモー
ドの時もＰＬＬ４８０Ｍが動作することになるため、Ｆ
Ｓモードにおいて無駄な電力が消費され、ＦＳモードで
の消費電力を低減できない。
【００７２】これに対して本実施形態では、ＦＳモード
では、ＰＬＬ４８０Ｍは動作せずに、消費電力の少ない
ＰＬＬ６０Ｍだけが動作するようになるため、上記の比
較例に比べてＦＳモードでの消費電力を格段に低減でき
る。
【００７３】１．３ クロック切り替え時におけるシス
テムクロックのマスク 図４、図５に、クロックの切り替え時（図３のタイミン
グＴ４〜Ｔ７）における本実施形態の動作を説明するた
めの詳細なタイミング波形図を示す。
【００７４】図４のタイミングＴ４でＰＬＬＳＥＬが
「１」になると、ＥＮＢ６０Ｍが「１」になり、ＰＬＬ
６０Ｍの自走動作がイネーブルされる。そして、タイミ
ングＴ５でＰＬＬ６０Ｍの自走動作が非安定状態（斜線
部分）から安定状態になり、タイミングＴ６でベースク
ロックＲＣＬＫに基づくカウント動作が終了すると、図
４のＢ１に示すようにＲＣＬＫの立ち上がりエッジでカ
ウント終了信号ＣＯＶＥＲが「１」になる。これによ
り、Ｂ２に示すように信号ＳＴＡＢＬＥ４８０Ｍが
「１」から「０」に変化する。
【００７５】次に、図４のＢ３に示すようにＲＣＬＫの
次の立ち上がりエッジで信号ＤＣＯＶＥＲが「１」にな
る。これにより、Ｂ４に示すように信号ＳＴＡＢＬＥ６
０Ｍが「０」から「１」に変化する。
【００７６】そして、これらの信号ＳＴＡＢＬＥ４８０
Ｍ、ＳＴＡＢＬＥ６０Ｍの例えば論理和をとることで、
図４のＢ５に示すようにクロックの切り替え期間におい
て「０」（第１のレベル）になる信号ＳＹＣＬＫＥＮＢ
が生成される。そして、この信号ＳＹＣＬＫＥＮＢによ
りシステムクロックＳＹＣＬＫをマスクすることで（Ｓ
ＹＣＬＫＥＮＢとＳＹＣＬＫの論理積をとることで）、
Ｂ６に示すようにＳＹＣＬＫが所与の期間ＴＭだけ
「０」（第１のレベル。「１」でもよい）に設定される
ようになる。
【００７７】このように本実施形態では、システムクロ
ックＳＹＣＬＫを生成するためのクロックをＣＬＫＨ
（ＰＬＬ４８０Ｍ）からＣＬＫＦ（ＰＬＬ６０Ｍ）に切
り替える際に、ＳＹＣＬＫが期間ＴＭだけ「０」に設定
される。従って、ＣＬＫＨからＣＬＫＦへの切り替えに
より不安定な状態となったクロックが、ＳＹＣＬＫとし
てデータ転送制御装置やＳＩＥ（後段のデータ処理手
段）に供給されないようになる。また、ＣＬＫＨの位相
とＣＬＫＦの位相がずれていた場合にも、これらを上手
く繋ぎ合わせることが可能になる。この結果、ＳＹＣＬ
Ｋに発生するグリッチ（細いひげ状のパルス）等が原因
となってデータ転送制御装置やＳＩＥが誤動作する事態
を、効果的に防止できる。
【００７８】なお本実施形態では、システムクロックＳ
ＹＣＬＫが「０」に設定される期間ＴＭが、ＰＬＬ４８
０ＭやＰＬＬ６０Ｍのクロック生成に用いられるベース
クロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）に基づい
て設定される。即ち、期間ＴＭが、図４のＢ１、Ｂ３に
示すＲＣＬＫのエッジ間の間隔になる（ＲＣＬＫの１ク
ロック分の長さになる）。従って、クロック切り替え時
においても安定した信号状態になっているベースクロッ
クＲＣＬＫに基づいて、クロックの切り替え期間ＴＭの
長さを設定できるようになる。またクロック切り替え時
に、ＣＬＫＨやＣＬＫＦを、信号ＳＹＣＬＫＥＮＢを用
いて確実にマスクできるようになる。
【００７９】１．４ グリッチ発生の防止 本実施形態ではクロック切り替え時におけるグリッチの
発生を確実に防止するために、次に説明するような手法
を採用している。
【００８０】即ち図５のＣ１に示すように、カウント終
了信号ＣＯＶＥＲが「１」になると、ＰＬＬ４８０Ｍか
らのＣＬＫＨが「０」になるのを探す（「０」になるの
を待つ）。そして、ＣＬＫＨが「０」（第１のレベル）
になったことを条件に（ＣＬＫＨの立ち下がりエッジ
で）、図５のＣ２に示すように、マスク信号ＳＹＣＬＫ
ＥＮＢを「０」に設定し、ＳＹＣＬＫＥＮＢとＣＬＫＨ
との論理積に基づき生成されているシステムクロックＳ
ＹＣＬＫを、「０」レベルに固定する。
【００８１】このようにすれば、システムクロックＳＹ
ＣＬＫが図５のＣ３に示すように「１」から「０」に変
化した後、「０」から「１」に変化する前に、ＳＹＣＬ
Ｋが「０」のレベルに固定されるようになる。即ち、Ｃ
４に示すＣＬＫＨのクロックパルスが、ＳＹＣＬＫＥＮ
Ｂの「０」レベルでマスクされて、ＳＹＣＬＫに「１」
のレベルのグリッチが生じるのを確実に防止できる。
【００８２】また本実施形態では、図５のＣ５に示すよ
うに、カウントオーバ信号ＣＯＶＥＲをＲＣＬＫの１ク
ロック分だけ遅らせた信号ＤＣＯＶＥＲが「１」になる
と、ＰＬＬ６０ＭからのＣＬＫＦが「０」になるのを探
す（「０」になるのを待つ）。そして、ＣＬＫＦが
「０」（第１のレベル）になったことを条件に（ＣＬＫ
Ｆの立ち下がりエッジで）、図５のＣ６に示すように、
マスク信号ＳＹＣＬＫＥＮＢを「１」に設定し、ＳＹＣ
ＬＫＥＮＢとＣＬＫＦの論理積に基づきシステムクロッ
クＳＹＣＬＫを生成するようにする。
【００８３】このようにすれば、システムクロックＳＹ
ＣＬＫが図５のＣ７に示すように「０」から「１」に変
化する前に、信号ＳＹＣＬＫＥＮＢによる「０」レベル
のマスクが解除され、ＣＬＫＦがＳＹＣＬＫとして出力
されるようになる。従って、Ｃ８に示すＳＹＣＬＫのク
ロックパルスが細くなってグリッチになってしまう事態
を確実に防止できるようになる。
【００８４】このように本実施形態によれば、クロック
の切り替え期間ＴＭにおいてグリッチが発生するのを確
実に防止できる。従って、このグリッチが原因となって
データ転送制御装置やＳＩＥが含むＤフリップフロップ
が誤ったデータを保持するなどの事態を防止でき、装置
の安定した動作を保証できるようになる。
【００８５】なお、以上のように説明した図３、図４、
図５では、ＣＬＫＨ（ＰＬＬ４８０Ｍ）からＣＬＫＦ
（ＰＬＬ６０Ｍ）にクロックを切り替える場合のタイミ
ング波形例を示したが、ＣＬＫＦ（ＰＬＬ６０Ｍ）から
ＣＬＫＨ（ＰＬＬ４８０Ｍ）へのクロックの切り替え
も、図３、図４、図５と同様のタイミング波形で実現で
きる。
【００８６】１．５ クロック制御回路の詳細な動作 図６、図７、図８に、図２のクロック制御回路４５０の
詳細な動作を説明するための状態遷移図を示す。
【００８７】装置の電源がオンになった後、完全停止の
状態で待機している時に（状態Ｓ０）、信号ＳＵＳＰＥ
ＮＤＭが「１」になると、初期化処理が行われる（状態
Ｓ１）。そして、信号ＰＬＬＳＥＬが「０」の場合に
は、信号ＥＮＢ４８０Ｍが「１」になり（状態Ｓ２。図
３のＴ１）、ＰＬＬ４８０Ｍの自走動作がイネーブルさ
れる。
【００８８】次に、ベースクロックＲＣＬＫによるカウ
ント動作が開始し（状態Ｓ３）、カウントオーバになる
とＰＬＬ４８０ＭからのクロックＣＬＫＨが「０」にな
るのを探す（状態Ｓ４）。そして、クロックＣＬＫＨが
「０」になったことを条件にＣＬＫＨをシステムクロッ
クＳＹＣＬＫとして出力し（状態Ｓ５）、通常動作状態
Ｓ６に移行する。このようにＣＬＫＨが「０」になった
ことを条件にＣＬＫＨをＳＹＣＬＫとして出力すれば、
ＳＹＣＬＫにグリッチが発生するのを効果的に防止でき
る。
【００８９】一方、状態Ｓ１において信号ＰＬＬＳＥＬ
が「１」の場合には、信号ＥＮＢ６０Ｍが１になり（状
態Ｓ７）、ＰＬＬ６０Ｍの自走動作がイネーブルされ
る。
【００９０】次に、ベースクロックＲＣＬＫによるカウ
ント動作が開始し（状態Ｓ８）、カウントオーバになる
とＰＬＬ６０ＭからのクロックＣＬＫＦが「０」になる
のを探す（状態Ｓ９）。そして、ＣＬＫＦが「０」にな
ったことを条件にＣＬＫＦをシステムクロックＳＹＣＬ
Ｋとして出力し（状態Ｓ１０）、通常動作状態Ｓ６に移
行する。
【００９１】通常動作状態Ｓ６において信号ＳＵＳＰＥ
ＮＤＭが「０」になると、システムクロックＳＹＣＬＫ
が「０」になるのを探す（状態Ｓ１１）。そして、ＳＹ
ＣＬＫが「０」になると、ＳＹＣＬＫの出力を停止し
（状態Ｓ１２）、信号ＥＮＢ４８０Ｍ、ＥＮＢ６０Ｍを
「０」に設定し（状態Ｓ１３）、完全停止状態Ｓ０に移
行する。
【００９２】また通常動作状態Ｓ６で信号ＰＬＬＳＥＬ
が「０」から「１」に切り替わると、信号ＥＮＢ６０Ｍ
が「１」に設定される（図７の状態Ｓ２０）。すると、
ベースクロックＲＣＬＫによるカウント動作が開始し
（状態Ｓ２１）、カウントオーバになるとＰＬＬ４８０
ＭからのクロックＣＬＫＨが「０」になるのを探す（状
態Ｓ２２。図５のＣ１）。そして、ＣＬＫＨが「０」に
なると、ＳＹＣＬＫの出力をマスク信号ＳＹＣＬＫＥＮ
Ｂを用いて停止する（状態Ｓ２３。図５のＣ２）。
【００９３】次に、ＰＬＬ６０ＭからのクロックＣＬＫ
Ｆが「０」になるのを探す（状態Ｓ２４。図５のＣ
５）。そしてＣＬＫＦが「０」になると、信号ＳＹＣＬ
ＫＥＮＢを「１」に設定して（図５のＣ６）、ＣＬＫＦ
をシステムクロックＳＹＣＬＫとして出力し（状態Ｓ２
５）、図６に示す通常動作のステートＳ６に移行する。
【００９４】図７の状態Ｓ２２〜Ｓ２５のようにクロッ
ク切り替えを行えば、ＣＬＫＨからＣＬＫＦへのクロッ
ク切り替え時に、システムクロックＳＹＣＬＫにグリッ
チが発生するのを効果的に防止できる。
【００９５】一方、図６の通常動作状態Ｓ６で信号ＰＬ
ＬＳＥＬが「１」から「０」に切り替わると、信号ＥＮ
Ｂ４８０Ｍが「１」に設定される（図８の状態Ｓ３
０）。すると、ベースクロックＲＣＬＫによるカウント
動作が開始し（状態Ｓ３１）、カウントオーバになると
ＰＬＬ６０ＭからのクロックＣＬＫＦが「０」になるの
を探す（状態Ｓ３２）。そして、ＣＬＫＦが「０」にな
ると、ＳＹＣＬＫの出力をマスク信号ＳＹＣＬＫＥＮＢ
を用いて停止する（状態Ｓ３３）。
【００９６】次に、ＰＬＬ４８０ＭからのクロックＣＬ
ＫＨが「０」になるのを探す（状態Ｓ３４）。そしてＣ
ＬＫＨが「０」になると、信号ＳＹＣＬＫＥＮＢを
「１」に設定して、ＣＬＫＨをシステムクロックＳＹＣ
ＬＫとして出力し（状態Ｓ３５）、図６に示す通常動作
のステートＳ６に移行する。
【００９７】図８の状態Ｓ３２〜Ｓ３５のようにクロッ
ク切り替えを行えば、ＣＬＫＦからＣＬＫＨへのクロッ
ク切り替え時に、システムクロックＳＹＣＬＫにグリッ
チが発生するのを効果的に防止できる。
【００９８】１．６ ＰＬＬ４８０Ｍ、ＰＬＬ６０Ｍの
詳細例 図９にＰＬＬ４８０Ｍの詳細な構成例を示す。
【００９９】このＰＬＬ４８０Ｍは、位相比較器８０、
チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ
（Voltage Controlled Oscillator）８６、分周器８８
などを含む。
【０１００】ここで位相比較器８０は、ベースクロック
ＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８から
のクロックＤＣＬＫ４の位相を比較し、位相誤差信号Ｐ
ＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤ
Ｗは位相遅れ信号）。
【０１０１】チャージポンプ回路８２は、位相比較器８
０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作
を行う。より具体的には、ＰＵＰがアクティブになる
と、フィルタ回路８４が含むコンデンサを充電する動作
を行い、ＰＤＷがアクティブになると、コンデンサを放
電する動作を行う。そして、フィルタ回路８４により平
滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。
【０１０２】ＶＣＯ８６は、制御電圧ＶＣに応じてその
発振周波数が可変に制御される発振動作を行い、４８０
ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、
制御電圧ＶＣが高くなると発振周波数も高くなり、制御
電圧ＶＣが低くなると発振周波数も低くなる。
【０１０３】ＶＣＯ８６により生成されたクロックＱＣ
ＬＫ０〜４は、バッファＢＦ００〜０４、ＢＦ１０〜１
４を介してＣＬＫ０〜４として外部に出力される。な
お、ＢＦ２０〜２３はＢＦ２４との負荷合わせのための
ダミーのバッファである。
【０１０４】分周器８８は、バッファＢＦ０４、ＢＦ２
４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ
４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４
を位相比較器８０に出力する。
【０１０５】図９の構成のＰＬＬ４８０Ｍによれば、ベ
ースクロックＲＣＬＫに位相同期した高周波数の４８０
ＭＨｚのクロックＣＬＫ４を生成できるようになる。な
お、この生成されたクロックＣＬＫ４は、図示しない分
周器により分周されて、６０ＭＨｚのＣＬＫＨとして図
２のクロック制御回路４５０に出力されることになる。
【０１０６】図１０に、図９のＶＣＯ８６の構成例を示
す。
【０１０７】このＶＣＯ８６は、５段（広義には奇数
段）のシリアル接続された差動出力コンパレータＤＣＰ
０〜４（反転回路）を含み、各ＤＣＰ０〜４の差動出力
Ｑ、ＸＱは、シングルエンド出力コンパレータＳＣＰ０
〜４の差動入力に入力される。そして、ＳＣＰ０〜４の
出力がＶＣＯ８６の出力クロックＱＣＬＫ０〜４にな
る。また、制御電圧ＶＣが変化すると、差動出力コンパ
レータＤＣＰ０〜４の電流源に流れる電流が変化し、発
振周波数が変化する。
【０１０８】図１１に、ＰＬＬ６０Ｍの詳細な構成例を
示す。
【０１０９】このＰＬＬ６０Ｍは、分周器８９、位相比
較器９０、チャージポンプ回路９２、フィルタ回路９
４、ＶＣＯ９６、分周器９７、９８などを含む。
【０１１０】ここで位相比較器９０は、分周器８９から
のクロックＤＲＣＬＫ（ベースクロックＲＣＬＫを分周
したクロック）と分周器９８からのクロックＤＣＬＫＦ
の位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力す
る。
【０１１１】チャージポンプ回路９２は、位相比較器９
０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作
を行う。より具体的には、ＰＵＰがアクティブになる
と、フィルタ回路９４が含むコンデンサを充電する動作
を行い、ＰＤＷがアクティブになると、コンデンサを放
電する動作を行う。そして、フィルタ回路９４により平
滑化された制御電圧ＶＣがＶＣＯ９６に与えられる。
【０１１２】ＶＣＯ９６は、制御電圧ＶＣに応じてその
発振周波数が可変に制御される発振動作を行い、１２０
ＭＨｚのクロックＱＣＬＫを生成する。
【０１１３】分周器９７は、ＶＣＯ９６から入力される
クロックＱＣＬＫを分周（１／２）して、分周後の６０
ＭＨｚのクロックＣＬＫＦを図２のクロック制御回路４
５０に出力する。
【０１１４】分周器９８は、分周器９７から入力される
クロックＱＣＬＫＦを分周（１／Ｎ）して、分周後のク
ロックＤＣＬＫＦを位相比較器９０に出力する。
【０１１５】図１１の構成のＰＬＬ６０Ｍによれば、ベ
ースクロックＲＣＬＫに位相同期した６０ＭＨｚのクロ
ックＣＬＫＦを生成し、図２のクロック制御回路４５０
に出力できるようになる。
【０１１６】図１２に、図１１のＶＣＯ９６の構成例を
示す。
【０１１７】このＶＣＯ９６は、３段のシリアル接続さ
れた差動出力コンパレータＤＣＰ１０〜１２（反転回
路）を含む。そして、最終段の差動出力コンパレータＤ
ＣＰ１２の差動出力ＸＱ、Ｑは、シングルエンド出力コ
ンパレータＳＣＰ１０の差動入力に入力され、ＳＣＰ１
０の出力がＶＣＯ９６の出力クロックＱＣＬＫになる。
また、制御電圧ＶＣが変化すると、差動出力コンパレー
タＤＣＰ１０〜１２の電流源に流れる電流が変化し、発
振周波数が変化する。
【０１１８】図１３（Ａ）に、図１０、図１２のＶＣＯ
が含む差動出力コンパレータ（差動増幅器）の構成例を
示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩ
がゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン
電極に接続されたＮ型トランジスタＮＴ１、ＮＴ２と、
差動出力Ｑがゲート電極に接続され、差動出力ＸＱ、Ｑ
がドレイン電極に接続されたＰ型トランジスタＰＴ１、
ＰＴ２と、制御電圧ＶＣがゲート電極に接続されたＮ型
トランジスタＮＴ３（電流源）を含む。
【０１１９】さて、図１２のＶＣＯ９６（１２０ＭＨｚ
発振）では、差動出力コンパレータＤＣＰ１０〜１２や
シングルエンド出力コンパレータＳＣＰ１０が含むトラ
ンジスタのサイズ等が、１２０ＭＨｚ（６０ＭＨｚ）の
発振用に最適化されている。従って、図１０のＶＣＯ８
６（４８０ＭＨｚ発振）に比べて、図１２のＶＣＯ９６
の消費電力は格段に小さくなる。このため、図１０のＶ
ＣＯ８６を含むＰＬＬ４８０Ｍの消費電流は例えば約３
３ｍＡというように非常に大きくなるのに対して、図１
２のＶＣＯ９６を含むＰＬＬ６０Ｍの消費電流は例えば
約１．５ｍＡというように非常に小さくなる。
【０１２０】従って、ＨＳモードの時にはＰＬＬ４８０
Ｍを用いてクロックを生成する一方で、ＦＳモードの時
にはＰＬＬ４８０Ｍの動作を停止し、ＰＬＬ６０Ｍのみ
を用いてクロックを生成するようにすれば、ＰＬＬでの
消費電流を例えば約１／２２倍にすることが可能にな
り、データ転送制御装置の省力化を図れる。
【０１２１】なお図９、図１１のＰＬＬ４８０Ｍ、ＰＬ
Ｌ６０Ｍにおいて、チャージポンプ回路８２、９２を設
けない構成としてもよい。また、ＶＣＯ８６、９６の代
わりに電流制御の発振手段を設けるようにしてもよい。
【０１２２】また、ＶＣＯ８６、９６に含ませる反転回
路は図１３（Ａ）に示す差動出力コンパレータに限定さ
れず、種々の変形実施が可能である。例えば図１３
（Ｂ）に示す反転回路では、Ｐ型トランジスタＰＴ４、
ＰＴ５、Ｎ型トランジスタＮＴ４、ＮＴ５が直列接続さ
れる。そして、これらのトランジスタに流れる電流が、
ＰＴ４、ＮＴ５のゲート電極に接続される制御電圧ＶＣ
Ｑ、ＶＣにより制御されて、発振周波数が可変に制御さ
れる。
【０１２３】１．７ クロックの切り替えタイミング 次に、ＵＳＢ２．０におけるクロックの最適な切り替え
タイミングについて説明する。
【０１２４】図１４は、本実施形態のデータ転送制御装
置（電子機器）がバスに接続された時（デバイスアタッ
チ）のタイミング波形図の例である。
【０１２５】デバイスアタッチの時には、本実施形態の
データ転送制御装置はＨＳモードで動作を開始する。こ
のため、信号ＰＬＬＳＥＬは「０」に設定される（ＰＬ
Ｌ４８０Ｍを選択）。また、信号ＸＣＶＲＳＥＬ
（「０」の時にＨＳのトランシーバを有効にし、「１」
の時にＦＳのトランシーバを有効にする信号）、信号Ｔ
ＥＲＭＳＥＬ（「０」の時にＨＳターミネーションを有
効にし、「１」の時にＦＳターミネーションを有効にす
る信号）は共に「０」に設定される。
【０１２６】図１４のタイミングＴ０でＶＢＵＳが有効
であると判断されると、タイミングＴ１でＳＩＥが、信
号ＲＥＳＥＴをアサートすると共に信号ＳＵＳＰＥＮＤ
Ｍをネゲートする。そして、デバイスアタッチの時に
は、ＰＬＬＳＥＬが「０」に設定されてＰＬＬ４８０Ｍ
が選択されているため、タイミングＴ１でＰＬＬ４８０
Ｍの自走動作がイネーブルされる。
【０１２７】次に、タイミングＴ２で信号ＲＥＳＥＴが
ネゲートされ、タイミングＴ３でＰＬＬ４８０Ｍが安定
したクロックＣＬＫＨを出力するようになる。そして、
このＣＬＫＨに基づいて生成されたシステムクロックＳ
ＹＣＬＫがＳＩＥに供給される。
【０１２８】次に、タイミングＴ４で信号ＸＣＶＲＳＥ
Ｌ、ＴＥＲＭＳＥＬが「１」になり、ＦＳトランシーバ
及びＦＳターミネーションが有効になる。そして、タイ
ミングＴ５で、ダウンストリームのポートからリセット
（ＳＥ０）が送出され、ＨＳ検出のハンドシェークが開
始される。
【０１２９】図１５は、ＨＳモードをサポートしていな
いポートに本実施形態のデータ転送制御装置が接続され
た場合の、ＨＳ検出ハンドシェークのタイミング波形図
の例である。
【０１３０】図１５のタイミングＴ０でＨＳ検出ハンド
シェークが開始される。そして、タイミングＴ１で、信
号ＸＣＶＲＳＥＬが「０」になり、ＨＳトランシーバが
有効になる。そして、チャープ（Ｋ）の送出が開始され
る。なお、このチャープ（Ｋ）の送出時には、ビットス
タッフ（ＢＳ）処理及びＮＲＺＩ処理はディスエーブル
され、「０」で埋め尽くされたデータが出力される。
【０１３１】タイミングＴ２で、チャープ（Ｋ）の送出
が終了する。そして、ダウンストリームのポートがＨＳ
モードをサポートしている場合には、タイミングＴ３か
らチャープ（Ｋ）の送出が開始される。しかしながら、
タイミングＴ４では、チャープを検出できなかったた
め、この時点で、本実施形態のデータ転送制御装置はＦ
Ｓモードに戻り、リセットシーケンスが終了するのを待
つ。そして、タイミングＴ６でリセットシーケンスが終
了し、タイミングＴ７でＦＳモードでの通常動作に移行
する。
【０１３２】このようにタイミングＴ４になると転送モ
ードがＦＳモードに確定する。また、タイミングＴ４と
Ｔ６の間はＦＳモードのリセットフェーズであるため、
パケットが送受信されることもない。そこで本実施形態
では図１５に示すように、タイミングＴ４とＴ６の間の
タイミングＴ５で、ＳＩＥが信号ＰＬＬＳＥＬを「１」
に設定し、ＰＬＬ４８０Ｍの自走動作をディスエーブル
すると共にＰＬＬ６０Ｍの自走動作をイネーブルする。
すると、図３で説明したようなクロック切り替えが行わ
れ、システムクロックＳＹＣＬＫの生成元になるクロッ
クが、ＰＬＬ４８０ＭのクロックＣＬＫＨからＰＬＬ６
０ＭのクロックＣＬＫＦに切り替わる。
【０１３３】このように本実施形態では、ＰＬＬ４８０
ＭからのクロックＣＬＫＨで動作している状態で、バス
に接続されるポートがＨＳモード（第１の転送モード）
をサポートしてる否かが検出される。
【０１３４】そして、バスに接続されるポートがＨＳモ
ードをサポートしていないと検出された場合には、ＳＩ
Ｅ（後段のデータ処理手段）からの信号ＰＬＬＳＥＬ
（選択信号）に基づいて、ＰＬＬ４８０Ｍの自走動作が
ディスエーブルされる。これにより、それ以降は、ＰＬ
Ｌ６０ＭからのクロックＣＬＫＦでデータ転送制御装置
及びＳＩＥが動作するようになる。そして、ＰＬＬ４８
０Ｍの自走動作はディスエーブルされるため、このＰＬ
Ｌ４８０Ｍで無駄な電力が消費されるのを防止できるよ
うになり、データ転送制御装置の省力化を図れる。
【０１３５】なお、ＰＬＬ６０ＭのＣＬＫＦからＰＬＬ
４８０ＭのＣＬＫＨにクロックを切り替える場合として
は、ＦＳモードで動作している状態で本実施形態のデー
タ転送制御装置がバスから取り外され（デタッチ）、そ
の後に、ＨＳモードのポートが接続されるバスにアタッ
チされた場合などを考えることができる。
【０１３６】２．電子機器 次に、本実施形態のデータ転送制御装置を含む電子機器
の例について説明する。
【０１３７】例えば図１６（Ａ）に電子機器の１つであ
るプリンタの内部ブロック図を示し、図１７（Ａ）にそ
の外観図を示す。ＣＰＵ（マイクロコンピュータ）５１
０はシステム全体の制御などを行う。操作部５１１はプ
リンタをユーザが操作するためのものである。ＲＯＭ５
１６には、制御プログラム、フォントなどが格納され、
ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能す
る。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ
転送を行うためのＤＭＡコントローラである。表示パネ
ル５１９はプリンタの動作状態をユーザに知らせるため
のものである。
【０１３８】ＵＳＢを介してパーソナルコンピュータな
どの他のデバイスから送られてきたシリアルの印字デー
タは、データ転送制御装置５００によりパラレルの印字
データに変換される。そして、変換後のパラレル印字デ
ータは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字
処理部（プリンタエンジン）５１２に送られる。そし
て、印字処理部５１２においてパラレル印字データに対
して所与の処理が施され、プリントヘッダなどからなる
印字部（データの出力処理を行う装置）５１４により紙
に印字されて出力される。
【０１３９】図１６（Ｂ）に電子機器の１つであるスキ
ャナの内部ブロック図を示し、図１７（Ｂ）にその外観
図を示す。ＣＰＵ５２０はシステム全体の制御などを行
う。操作部５２１はスキャナをユーザが操作するための
ものである。ＲＯＭ５２６には制御プログラムなどが格
納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域とし
て機能する。ＤＭＡＣ５２８はＤＭＡコントローラであ
る。
【０１４０】光源、光電変換器などからなる画像読み取
り部（データの取り込み処理を行う装置）５２２により
原稿の画像が読み取られ、読み取られた画像のデータは
画像処理部（スキャナエンジン）５２４により処理され
る。そして、処理後の画像データは、ＣＰＵ５２０又は
ＤＭＡＣ５２８によりデータ転送制御装置５００に送ら
れる。データ転送制御装置５００は、このパラレルの画
像データをシリアルデータに変換し、ＵＳＢを介してパ
ーソナルコンピュータなどの他のデバイスに送信する。
【０１４１】図１６（Ｃ）に電子機器の１つであるＣＤ
−ＲＷドライブの内部ブロック図を示し、図１７（Ｃ）
にその外観図を示す。ＣＰＵ５３０はシステム全体の制
御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操
作するためのものである。ＲＯＭ５３６には制御プログ
ラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワ
ーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコン
トローラである。
【０１４２】レーザ、モータ、光学系などからなる読み
取り＆書き込み部（データの取り込み処理を行う装置又
はデータの記憶処理を行うための装置）５３３によりＣ
Ｄ−ＲＷ５３２から読み取られたデータは、信号処理部
５３４に入力され、エラー訂正処理などの所与の信号処
理が施される。そして、信号処理が施されたデータが、
ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御
装置５００に送られる。データ転送制御装置５００は、
このパラレルのデータをシリアルデータに変換し、ＵＳ
Ｂを介してパーソナルコンピュータなどの他のデバイス
に送信する。
【０１４３】一方、ＵＳＢを介して他のデバイスから送
られてきたシリアルのデータは、データ転送制御装置５
００によりパラレルのデータに変換される。そして、こ
のパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８
により信号処理部５３４に送られる。そして、信号処理
部５３４においてこのパラレルデータに対して所与の信
号処理が施され、読み取り＆書き込み部５３３によりＣ
Ｄ−ＲＷ５３２に記憶される。
【０１４４】なお、図１６（Ａ）、（Ｂ）、（Ｃ）にお
いて、ＣＰＵ５１０、５２０、５３０の他に、データ転
送制御装置５００でのデータ転送制御のためのＣＰＵを
別に設けるようにしてもよい。
【０１４５】本実施形態のデータ転送制御装置を電子機
器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデ
ータ転送が可能になる。従って、ユーザがパーソナルコ
ンピュータなどによりプリントアウトの指示を行った場
合に、少ないタイムラグで印字が完了するようになる。
また、スキャナへの画像取り込みの指示の後に、少ない
タイムラグで読み取り画像をユーザは見ることができる
ようになる。また、ＣＤ−ＲＷからのデータの読み取り
や、ＣＤ−ＲＷへのデータの書き込みを高速に行うこと
ができるようになる。
【０１４６】また、本実施形態のデータ転送制御装置を
電子機器に用いれば、バスに接続される他の電子機器の
転送モード（ＨＳモード、ＦＳモード）に応じた最適な
クロックで、データ転送制御装置や電子機器を動作させ
ることが可能になる。これにより、電子機器の省力化を
図れる。また、クロック切り替え時に動作不良が生じる
のを防止できるため、電子機器の動作安定性、信頼性を
向上できる。
【０１４７】なお本実施形態のデータ転送制御装置を適
用できる電子機器としては、上記以外にも例えば、種々
の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁
気ディスクドライブ（ＭＯ）、ハードディスクドライ
ブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電
話機、プロジェクタ、パーソナルコンピュータ、電子手
帳、ワードプロセッサなど種々のものを考えることがで
きる。
【０１４８】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。
【０１４９】例えば、本発明のデータ転送制御装置の構
成は、図１に示す構成に限定されるものではない。
【０１５０】また、クロック生成手段、クロック制御手
段の構成や動作も図２〜図７で説明したものに限定され
ず、種々の変形実施が可能である。
【０１５１】また、第１、第２のＰＬＬ（ＰＬＬ４８０
Ｍ、ＰＬＬ６０Ｍ）の構成も図９〜図１３（Ｂ）で説明
したものに限定されない。例えば、第１、第２のＰＬＬ
の発振手段（ＶＣＯ８６、９６）以外のブロック（位相
比較手段、チャージポンプ手段、フィルタ手段又は分周
手段等）の一部又は全てを、第１、第２のＰＬＬ間で共
通化するようにしてもよい。このようにすれば、これら
の第１、第２のＰＬＬを含むクロック生成手段の小規模
化を図れるようになる。
【０１５２】また、本発明は、ＵＳＢ２．０でのデータ
転送に適用されることが特に望ましいが、これに限定さ
れるものではない。例えばＵＳＢ２．０と同様の思想に
基づく規格やＵＳＢ２．０を発展させた規格におけるデ
ータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態のデータ転送制御装置の構成例を示
す図である。
【図２】クロック生成回路、クロック制御回路の構成例
を示す図である。
【図３】本実施形態の動作について説明するためのタイ
ミング波形図である。
【図４】本実施形態の動作について説明するためのタイ
ミング波形図である。
【図５】本実施形態の動作について説明するためのタイ
ミング波形図である。
【図６】クロック制御回路の動作を説明するための状態
遷移図である。
【図７】クロック制御回路の動作を説明するための状態
遷移図である。
【図８】クロック制御回路の動作を説明するための状態
遷移図である。
【図９】ＰＬＬ４８０Ｍの構成例を示す図である。
【図１０】ＰＬＬ４８０Ｍが含むＶＣＯの構成例を示す
図である。
【図１１】ＰＬＬ６０Ｍの構成例を示す図である。
【図１２】ＰＬＬ６０Ｍが含むＶＣＯの構成例を示す図
である。
【図１３】図１３（Ａ）、（Ｂ）は、反転回路の構成例
を示す図である。
【図１４】デバイスアタッチ時のタイミング波形図であ
る。
【図１５】ＨＳ検出ハンドシェーク時のタイミング波形
図である。
【図１６】図１６（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の内部ブロック図の例である。
【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。
【符号の説明】
ＯＳＣ 発振回路 ＰＬＬ４８０Ｍ ＰＬＬ（４８０ＭＨｚ） ＰＬＬ６０Ｍ ＰＬＬ（６０ＭＨｚ） １０ ＨＳＤＬＬ回路 １２ エラスティシティバッファ ８０ 位相比較器 ８２ チャージポンプ回路 ８４ フィルタ回路 ８６ ＶＣＯ（発振手段） ８８ 分周器 ８９ 分周器 ９０ 位相比較器 ９２ チャージポンプ回路 ９４ フィルタ回路 ９６ ＶＣＯ（発振手段） ９７ 分周器 ９８ 分周器 ４００ データハンドラ回路 ４１０ ＨＳ回路 ４２０ ＦＳ回路 ４３０ アナログフロントエンド回路 ４４０ クロック生成回路（クロック生成手段） ４５０ クロック制御回路（クロック制御手段）

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 バスを介したデータ転送のためのデータ
    転送制御装置であって、 第１、第２のクロックを含む複数のクロックを生成する
    クロック生成手段と、 前記クロック生成手段でのクロック生成を制御し、前記
    クロック生成手段により生成されるクロックに基づい
    て、データ転送制御装置及び後段のデータ処理手段の少
    なくとも一方が使用するシステムクロックを生成するク
    ロック制御手段とを含み、 前記クロック制御手段が、 前記クロック生成手段の第１のクロックの生成動作をデ
    ィスエーブルする前に前記クロック生成手段の第２のク
    ロックの生成動作をイネーブルし、第２のクロックの生
    成動作が安定したと判断された後に、システムクロック
    を生成するためのクロックを第１のクロックから第２の
    クロックに切り替えることを特徴とするデータ転送制御
    装置。
  2. 【請求項２】 請求項１において、 前記クロック生成手段が、 第１のクロックを生成するための第１のＰＬＬと第２の
    クロックを生成するための第２のＰＬＬを含み、 前記クロック制御手段が、 前記第１のＰＬＬの自走動作をディスエーブルする前に
    前記第２のＰＬＬの自走動作をイネーブルし、前記第２
    のＰＬＬの自走動作が安定したと判断された後に、シス
    テムクロックを生成するためのクロックを第１のクロッ
    クから第２のクロックに切り替えることを特徴とするデ
    ータ転送制御装置。
  3. 【請求項３】 請求項１又は２において、 前記クロック制御手段が、 システムクロックを生成するためのクロックが第１のク
    ロックから第２のクロックに切り替わる際に、所与の期
    間だけシステムクロックを第１のレベルに設定すること
    を特徴とするデータ転送制御装置。
  4. 【請求項４】 請求項３において、 システムクロックが第１のレベルに設定される前記所与
    の期間が、前記クロック生成手段でのクロック生成に用
    いられるベースクロックに基づいて設定されることを特
    徴とするデータ転送制御装置。
  5. 【請求項５】 請求項１乃至４のいずれかにおいて、 前記クロック制御手段が、 第１のクロックが第１のレベルになったことを条件に、
    第１のクロックに基づき生成されているシステムクロッ
    クを第１のレベルに設定し、第２のクロックが第１のレ
    ベルになったことを条件に、第２のクロックに基づきシ
    ステムクロックを生成することを特徴とするデータ転送
    制御装置。
  6. 【請求項６】 バスを介したデータ転送のためのデータ
    転送制御装置であって、 第１、第２のクロックを含む複数のクロックを生成する
    クロック生成手段と、 前記クロック生成手段でのクロック生成を制御し、前記
    クロック生成手段により生成されるクロックに基づい
    て、データ転送制御装置及び後段のデータ処理手段の少
    なくとも一方が使用するシステムクロックを生成するク
    ロック制御手段とを含み、 前記クロック制御手段が、 システムクロックを生成するためのクロックが第１のク
    ロックから第２のクロックに切り替わる際に、所与の期
    間だけシステムクロックを第１のレベルに設定すること
    を特徴とするデータ転送制御装置。
  7. 【請求項７】 請求項６において、 システムクロックが第１のレベルに設定される前記所与
    の期間が、前記クロック生成手段でのクロック生成に用
    いられるベースクロックに基づいて設定されることを特
    徴とするデータ転送制御装置。
  8. 【請求項８】 バスを介したデータ転送のためのデータ
    転送制御装置であって、 第１、第２のクロックを含む複数のクロックを生成する
    クロック生成手段と、 前記クロック生成手段でのクロック生成を制御し、前記
    クロック生成手段により生成されるクロックに基づい
    て、データ転送制御装置及び後段のデータ処理手段の少
    なくとも一方が使用するシステムクロックを生成するク
    ロック制御手段とを含み、 前記クロック制御手段が、 第１のクロックが第１のレベルになったことを条件に、
    第１のクロックに基づき生成されているシステムクロッ
    クを第１のレベルに設定し、第２のクロックが第１のレ
    ベルになったことを条件に、第２のクロックに基づきシ
    ステムクロックを生成することを特徴とするデータ転送
    制御装置。
  9. 【請求項９】 バスを介したデータ転送を高速な第１の
    転送モード又は低速な第２の転送モードを用いて行うた
    めのデータ転送制御装置であって、 第１のクロックを生成する第１のＰＬＬと第２のクロッ
    クを生成する第２のＰＬＬを含むクロック生成手段と、 前記クロック生成手段が含む前記第１、第２のＰＬＬを
    制御するクロック制御手段とを含み、 前記クロック制御手段が、 高速な前記第１の転送モードから低速な前記第２の転送
    モードに転送モードが切り替わった場合に、前記第１の
    転送モード用の第１のクロックを生成する前記第１のＰ
    ＬＬの自走動作をディスエーブルすることを特徴とする
    データ転送制御装置。
  10. 【請求項１０】 請求項９において、 前記第１のＰＬＬにより生成される第１のクロックで動
    作している状態で、バスに接続されるポートが前記第１
    の転送モードをサポートしているか否かが検出され、第
    １の転送モードがサポートされていないと検出された場
    合には、後段のデータ処理手段からの選択信号に基づい
    て、前記第１のＰＬＬの自走動作がディスエーブルされ
    ることを特徴とするデータ転送制御装置。
  11. 【請求項１１】 請求項９又は１０において、 前記クロック制御手段が、 前記第１のＰＬＬの自走動作をディスエーブルにする前
    に前記第２のＰＬＬの自走動作をイネーブルし、前記第
    ２のＰＬＬの自走動作が安定したと判断された後に、前
    記第１のＰＬＬの自走動作をディスエーブルすることを
    特徴とするデータ転送制御装置。
  12. 【請求項１２】 請求項１乃至１１のいずれかにおい
    て、 ＵＳＢ（Universal Serial Bus)の規格に準拠したデー
    タ転送を行うことを特徴とするデータ転送制御装置。
  13. 【請求項１３】 請求項１乃至１２のいずれかのデータ
    転送制御装置と、 前記データ転送制御装置及び前記バスを介して転送され
    るデータの出力処理又は取り込み処理又は記憶処理を行
    う装置と、 を含むことを特徴とする電子機器。
JP2000332493A 2000-10-31 2000-10-31 データ転送制御装置及び電子機器 Expired - Fee Related JP3587162B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2000332493A JP3587162B2 (ja) 2000-10-31 2000-10-31 データ転送制御装置及び電子機器
US09/984,218 US7047434B2 (en) 2000-10-31 2001-10-29 Data transfer control device and electronic equipment
KR10-2001-0067003A KR100430908B1 (ko) 2000-10-31 2001-10-30 데이터 전송 제어 장치 및 전자 기기
TW090126937A TW563025B (en) 2000-10-31 2001-10-30 Data transmission control device and electronic machine
CNB011448423A CN1172249C (zh) 2000-10-31 2001-10-31 数据传送控制装置和电子设备
EP01125404A EP1202151A3 (en) 2000-10-31 2001-10-31 Data transfer control device and electronic equipment

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000332493A JP3587162B2 (ja) 2000-10-31 2000-10-31 データ転送制御装置及び電子機器

Publications (2)

Publication Number Publication Date
JP2002141911A true JP2002141911A (ja) 2002-05-17
JP3587162B2 JP3587162B2 (ja) 2004-11-10

Family

ID=18808692

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000332493A Expired - Fee Related JP3587162B2 (ja) 2000-10-31 2000-10-31 データ転送制御装置及び電子機器

Country Status (6)

Country Link
US (1) US7047434B2 (ja)
EP (1) EP1202151A3 (ja)
JP (1) JP3587162B2 (ja)
KR (1) KR100430908B1 (ja)
CN (1) CN1172249C (ja)
TW (1) TW563025B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154343B2 (en) 2003-10-09 2006-12-26 Renesas Technology Corp. Semiconductor integrated circuit with clock generator
US7383371B2 (en) 2003-12-18 2008-06-03 Seiko Epson Corporation Physical layer circuit, data transfer control device, and electronic instrument
JP2010015318A (ja) * 2008-07-02 2010-01-21 Toshiba Corp Ｕｓｂホストコントローラ、情報処理装置及びプログラム
JP2011049877A (ja) * 2009-08-27 2011-03-10 Fujitsu Semiconductor Ltd クロック信号制御回路及びクロック信号制御方法
JP2018511869A (ja) * 2015-03-13 2018-04-26 クアルコム，インコーポレイテッド グリッチフリークロック切替えのための装置、方法、およびシステム
US10509756B2 (en) 2018-03-29 2019-12-17 Seiko Epson Corporation Circuit device, electronic device, and cable harness
US10614015B2 (en) 2018-03-27 2020-04-07 Seiko Epson Corporation Circuit device, electronic device, and cable harness
US10754807B2 (en) 2018-03-29 2020-08-25 Seiko Epson Corporation Circuit device, electronic device, and cable harness
US11368332B2 (en) 2017-01-25 2022-06-21 Seiko Epson Corporation Circuit device, electronic device, and cable harness
US11416438B2 (en) 2017-05-19 2022-08-16 Seiko Epson Corporation Circuit device, electronic device, cable harness, and data transfer method

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100907394B1 (ko) * 2002-07-15 2009-07-10 매그나칩 반도체 유한회사 동기식 회로의 클럭 발생 장치
US7278047B2 (en) * 2002-10-14 2007-10-02 Lexmark International, Inc. Providing different clock frequencies for different interfaces of a device
US7131023B2 (en) * 2003-05-30 2006-10-31 Lucent Technologies Inc. Programmable clock management component reconfiguration upon receipt of one or more control signals to be able to process one or more frequency signals
WO2004109676A1 (ja) * 2003-06-05 2004-12-16 Fujitsu Limited 情報記録再生装置および方法
CN100361040C (zh) * 2004-02-24 2008-01-09 中国科学院计算技术研究所 一种soc架构下的处理器核动态变频装置和方法
KR100990484B1 (ko) * 2004-03-29 2010-10-29 삼성전자주식회사 직렬 버스 통신을 위한 송신 클럭 신호 발생기
US7630395B2 (en) * 2004-05-24 2009-12-08 The United States Of America As Represented By The Secretary Of The Air Force Apparatus and method for providing a data interface to a plurality of radio transceivers
CN1306428C (zh) * 2004-07-13 2007-03-21 海信集团有限公司 通信网络中移动台的高速程序下载系统及其方法
TW200832916A (en) * 2007-01-23 2008-08-01 Holtek Semiconductor Inc Clock generating circuit and method thereof
ITMI20070997A1 (it) * 2007-05-17 2008-11-18 Incard Sa Ic card con clock a bassa precisione
KR101174768B1 (ko) * 2007-12-31 2012-08-17 엘지디스플레이 주식회사 평판 표시 장치의 데이터 인터페이스 장치 및 방법
US8266486B2 (en) * 2008-08-21 2012-09-11 Texas Instruments Incorporated Preventing erroneous operation in a system which may enable unsupported features
CN102571080A (zh) * 2010-12-27 2012-07-11 北京中电华大电子设计有限责任公司 一种支持动态校准的时钟恢复方法和电路
JP5739727B2 (ja) * 2011-05-27 2015-06-24 ルネサスエレクトロニクス株式会社 クロック発生回路
US9503103B2 (en) 2012-04-30 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with a frequency multiplier and method of configuring the phase locked loop
CN103378855B (zh) * 2012-04-30 2016-09-14 台湾积体电路制造股份有限公司 具有倍频器的锁相环及构造锁相环的方法
CN103414468B (zh) * 2013-06-25 2016-08-31 广州思信电子科技有限公司 锁相环系统
CN105406984B (zh) * 2015-10-22 2019-05-31 上海斐讯数据通信技术有限公司 一种实现主备倒换背板时钟的系统及方法
TWI599889B (zh) * 2017-03-14 2017-09-21 芯籟半導體股份有限公司 自動產生時脈的通用序列匯流排控制器及其使用方法
CN107273327B (zh) * 2017-05-11 2021-06-01 建荣集成电路科技(珠海)有限公司 可变速率串行通信方法、装置、通信芯片、存储装置及系统
CN110568905A (zh) * 2019-08-09 2019-12-13 苏州浪潮智能科技有限公司 一种硬盘背板、信号处理方法及介质
CN114564099B (zh) * 2022-01-20 2024-06-04 珠海亿智电子科技有限公司 一种降低usb传输功耗的方法及电子装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778696B2 (ja) 1988-10-31 1995-08-23 富士通株式会社 クロック切り替え制御方式
US5095280A (en) 1990-11-26 1992-03-10 Integrated Circuit Systems, Inc. Dual dot clock signal generator
US6219797B1 (en) * 1993-02-09 2001-04-17 Dallas Semiconductor Corporation Microcontroller with selectable oscillator source
JPH07123001A (ja) 1993-10-28 1995-05-12 Hitachi Ltd クロック信号供給回路
JPH0830351A (ja) 1994-07-11 1996-02-02 Hitachi Ltd マイクロプロセッサ
US5774701A (en) 1995-07-10 1998-06-30 Hitachi, Ltd. Microprocessor operating at high and low clok frequencies
US5790609A (en) * 1996-11-04 1998-08-04 Texas Instruments Incorporated Apparatus for cleanly switching between various clock sources in a data processing system
US5838205A (en) 1997-02-18 1998-11-17 International Business Machines Corporation Variable-speed phase-locked loop system with on-the-fly switching and method therefor
US5844435A (en) * 1997-03-11 1998-12-01 Lucent Technologies Inc Low power, high accuracy clock circuit and method for integrated circuits
JP3176313B2 (ja) 1997-04-01 2001-06-18 埼玉日本電気株式会社 Ｐｌｌシンセサイザ回路
US6275546B1 (en) 1998-06-30 2001-08-14 Hewlett-Packard Company Glitchless clock switch circuit
KR100578112B1 (ko) 1998-10-16 2006-07-25 삼성전자주식회사 메모리 클럭 신호를 제어하는 컴퓨터 시스템 및그 방법
US6157265A (en) * 1998-10-30 2000-12-05 Fairchild Semiconductor Corporation Programmable multi-scheme clocking circuit
JP2000183894A (ja) 1998-12-11 2000-06-30 Toshiba Corp 伝送制御装置
KR100553674B1 (ko) 1999-03-26 2006-02-24 삼성전자주식회사 피씨아이 버스 클럭주파수의 개별적 제어 장치
JP2000293257A (ja) 1999-04-07 2000-10-20 Sanyo Electric Co Ltd マイクロコンピュータ
JP2001051747A (ja) * 1999-08-12 2001-02-23 Fujitsu Ltd クロック制御回路
US6618456B1 (en) * 1999-10-21 2003-09-09 Semtech Corporation Asynchronous timing oscillator re-synchronizer and method
US6587954B1 (en) * 1999-11-24 2003-07-01 Advanced Micro Devices, Inc. Method and interface for clock switching
JP3551907B2 (ja) 2000-09-11 2004-08-11 セイコーエプソン株式会社 クロック信号供給装置およびその制御方法
US6452426B1 (en) * 2001-04-16 2002-09-17 Nagesh Tamarapalli Circuit for switching between multiple clocks

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154343B2 (en) 2003-10-09 2006-12-26 Renesas Technology Corp. Semiconductor integrated circuit with clock generator
US7446615B2 (en) 2003-10-09 2008-11-04 Renesas Technology Corp. Semiconductor integrated circuit with clock generator
US7383371B2 (en) 2003-12-18 2008-06-03 Seiko Epson Corporation Physical layer circuit, data transfer control device, and electronic instrument
JP2010015318A (ja) * 2008-07-02 2010-01-21 Toshiba Corp Ｕｓｂホストコントローラ、情報処理装置及びプログラム
JP2011049877A (ja) * 2009-08-27 2011-03-10 Fujitsu Semiconductor Ltd クロック信号制御回路及びクロック信号制御方法
JP2018511869A (ja) * 2015-03-13 2018-04-26 クアルコム，インコーポレイテッド グリッチフリークロック切替えのための装置、方法、およびシステム
US11368332B2 (en) 2017-01-25 2022-06-21 Seiko Epson Corporation Circuit device, electronic device, and cable harness
US11416438B2 (en) 2017-05-19 2022-08-16 Seiko Epson Corporation Circuit device, electronic device, cable harness, and data transfer method
US10614015B2 (en) 2018-03-27 2020-04-07 Seiko Epson Corporation Circuit device, electronic device, and cable harness
US11030138B2 (en) 2018-03-27 2021-06-08 Seiko Epson Corporation Circuit device, electronic device, and cable harness
US10509756B2 (en) 2018-03-29 2019-12-17 Seiko Epson Corporation Circuit device, electronic device, and cable harness
US10754807B2 (en) 2018-03-29 2020-08-25 Seiko Epson Corporation Circuit device, electronic device, and cable harness

Also Published As

Publication number Publication date
US20020062457A1 (en) 2002-05-23
JP3587162B2 (ja) 2004-11-10
CN1363891A (zh) 2002-08-14
TW563025B (en) 2003-11-21
EP1202151A3 (en) 2003-05-21
KR100430908B1 (ko) 2004-05-10
KR20020034912A (ko) 2002-05-09
EP1202151A2 (en) 2002-05-02
CN1172249C (zh) 2004-10-20
US7047434B2 (en) 2006-05-16

Similar Documents

Publication Publication Date Title
JP3587162B2 (ja) データ転送制御装置及び電子機器
US6707314B2 (en) Integrated circuit device, electronic equipment, and method of placement of an integrated circuit device
US10514747B2 (en) Low-power communication apparatus with wakeup detection and associated methods
JP5785183B2 (ja) 異なるクロック速度で動作中の多重リンクのためにクロック速度を切り換えるように構成されるデバイス及びクロック速度を切り換えるための方法
EP1292894B1 (en) Multiprotocol computer bus interface adapter and method
JP2002198941A (ja) サンプリングクロック生成回路、データ転送制御装置及び電子機器
JP2002135132A (ja) シリアル／パラレル変換回路、データ転送制御装置及び電子機器
US10101764B2 (en) Automatic clock configuration system
KR102228031B1 (ko) 인터페이스 시스템
JP2000232465A (ja) インタフェース制御装置及びインタフェース制御方法
WO2007107957A1 (en) Pseudo-synchronous small register designs with very low power consumption and methods to implement
JP2002198785A (ja) クロック生成回路、データ転送制御装置及び電子機器
KR20170088768A (ko) 반도체 장치
US9713090B2 (en) Low-power communication apparatus and associated methods
US7912989B2 (en) Network interface for decreasing power consumption
EP3739463A1 (en) Circuit for asynchronous data transfer
JP2018121200A (ja) 回路装置、電子機器及びケーブルハーネス
US9886412B2 (en) Communication apparatus having an oscillator that is disabled based on idle state detection of a communication link and associated methods
US10429881B2 (en) Semiconductor device for stopping an oscillating clock signal from being provided to an IP block, a semiconductor system having the semiconductor device, and a method of operating the semiconductor device
JP4248074B2 (ja) 動作タイミング制御機能を有するシステム
JP2006185302A (ja) データ転送制御装置
JP2005122303A (ja) データ転送制御装置、電子機器及びデータ転送制御方法
TWI231096B (en) A method to adjust oscillator automatically
WO2023159415A1 (en) Adaptive low-power signaling to enable link signal error recovery without increased link clock rates
JP4792691B2 (ja) 集積回路装置及び電子機器

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040406

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040604

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040611

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20040616

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040720

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040802

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070820

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100820

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120820

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130820

Year of fee payment: 9

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees