KR100907394B1 - 동기식 회로의 클럭 발생 장치 - Google Patents

Abstract

본 발명은 디지털 시스템으로 공급되는 클럭(clock)를 안정화시키기 위한 동기식 회로의 클럭 발생 장치에 관한 것으로서,

오실레이터로부터 출력되는 클럭(OSC_CLK)를 이용하여 PLL 클럭신호(PLL_CLK)와 PLL 락 신호(PLL_Lock)를 출력하는 아날로그 PLL과; 상기 아날로그 PLL의 동작상태를 제어하고, 상기 PLL 클럭신호(PLL_CLK)를 안정화시킨 시스템 클럭(System_CLK)과 저전력 클럭신호(LowPow_CLK)를 출력하는 시스템 클럭 제어부 및; 상기 시스템 클럭 제어부가 상기 아날로그 PLL의 동작을 제어할 수 있도록 PLL 온 신호(PLL_On)를 출력하고, 상기 시스템 클럭(System_CLK)을 입력받아 정상동작을 행하고, 상기 저전력 클럭신호(LowPow_CLK)를 입력받아 대기모드를 수행하는 디지털 시스템부를 포함하여 구성된 것을 특징으로 한다.

이러한 본 발명은 PLL을 사용하는 디지털 시스템에서 PLL을 온 시키거나 오프 시킬 때 발생할 수 있는 PLL 클럭과 시스템 클럭의 불안정성을 제거할 수 있으며, 시스템이 저전력 상태로 천이시 필요한 저전력 클럭을 오실레이터 클럭과 동기를 맞출 수 있다는 효과가 있다.

Description

동기식 회로의 클럭 발생 장치{Clock generator of synchronous circuit}

도 1은 본 발명의 실시예에 따른 동기식 회로의 클럭 발생 장치의 블럭도.

도 2는 도 1에 도시된 시스템 클럭 제어부의 상세 회로도.

도 3은 실시예의 PLL 동작이 온 상태로 진입함에 따른 타이밍 차트.

도 4는 실시예의 PLL 동작이 오프 상태로 진입함에 따른 타이밍 차트.

본 발명은 동기식 회로의 클럭 발생 장치에 관한 것으로, 보다 상세하게는 PLL(Phase Looked Loop)을 사용하는 디지털 시스템에서 안정된 시스템 클럭을 얻도록 한 동기식 회로의 클럭발생장치에 관한 것이다.

종래 저주파수(Low Frequency)에서 동작하는 반도체 칩들은 외부에서 직접 클럭을 받는 시스템으로 칩이 장착된 보드에서 오실레이터(Osillator)를 이용하여 클럭을 만들고 이를 칩의 클럭 패드(Pad)를 통해서 전달받아 사용하였다.

이런 회로는 칩 외부에서 발생한 클럭을 사용하기 때문에 보드에서 발생한 노이즈(Noise)와 칩 패드를 통해서 전달될 때 발생될 수 있는 노이즈 때문에 안정된 클럭을 얻기가 어렵다는 문제가 있다.

한편, 상술되어진 이유로 클럭에 노이즈가 발생하고, 그러한 노이즈가 상기 디지털 시스템에 공급되면, 상기 디지털 시스템은 오동작을 할 수 있다.

이런 이유로, 최근에는 칩 내부에서 클럭을 발생시키는 방식이 제안되고 있는데, 그 예로써 칩 외부로부터 낮은 주파수의 클럭을 입력받아 동기를 맞추고 높은 주파수를 발생시키는 PLL을 집적시키는 방법이 선호된다.

PLL을 내장한 디지털 시스템에서는 상기 디지털 시스템이 PLL 인에이블(Enable) 신호를 인가하여 상기 PLL을 동작시키고, 상기 PLL은 상기 PLL 인에이블 신호에 의해 동작하여 PLL클럭과 클럭이 안정화 되었다는 신호인 PLL 락(Lock)을 출력한다. 상기 PLL 클럭을 받아 동작하는 디지털 시스템은 보통 주변 장치들을 갖고 있다.

이러한 디지털 시스템은 전원이 온 되어 리셋되면, 상기 디지털 시스템은 초기화 상태가 되면서 상기 PLL로 인에이블 신호를 전송하고, 상기 PLL은 인에이블상태가 되어 PLL 클럭과 PLL 락을 상기 디지털 시스템 측으로 출력한다.

그러나 디지털 시스템이 미처 준비되지 않은 상태에서 PLL클럭이 공급되거나, PLL 클럭의 공급이 중단되면 오동작할 수 있으며, 상기 디지털 시스템에 주변 장치가 구비된 경우에는 상기 주변 장치들에게도 그 영향을 미칠 수 있다.

따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, PLL 온 시점과 오프 시점에 클럭을 사용하는 디지털 시스템이 온/오프 상태 변화에 준비할 마진을 확보하여 디지털 시스템으로 안정화된 PLL 클럭을 제공하는 것을 목 적으로 한다.

상기한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 동기식 회로의 클럭 발생 장치는,

오실레이터로부터 출력되는 클럭(OSC_CLK)를 이용하여 PLL 클럭신호(PLL_CLK)와 PLL 락 신호(PLL_Lock)를 출력하는 아날로그 PLL과;

상기 아날로그 PLL의 동작상태를 제어하고, 상기 오실레이터로부터 출력되는 클럭(OSC_CLK)과 PLL 클럭신호(PLL_CLK) 및 PLL 락 신호(PLL_Lock)를 이용하여 상기 PLL 클럭신호(PLL_CLK)를 소정 시간만큼 지연시킨 시스템 클럭(System_CLK)과 저전력 클럭신호(LowPow_CLK)를 출력하는 시스템 클럭 제어부;

상기 시스템 클럭 제어부가 상기 아날로그 PLL의 동작을 제어할 수 있도록 PLL 온 신호(PLL_On)를 출력하고, 상기 시스템 클럭(System_CLK)을 입력받아 정상동작을 행하고, 상기 저전력 클럭신호(LowPow_CLK)를 입력받아 대기모드를 수행하는 디지털 시스템부를 포함하여 구성된 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다.

도 1을 참조하면, 동기식 회로의 클럭 발생 장치는 아날로그 PLL(10)과 시스템 클럭 제어부(20) 및, 디지털 시스템부(30)를 구비하여 구성된다.

이하, 각 부를 구체적으로 설명한다.

아날로그 PLL(10)은 상기 시스템 클럭 제어부(20)로부터 인가되는 인에이블신호(PLL_Enable)에 의해 동작하여 오실레이터(6)로부터 공급되어 칩 패드(8)를 통 해 공급되는 오실레이터 클럭(OSC_CLK)를 입력받아 위상동기를 행하여 PLL 클럭(PLL_CLK)과 PLL 락(PLL_Lock)을 출력한다.

시스템 클럭 제어부(20)는 디지털 시스템(30)로부터 PLL 온 신호(PLL_On)가 인가되면 아날로그 PLL(10)로 PLL 인에이블신호(PLL_Enable)를 전송하고, PLL 온 상태에서 아날로그 PLL(10)로부터 인가되는 PLL 클럭(PLL_CLK)과 PLL 락(PLL_Lock)을 일정 시간동안 지연시켜 시스템 클럭(System_CLK)을 출력하고 PLL 오프상태인 대기 모드에서는 상기 오실레이터(6)로부터 출력되는 클럭(OSC_CLK)을 입력받아 저전력 상태 클럭(LowPow_CLK)를 출력한다.

디지털 시스템부(30)는 동작전원이 인가되어 리셋되면, 시스템 클럭 제어부(20)로 PLL 온 신호(PLL_On)를 전송하고, 저전력 상태 클럭(LowPow_CLK)을 이용하여 대기모드를 행하고, 시스템 클럭(System_CLK)을 이용하여 소정 정상 동작을 행한다.

여기서, 시스템 클럭 제어부(20)의 세부 구성은 도 2에 도시된 바와 같이, 오실레이터 클럭(OSC_CLK)을 입력받아 분주하여 저전력 상태 클럭을 생성하는 저전력 클럭 분주기(21)와, 상기 저전력 클럭 분주기(21)의 출력을 반전시키는 반전소자(22), reset 단으로 시스템 파워온 리셋을 받고 set 단으로는 디지털 시스템(30)으로부터 인가되는 PLL 온 신호( PLL_ON)를 입력받고 반전소자(22)로부터 출력되는 신호를 클럭으로 입력받아 PLL 인에이블신호(PLL_Enable)를 출력하는 D 플립플롭으로 된 제1지연소자(23), 제1지연소자(23)의 출력과 PLL 락 신호(PLL_Lock)를 AND조합하는 AND게이트(24), AND 게이트(24)로부터의 출력을 PLL 클럭신호(PLL_CLK)를 이용하여 지연시켜 발생한 시스템 클럭(System_CLK)을 출력하는 지연소자(25)로 구성된다.

여기서, 지연소자(25)는 AND게이트(24)의 출력신호를 지연시키기 위한 D 플립플롭(25_1, …, 25_n)이 n개 병렬 연결되어 구성되고, 상기 병렬 연결된 최종 D 플립플롭(25_n)의 출력과 PLL 클럭신호(PLL_CLK)를 AND처리하여 시스템 클럭(System_CLK)을 출력하는 AND 게이트(25a)로 구성된다.

이하, 도 3과 도 4에 제시된 타이밍도를 참조하여 본 발명의 실시예에 따른 동기식 회로의 클럭 발생 장치의 동작을 설명한다.

오실레이터로부터의 클럭(OSC_CLK)(d)이 저전력 클럭 분주기(21)로 인가되면, 저전력 클럭 분주기(21)는 저전력 클럭(LowPow_CLK)(h)을 출력하고, 상기 저전력 클럭(LowPow_CLK)는 반전되어 지연소자(23)인 D플립플롭의 클럭단으로 입력된다.

PLL 온 상태로 진입하는 경우, 디지털 시스템부(30)로부터 전송된 하이레벨의 PLL 온 신호(PLL_On)가 지연소자(23)의 set 단자로 입력되고, 지연소자(23)는 하이상태로 천이된 PLL 인에이블 신호(PLL_Enable)를 아날로그 PLL(10)로 출력한다.

상기 PLL 인에이블 신호(PLL_Enable)를 전달받은 아날로그 PLL(10)은 PLL 클럭 신호(PLL_CLK)(e)와 PLL 락 신호(PLL_Lock)(f)를 출력하는데, AND 게이트(24)는 PLL 락 신호(PLL_Lock)가 하이레벨로 천이될 때, 하이레벨을 출력한다.

이어, 지연소자(25)의 D플립플롭 들은 PLL 클럭신호(PLL_CLK)가 인가될 때, AND 게이트(24)의 출력을 순차적으로 시프트시키며, 최종단에서 시프트된 신호가 AND 게이트(25a)에 의해 PLL 클럭신호(PLL_CLK)와 조합되어 시스템 클럭신호(System_CLK)(g)가 생성된다.

도 3의 시스템 클럭신호(System_CLK)가 갖는 지연시간(D)은 상기 지연소자(25)에 구성된 D플립플롭(25_1∼25_n)의 수에 의해 결정되는 것이고, 상기 지연시간(D)에 의해 PLL 클럭신호(PLL_CLK)에 시스템 클럭신호(System_CLK)가 영향받는 것을 배제할 수 있게 된다.

그리고, 도 3의 (e)에 표시된 A구간은 PLL 클럭신호(PLL_CLK)가 불안정한 영역으로서, (g)에 도시된 바와 같이 시스템 클럭(System_CLK)은 상기 A구간의 PLL 클럭신호(PLL_CLK)와 무관하게 안정된 클럭신호를 디지털 시스템부(30)로 제공한다.

한편, 상기와 같이 정상적으로 동작을 수행하다가 PLL 오프 상태로서 디지털 시스템부(30)가 대기 모드로 절환되면(도 4 참조), 디지털 시스템부(30)는 PLL 온 신호(PLL_On)(j)를 로우상태로 천이시키고, 이로 인해 지연소자(23)는 저전력 클럭신호(LowPow_CLK)의 하강 엣지에 PLL 인에이블 신호(PLL_Enable)(k)를 로우상태로 천이시키는데, 상기 PLL 온 신호(PLL_On)(j)가 로우레벨로 천이된 시점과 상기 PLL 인에이블 신호(PLL_Enable)(k)가 로우레벨로 천이된 시점의 시간차인 타이밍 마진(M)은 반전소자(22)와 지연소자(23)에 의해 상기 저전력 클럭신호(LowPow_CLK)의 ½주기만큼 지연되어 형성되는 것이다.

상기 타이밍 마진(M) 만큼 아날로그 PLL(10)로 인가되는 PLL 인에이블 신호(PLL_Enable)이 지연되어 전달됨에 따라, 아날로그 PLL(10)로부터 출력되는 PLL 클럭신호(PLL_CLK)(m)와 PLL 락 신호(PLL_Lock)(n)에 의해 지연소자(25)는 PLL 온 신호(PLL_On)가 로우상태로 천이된 시점에서 타이밍 마진(M) 만큼 지연된 시스템 클럭(System_CLK)(o)을 출력한다.

한편, 대기모드로 절환됨에 따라 디지털 시스템부(30)로부터 전송된 PLL 온 신호(PLL_On)신호가 로우상태로 천이된 시점부터 바로 디지털 시스템(30)으로 PLL 클럭신호(PLL_CLK)가 인가되지 않으면, 디지털 시스템(30)이 오동작할 확율이 높아지는데, 상기 반전소자(22)에 의해 확보되는 타이밍 마진(M)은 상기 PLL 클럭신호(PLL_CLK)의 공급이 일정 시간동안 지속되도록 하므로서, 시스템을 안정화시킨다.

이상 설명한 바와 같은 본 발명에 의하면, PLL을 사용하는 디지털 시스템에서 PLL을 온 시키거나 오프 시킬 때 발생할 수 있는 PLL 클럭의 불안정성을 제거할 수 있으며, 시스템이 저전력 상태로 천이시 필요한 저전력 클럭을 오실레이터 클럭과 동기를 맞출 수 있다는 효과가 있다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

1. 오실레이터로부터 출력되는 클럭(OSC_CLK)을 이용하여 PLL 클럭신호(PLL_CLK)와 PLL 락 신호(PLL_Lock)를 출력하는 아날로그 PLL과;

   상기 아날로그 PLL의 동작상태를 제어하고, 상기 오실레이터로부터 출력되는 클럭(OSC_CLK)을 입력받아 저전력 클럭신호(LowPow_CLK)를 출력하고, 디지털 시스템부로부터 PLL 온 신호(PLL_On)를 입력받으면 상기 오실레이터로부터 출력되는 클럭(OSC_CLK)과 상기 PLL 클럭신호(PLL_CLK) 및 상기 PLL 락 신호(PLL_Lock)를 이용하여 상기 PLL 클럭신호(PLL_CLK)를 소정 시간만큼 지연시킨 시스템 클럭(System_CLK)을 출력하는 시스템 클럭 제어부;

   상기 시스템 클럭 제어부로부터 상기 저전력 클럭신호(LowPow_CLK)를 입력받아 대기모드를 수행하고, 상기 시스템 클럭 제어부로 PLL 온 신호(PLL_On)를 출력하며, 상기 시스템 클럭 제어부로부터 상기 시스템 클럭(System_CLK)을 입력받으면 정상동작을 수행하는 디지털 시스템부를 포함하여 구성된 것을 특징으로 하는 동기식 회로의 클럭 발생 장치.
2. 제 1 항에 있어서.

   상기 시스템 클럭 제어부는

   상기 오실레이터로부터 출력되는 클럭(OSC_CLK)를 분주하여 저전력 클럭신호(LowPow_CLK)를 출력하는 저전력 클럭 분주기와,

   상기 PLL 온 신호(PLL_On)가 1로 천이되면 상기 아날로그 PLL을 동작시키고, 상기 PLL 온 신호(PLL_On)가 0으로 천이되면 소정 시간 후 상기 아날로그 PLL을 동작정지시키는 제1지연소자;

   상기 제1지연소자의 출력과 상기 PLL 락 신호(PLL_Lock)와 PLL 클럭신호(PLL_CLK)를 이용하여 상기 PLL 클럭신호(PLL_CLK)를 소정 시간 지연시킨 상기 시스템 클럭신호(System_CLK)를 출력하는 제2지연소자로 이루어진 것을 특징으로 하는 동기식 회로의 클럭 발생 장치.
3. 제 2 항에 있어서,

   상기 제1지연소자는

   상기 저전력 클럭신호(LowPow-CLK)를 반전시키는 반전소자와;

   데이터단으로 0을 입력받고, 클럭단으로는 상기 반전소자에 의해 반전된 저전력 클럭신호(LowPow_CLK)를 입력받고, 상기 PLL 온 신호(PLL_On)신호를 set 단으로 입력받아 상기 아날로그 PLL을 동작제어하는 PLL 인에이블 신호(PLL_Enable)를 출력하는 D 플립플롭으로 구성된 것을 특징으로 하는 동기식 회로의 클럭 발생 장치.
4. 제 2 황에 있어서,

   상기 제2지연소자는

   상기 제1지연소자의 출력신호와 상기 PLL 락 신호(PLL_Lock)를 앤드처리하는 제1AND 게이트와,

   상기 제1AND 게이트로부터의 출력신호를 상기 PLL 클럭신호(PLL_CLK)에 동기 시켜 불안정한 PLL 클럭신호(PLL_CLK)를 제거한 상태의 시스템 클럭신호(System_CLK)를 출력하는 시스템 클럭 생성수단으로 구성된 것을 특징으로 하는 동기식 회로의 클럭 발생 장치.
5. 제 4 항에 있어서,

   상기 시스템 클럭 생성수단은

   상기 제1AND 게이트로부터의 출력을 상기 PLL 클럭신호(PLL_CLK)에 동기시켜 출력하는 제1 D플립플롭과,

   상기 제1 D플립플롭과 병렬로 연결되어 앞단의 D플립플롭으로부터의 출력을 상기 PLL 클럭신호(PLL_CLK)에 동기시켜 출력하는 복수의 D플립플롭,

   상기 복수의 D 플립플롭중 최종 D플립플롭의 출력을 상기 PLL 클럭신호(PLL_CLK)에 동기시켜 출력하는 제2AND 게이트로 구성된 것을 특징으로 하는 동기식 회로의 클럭 발생 장치.

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