CN103378855B - 具有倍频器的锁相环及构造锁相环的方法 - Google Patents

具有倍频器的锁相环及构造锁相环的方法 Download PDF

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CN103378855B CN201210407861.2A CN201210407861A CN103378855B CN 103378855 B CN103378855 B CN 103378855B CN 201210407861 A CN201210407861 A CN 201210407861A CN 103378855 B CN103378855 B CN 103378855B
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Abstract

一种锁相环(PLL)电路包括倍频器和分数‑N型PLL。倍频器的时钟输出端电连接至分数‑N型PLL的时钟输入端。PLL的倍频器的环路带宽小于PLL的分数‑N型PLL的环路带宽。本发明还提供了具有倍频器的锁相环及构造锁相环的方法。

Description

具有倍频器的锁相环及构造锁相环的方法
相关申请的交叉参考
本申请要求于2012年4月30日提交的，第61/640,433号的美国临时申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及锁相环(PLL)并且尤其涉及包括倍频器的PLL。
背景技术
为了实现更高数据速率传输，高速串行接口最近广泛用于电子产品中，例如，手持设备、无线云应用程序、个人计算机等。在诸如3GHz或者以上的高频工作中，在电路中存在的电流和电压通常会经受电磁干扰(EMI)。扩频时钟发生器(SSCG)是使用频率调制来降低EMI的有效方式。具有∑-Δ调制器(SDM)的分数-N型PLL(fractional-N type PLL)是实现具有高工作频率的高分辨率的SSCG类型。然而，具有SDM的分数-N型PLL生成使抖动性能劣化的SDM量化噪声。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种锁相环(PLL)电路，包括：倍频器，包括第一时钟输入端和第一时钟输出端；以及分数-N型PLL，包括第二时钟输入端和第二时钟输出端，其中所述倍频器的所述第一时钟输出端电连接至所述分数-N型PLL的所述第二时钟输入端；并且所述倍频器的环路带宽小于所述分数-N型PLL的环路带宽。
在该锁相环(PLL)电路中，所述倍频器进一步包括：包含时钟输入端和时钟输出端的整数-N型PLL，以及所述整数-N型PLL的所述时钟输入端电连接至所述第一时钟输入端，并且所述整数-N型PLL的所述时钟输出端电连接至所述第一时钟输出端。
在该锁相环(PLL)电路中，所述倍频器和所述分数-N型PLL中至少一个包括可配置选项，所述可配置选项被布置成调节所述倍频器和所述分数-N型PLL中至少一个的环路带宽。
在该锁相环(PLL)电路中，所述倍频器和所述分数-N型PLL中至少一个中的每一个进一步包括电荷泵、压控振荡器(VCO)以及环路滤波器；并且所述可配置选项被布置成调节所述电荷泵、所述VCO和所述环路滤波器中至少一个的电特性。
在该锁相环(PLL)电路中，所述可配置选项包括可配置引脚；并且用于所述可配置引脚的逻辑值为预定的。
在该锁相环(PLL)电路中，所述分数-N型PLL进一步包括鉴相和鉴频器(PFD)和电荷泵(CP)，并且所述倍频器的输出时钟频率小于所述分数-N型PLL的所述PFD和所述CP的工作频率。
根据本发明的另一方面，提供了一种锁相环(PLL)电路，包括：第一分数-N型PLL，包括第一时钟输入端和第一时钟输出端；第二分数-N型PLL，包括第二时钟输入端和第二时钟输出端；以及倍频器，包括第三时钟输入端和第三时钟输出端；其中所述倍频器的所述第三时钟输出端电连接至所述第一分数-N型PLL的所述第一时钟输入端以形成第一PLL；所述倍频器的所述第三时钟输出端电连接至所述第二分数-N型PLL的所述第二时钟输入端以形成第二PLL；所述第一PLL的第四时钟输出端电连接至所述第一分数-N型PLL的所述第一时钟输出端；所述第二PLL的第五时钟输出端电连接至所述第二分数-N型PLL的所述第二时钟输出端；并且所述倍频器的环路带宽小于所述第一PLL和所述第二PLL中每个分数-N型PLL的环路带宽。
在该锁相环(PLL)电路中，所述倍频器进一步包括具有时钟输入端和时钟输出端的整数-N型PLL，并且所述整数-N型PLL的所述时钟输入端电连接至所述第三时钟输入端，并且所述整数-N型PLL的所述时钟输出端电连接至所述第三时钟输出端。
在该锁相环(PLL)电路中，所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL中至少一个包括可配置选项，所述可配置选项被配置成确定所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL中至少一个的环路带宽。
在该锁相环(PLL)电路中，所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL中至少一个进一步包括电荷泵、压控振荡器(VCO)和环路滤波器；并且所述可配置选项被配置成调节所述倍频器、所述第一分数-N型PLL和所述第二分数-N型PLL的至少一个的所述电荷泵、所述VCO和所述环路滤波器中的至少一个。
在该锁相环(PLL)电路中，可调节选项进一步包括可配置引脚；并且用于所述可配置引脚的逻辑值为预定的。
在该锁相环(PLL)电路中，所述可配置引脚电连接至非易失性存储器的数据输出端。
在该锁相环(PLL)电路中，所述第四时钟输出端电连接至第一组电路，并且所述第五时钟输出端电连接至第二组电路。
在该锁相环(PLL)电路中，所述第四时钟输出端和所述第五时钟输出端电连接至第一组电路。
根据本发明的又一方面，提供了一种配置锁相环(PLL)的方法，包括：计算所述PLL的第一级电路的反馈路径分频比；计算所述PLL的第二级电路的反馈路径分频比；确定所述PLL的所述第一级电路和第二级电路的电荷泵电流、压控振荡器(VCO)增益以及环路滤波器电容中至少一个，使得所述PLL的带宽比小于1；以及调节所述PLL的所述第一级电路和所述第二级电路的所述电荷泵电流、所述压控振荡器(VCO)增益以及环路滤波器电容中至少一个的可配置选项，使得所述PLL的所述带宽比继续小于1。
在该方法中，所述锁相环(PLL)的所述第一级电路包括整数-N型PLL，并且所述整数-N型PLL的时钟输入端电连接至所述PLL的所述第一级电路的时钟输入端，并且所述整数-N型PLL的时钟输出端电连接至所述PLL的所述第一级电路的时钟输出端。
在该方法中，第二级电路进一步包括鉴相和鉴频器(PFD)和电荷泵(CP)，并且所述第一级电路的输出时钟频率小于所述第二级电路的所述PFD和所述CP的工作频率。
在该方法中，所述锁相环(PLL)的所述第二级电路包括分数-N型PLL，并且所述分数-N型PLL的时钟输入端电连接至所述PLL的所述第二级电路的时钟输入端，并且所述分数-N型PLL的时钟输出端电连接至所述PLL的所述第二级电路的时钟输出端。
在该方法中，所述可配置选项包括可配置引脚；并且所述可配置引脚的逻辑值为预定的。
在该方法中，所述可配置引脚连接至非易失性存储器的数据输出端。
附图说明
图1A是根据一些实施例的PLL的结构图。
图1B是根据一些实施例的图1A中的PLL的分数-N型PLL的结构图。
图2是根据一些实施例的图1A中的PLL 100和图1B中的分数-N型PLL的PLL抖动与PLL带宽比的曲线图。
图3A是根据一些实施例生成电荷泵电流的电荷泵电路的示意图。
图3B是根据一些实施例细调VCO增益的压控振荡器(VCO)电路的示意图。
图3C是根据一些实施例生成有效电容和电阻的环路滤波电路的示意图。
图4A是根据一些实施例示出另一种PLL的结构图。
图4B是根据一些实施例使用图4A中PLL的电路的结构图。
图4C是根据一些实施例使用图4A中PLL的另一电路的结构图。
图5示出了根据一些实施例配置PLL的方法流程图。
具体实施方式
下面详细阐述了本本发明的实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体环境中实现的可应用的发明部件。阐述的具体实施例是说明性的，且没有限制本发明的范围。
一些实施例具有以下特征和/或优点的一种或者组合。PLL包括位于输入时钟信号和输出时钟信号之间的两级电路。第一级电路包括倍频器，并且第二级电路包括分数-N型PLL。在一些实施例中，当第一级电路的环路带宽(loopbandwith)小于第二级电路的环路带宽时，抖动性能较好。
图1A为根据一些示例性实施例的PLL 100的结构图。PLL 100包括位于输入时钟信号Fin 130和输出时钟信号Fout 140之间的两级电路。PLL 100的第一级电路包括倍频器110，并且PLL 100的第二级电路包括分数-N型PLL 120。倍频器110接收输入时钟信号Fin 130并且生成内部时钟信号Finternal 115，其中，该内部时钟信号的时钟频率是输入时钟信号Fin 130的时钟频率的整数倍。内部时钟信号Finternal 115用作分数-N型PLL 120的输入时钟信号。分数-N型PLL120生成关于输出时钟信号Fout 140的输出时钟。在一些实施例中，输出时钟信号Fout 140的时钟频率大于内部时钟信号Finternal 115的时钟频率。在一些实施例中，内部时钟信号Finternal 115的时钟频率大于输入时钟信号Fin 130的时钟频率。
关于信号Finternal 115的倍频器110的输出时钟频率被配置成小于分数-N型PLL 120的鉴相和鉴频器(PFD)和电荷泵(CP)的最大工作频率。在一些实施例中，倍频器110包括整数-N型PLL。在一些实施例中，倍频器110包括配置成与整数-N型PLL具有类似性能以具有较好的抖动性能的另一种整数-N型PLL。在这些实施例中，其他分数-N型PLL的SDM不能阻止SDM生成额外的量化噪声。
图1B为根据一些实施例的分数-N型PLL 120的结构图。分数-N型PLL120已经被各种现有的方法使用。分数-N型PLL 120包括：鉴相和鉴频器(PFD)160、电荷泵(CP)162、环路滤波器(LF)164、压控振荡器(VCO)166、分频器(DIV)168以及∑-Δ调制器(SDM)170。PFD 160接收两个输入，即，源时钟信号190和本地时钟信号186，本地时钟信号186为电连接件195的VCO 166的输出时钟的分频版本(divided version)。PDF 160确定源时钟信号190和本地时钟信号186之间的相关相位差，并且输出与相位差成正比并且通过电连接件180提供给CP 162的信号。CP 162将输入信号转换成模拟信号并且通过电连接件182将该模拟电压提供给LF 164。LF 164是去除模拟电压中高频分量的低通滤波器并且通过电连接件184将控制电压输出至VCO 166。VCO 166根据相应的升高或者降低的控制电压来升高或者降低电连接件195的输出时钟的频率。DIV 168接收电连接件195的输出时钟并且将本地时钟信号186提供给PFD 160。以预定比例将电连接件195的输出时钟的频率分频为本地时钟信号186的频率。SDM 170用于生成伪随机比特组合(pseudorandombit pattern)188以在2种分频之间切换DIV 168的分频比。从而，可以实现分数分频比。而且，在图1A中所示的应用中，PLL 120接收内部时钟信号Finternal115作为源时钟信号190并且在电连接件195处生成输出时钟信号Fout 140。
图2为图1A中PLL 100和分数-N型PLL(例如，图1B中PLL 120)的PLL抖动性能与PLL带宽比的曲线图。y轴表示PLL抖动性能。y轴上的较小值表示较好的抖动性能。x轴表示PLL 100的第一级电路110的环路带宽与PLL100的第二级电路120的环路带宽的带宽比。曲线220对应于图1中的PLL 100。曲线210对应于图1B中的分数-N型PLL 120。图1B中的PLL 120为一级电路使得PLL 120没有带宽比。然而，不管是否存在用于便于PLL 100和PLL 120的性能之间单独直观比较，仍然通过作为常数线的曲线210表示分数-N型PLL的抖动性能。如图2例证性地示出，当在x轴上的带宽比小于1时，通过曲线220所表示的抖动性能小于通过曲线210所表示的抖动性能。结果，当带宽比小于1时，图1A中的PLL 100的抖动性能比一些其他的现有方法的抖动性能好。当图1A的中PLL 100的第一级电路110的环路带宽小于图1A中的PLL 100的第二级电路120的环路带宽时，PLL 100的带宽比小于1。根据图2中的曲线，当带宽比小于0.6时，图1A中的PLL 100的抖动性能较好。结果，在一些实施例中，选择用于PLL 100的大约0.6或者更小的带宽比。然而，其他带宽比值在各种实施例的范围内。通过分析图2中例证性地示出的对应曲线来选择具体PLL和/或技术的每个带宽比值。
根据下列公式确定图1A中的PLL 100的第一级电路110和第二级电路120的环路带宽。
环路带宽Fbw＝(Ip×KVCO×Reff)/(2π×Ceff×Nf) (1)
其中，Ip表示电荷泵电流。KVCO表示VCO增益。Reff和Ceff表示环路滤波器中对应的有效电阻和电容。Nf表示反馈路径分频比。
根据以上公式，存在用于确定图1A中的PLL 100的第一级电路110和第二级电路120的环路带宽的几个参数。示例性参数包括：电荷泵电流、VCO增益、环路滤波器电容、反馈路径分频比等。在一些实施例中，根据公式(1)并且根据调节一个参数或者参数组合来确定第一级电路110和第二级电路120的每个环路带宽，使得第一级电路110的环路带宽小于第二级电路120的环路带宽。换句话说，调节参数使得PLL 100的带宽比小于1。在一些实施例中，环路带宽与电荷泵电流成正比以及与VCO增益成正比。相反，环路带宽与环路滤波器电容成反比并且与反馈路径分频比成反比。在一些实施例中，考虑到包括管芯面积、功耗、性能等的设计规范，在制造包括图1A中的PLL 100的管芯之前，确定并且配置这些参数。例如，在确定第一级电路110和第二级电路120的每个环路带宽之后，提高图1A中的PLL 100的第一级电路110的环路滤波器电容值使得图1A中的PLL 100的第一级电路110的环路带宽更小。另一方面，降低图1A中的PLL 100的第一级电路110的环路滤波器电容值使得图1A中的PLL 100的第一级电路110的环路带宽更大。结果，根据它们中的每个与环路带宽的关系来确定和/或调节电荷泵电流、VCO增益、环路滤波器电容和/或反馈路径分频比，以提高或者降低第一级电路110的环路带宽。类似地，确定和/或调节电荷泵电流、VCO增益、环路滤波器电容和/或反馈路径分频比以提高或者降低第二级电路120的环路带宽。在确定和调节第一级电路110和第二级电路120的环路带宽的过程期间，保持第一级电路110的环路带宽小于第二级电路120的环路带宽。在一些实施例中，增加用于对应参数的预定裕量以补偿器件模型和过程变量。预定裕量根据不同的电路设计、布局和技术节点而改变。预定裕量的实例为15％。其他裕量在各种实施例的范围内。
在一些实施例中，图1A中的PLL 100的电荷泵电路、VCO和/或环路滤波器包括可配置选项。结果，可以在制造具有PLL 100的管芯之后，进一步细调电荷泵电流、VCO增益、环路滤波器电容等中的每个。在一些实施例中，PLL 100的第一级电路110和第二级电路120的至少一个电路中的电荷泵、VCO和环路滤波器中至少一个包括可配置选项。
图3A是根据一些示例性实施例要生成电荷泵电流的具有可配置选项的电荷泵电路300A的示意图。电荷泵电路300A可在图1A所示的第一级电路110和第二级电路120中使用。电荷泵电路300A包括电流镜电路310和泵电流生成电路320。电流镜电路310包括参考电流Iref 312。泵电流生成电路320包括PMOS晶体管331、332、333、334、335和336以及NMOS晶体管341、342、343、344、345和346。晶体管332和342的晶体管尺寸类似于电流镜电路310中的晶体管314和316的晶体管尺寸。晶体管334和344的晶体管尺寸为电流镜电路310中的晶体管314和316的晶体管尺寸的两倍。晶体管336和346的晶体管尺寸(可通过栅宽度×栅长度的图形测量)为电流镜电路310中的晶体管314和316的晶体管尺寸的四倍。泵电流生成电路320包括输出电流Iout322。
在一些实施例中，可配置的引脚“S0、S1、S2”电连接或者耦合至非易失性存储器(例如，闪速存储器)的数据输出端或者通过非易失性存储器的数据输出端控制这些引脚。存储器的数据输出端提供设置在可配置引脚“S0、S1、S2”上的逻辑值的信号。在一些实施例中，在芯片生产过程中(例如，晶圆测试阶段或者最终测试阶段等)确定与可配置引脚“S0、S1、S2”相对应的存储器内容。一旦确定，可配置引脚的值就存储在非易失性存储器中，并且当系统通电时，读出这些值并施加给可配置引脚。换句话说，可配置引脚S0、S1、S2在系统通电时具有相应的逻辑值。
可配置引脚“S0B”为可配置引脚“S0”的逻辑反相。可配置引脚“S1B”为可配置引脚“S1”的逻辑反相。可配置引脚“S2B”为可配置引脚“S2”的逻辑反相。当将“S0、S1、S2”设置为“1、0、0”时，“S0B、S1B、S2B”为“0、1、1”。泵电流生成电路320中的晶体管331和341导通，并且泵电流生成电路320中的晶体管333、335、343和345截止。输出电流Iout 322类似于电流镜电路310中的参考电流Iref 312。当“S0、S1、S2”设置为“0、1、0”时，“S0B、S1B、S2B”为“1、0、1”。泵电流生成电路320中的晶体管333和343导通，并且泵电流生成电路320中的晶体管331、335、341和345截止。输出电流Iout322类似于电流镜电路310中的参考电流Iref 312的两倍。当“S0、S1、S2”设置为“0、0、1”时，“S0B、S1B、S2B”为“1、1、0”。泵电流生成电路320中晶体管335和345导通，并且泵电流生成电路320中晶体管331、333、341和343截止。输出电流Iout 322类似于电流镜电路310中的参考电流Iref 312的四倍。以这种方式，在制造管芯之后可以进一步细调输出电流Iout 322。
图3B为根据一些示例性实施例具有可配置选项以细调VCO增益的VCO电路300B的示意图。VCO电路300B包括电流镜电路350、可配置电路360和环型振荡器345。电流镜电路350包括参考电流Iref 352。可配置电路360包括PMOS晶体管361和362。晶体管361的晶体管尺寸类似于电流镜电路350中的晶体管351的晶体管尺寸。晶体管362的晶体管尺寸比电流镜电路350中的晶体管351的晶体管尺寸的大两倍。环型振荡器345接收输入电流Iring 353并且生成输出频率Fout 355。Fout 355与电流Iring353成正比，使得在Iring 353较大时，Fout 355的输出频率比较大。VCO电路300B的VCO增益与高于参考电流Iref 352的电流Iring 353成正比使得在电流Iring 353较大时，VCO电路300B的VCO增益也比较大。
晶体管361的栅极输入根据可配置引脚“P0”的逻辑值在点363a和点363b之间切换。当“P0”设置为“1”时，晶体管361的栅极输入电连接至点363a，当“P0”设置为“0”时，晶体管361的栅极输入电连接至点363b。晶体管362的栅极输入根据可配置引脚“P1”的逻辑值在363c和点363d之间切换。当“P1”设置为“1”时，晶体管362的栅极输入电连接至点363c，当“P1”设置为“0”时，晶体管362的栅极输入电连接至点363d。
在一些实施例中，可配置引脚“P0、P1”电耦合至非易失性存储器(例如，闪速存储器)的数据输出端或者通过非易失性存储器的数据输出端控制。存储器的数据输出端提供设置在可配置引脚“P0，P1”上的逻辑值的信号。在一些实施例中，在芯片生产过程中(例如，晶圆测试阶段或者最终测试阶段等)确定与可配置引脚“P0、P1”相对应的存储器内容。一旦确定，可配置引脚的值存储在非易失性存储器中，并且当系统通电时，读取这些值并施加给可配置引脚。换句话说，可配置引脚P0和P1在系统通电时具有相应的逻辑值。
当“P0，P1”设置为“0、0”时，可配置电路360中的晶体管361和362截止。Iring 353类似于参考电流Iref 352。当“P0、P1”设置为“1、0”时，可配置电路360中的晶体管361导通，并且可配置电路360中的晶体管362截止。Iring 353类似于电流镜电路350中的参考电流Iref 352的两倍。当“P0、P1”设置为“0、1”时，可配置电路360中的晶体管361截止，并且可配置电路360中的晶体管362导通。Iring353类似于电流镜电路350中的参考电流Iref 352的三倍。以这种方式，在制造管芯之后可以进一步细调VCO 300B的VCO增益。
图3C是根据一些示例性实施例的具有可配置选项以生成有效电容的环形滤波电路300C的示意图。环路滤波器电路300C包括开关380、381、382、383、384和385。环路滤波器电路300C进一步包括电阻器370、371、372以及电容373、374、375、376、377和378。通过可配置引脚“Q0”控制开关380和383。通过可配置引脚“Q1”控制开关381和384。通过可配置引脚“Q2”控制开关382和385。当“Q0”设置为“1”时，开关380和383接通使得电容373、376和电阻器370起作用。当“Q0”设置为“0”时，开关380和383断开使得电容373、376和电阻器370不起作用。当“Q1”设置为“1”时，开关381和384接通使得电容374、377和电阻器371起作用。当“Q1”设置为“0”时，开关381和384断开使得374、377和电阻器371不起作用。当“Q2”设置为“1”时，开关382和385接通使得电容375、378和电阻器372起作用。当“Q2”设置为“0”时，开关382和385断开使得电容375、378和电阻器372不起作用。
在一些实施例中，可配置引脚“Q0、Q1、Q2”电耦合至非易失性存储器(例如，闪速存储器)的数据输出端或者通过非易失性存储器的数据输出端控制。存储器的数据输出端提供设置在可配置引脚“Q0、Q1、Q2”上逻辑值的信号。在一些实施例中，在芯片生产过程中(例如，晶圆测试阶段或者最终测试阶段等)确定与可配置引脚“Q0、Q1、Q2”相对应的存储器内容。一旦确定，可配置引脚的值就存储在非易失性存储器中，并且当系统通电时读取这些值并施加给可配置引脚。换句话说，可配置的引脚Q0、Q1、Q2在系统通电时具有相应的逻辑值。
当“Q0、Q1、Q2”设置为“1、0、0”时，电容373、376和电阻器370起作用。在这种情况下，有效电容基本等于C1a、C2a和Ra的函数。当“S0、S1、S2”设置为“0、1、0”时，电容374、377和电阻器371起作用。在这种情况下，有效电容基本等于C1b、C2b和Rb的函数。当“S0、S1、S2”设置为“0、0、1”时，电容375、378和电阻器372生效。在这种情况下，有效电容基本等于C1c、C2c和Rc的函数。在这种情况下，在管芯制造之后，可以进一步细调环路滤波器300C的有效电容。
图4A为根据又一些实施例的PLL 400A的结构图。PLL 400A包括倍频器410和多个分数-N型PLL 420和428。倍频器410具有参考时钟输入端信号440和输出时钟信号430。输出时钟信号430也称为时钟信号Finternal，并且电连接至多个分数-N型PLL 420和428中的每个的输入端。多个分数-N型PLL 420和428中的每个都具有关于单独信号的它自己的时钟输出端。例如，倍频器410加上分数-N型PLL 420形成第一PLL，并且具有关于信号450的时钟输出端。类似地，倍频器410加上分数-N型PLL 428形成第二PLL，并且具有在关于信号460的时钟输出端。
Finternal 430的时钟频率小于多个分数-N型PLL 420的PFD和CP的最大工作频率。在一些实施例中，倍频器410包括整数-N型PLL。在一些实施例中，倍频器410包括被配置成具有与整数-N型PLL类似的运转状态以具有较好的抖动性能的另一种分数-N型PLL。在这些实施例中，分数-N型PLL的SDM不能够防止SDM生成额外的量化噪声。
在一些实施例中，PLL 400A中的倍频器410的环路带宽小于PLL 400A中的所有分数-N型PLL 420和428的环路带宽。实际上，第一PLL和第二PLL的带宽比都小于1。在一些实施例中，PLL 400A中的倍频器410的环路带宽小于PLL 400A中的分数-N型PLL 420和428中的至少一个的环路带宽。实际上，第一PLL和第二PLL的至少一个的带宽比小于1。
在一些实施例中，图4A中的信号450和460电连接至同组电路，例如，中央处理器(CPU)、图形处理器(GPU)等。图4B为根据一些实施例的使用图4A中的PLL 400A以将信号450和460连接至同组电路的电路400B的结构图。在电路400B中，倍频器410和多个分数-N型PLL 420和428类似于图4A中的相应部件。在一些实施例中，倍频器410包括整数-N型PLL。在一些实施例中，倍频器410包括被配置成具有与整数-N型PLL类似的运转状态以具有较好抖动性能的另一种分数-N型PLL。在这些实施例中，分数-N型PLL的SDM不能够防止SDM生成额外的量化噪声。
在一些实施例中，PLL 400B中的倍频器410的环路带宽小于PLL 400B中所有分数-N型PLL 420和428的环路带宽。实际上，第一PLL和第二PLL的带宽比都小于1。在一些实施例中，PLL 400B中的倍频器410的环路带宽小于PLL 400B中的分数-N型PLL 420和428中的至少一个的环路带宽。实际上，第一PLL和第二PLL中至少一个的带宽比小于1。
信号450和460电连接至诸如CPU 4700的相同电路。CPU 470包括时钟树以将时钟信号从CPU输入端口处的共同点分配给CPU 470中需要时钟信号的元件。时钟树的长度与CPU 470中需要时钟信号的元件数量成正比。在图4B中，由于信号450和460的每个都连接至CPU 470中需要时钟信号的半部分元件，所以CPU 470中的时钟树变短，由时钟树引起的变化、功耗和抖动与时钟树的长度成正比。结果，改善了CPU 470的速度、面积(area)和功率性能。
在一些实施例中，图4A中的信号450和460电连接至诸如双倍数据速率(DDR)存储器的不同沟道等的不同组电路。图4C是根据一些实施例使用图4A中的PLL 400A以将信号450和460连接至不同组电路的电路400C的另一种结构图。在PLL结构400C中，倍频器410和多个分数-N型PLL 420和428类似于图4A中的相应元件。在一些实施例中，倍频器410包括整数-N型PLL。在一些实施例中，倍频器410包括被配置成具有与整数-N型PLL类似的运转状态的以具有较好抖动性能的另一种分数-N型PLL。在这些实施例中，分数-N型PLL的SDM不能够防止SDM生成额外的量化噪声。
在一些实施例中，PLL 400C中的倍频器410的环路带宽小于PLL 400C中所有分数-N型PLL 420和428的环路带宽。优选地，第一PLL和第二PLL的带宽比都小于1。在一些实施例中，PLL 400C中的倍频器410的环路带宽小于PLL 400C中的分数-N型PLL 420和428中至少一个的环路带宽。优选地，第一PLL和第二PLL中至少一个的带宽比小于1。
信号450电连接至诸如DDR存储器的第一沟道的电路，并且信号460电连接至诸如DDR存储器的第二沟道的另一电路。在DDR存储器的第一沟道和第二沟道中，时钟树从时钟源分配给需要时钟的元件。在一些实施例中，时钟源是PLL的输出。时钟树的长度与DDR存储器的第一沟道和第二沟道中需要时钟的元件数成正比。由于存在用于DDR存储器的第一沟道和第二沟道的每个的单独时钟树，所以用于DDR存储器的第一沟道和第二沟道中每个的时钟树变短。由于变化、功耗和抖动与时钟树的长度成正比，所以由时钟树引起的变化、功耗和抖动减少。结果，改善了DDR存储器沟道的速度、面积和功率性能。
图5示出了根据一些示例性实施例配置图1A中的PLL 100的方法流程图500。PLL 100用作说明目的的实例。该方法可应用于其他公开的PLL和电路，例如，图4A中的400A、图4B中的PLL 400B以及图4C中的PLL400C。
在步骤510中，计算图1中PLL 100的第一级电路的反馈路径分频比和第二级电路的反馈路径分频比。确定图1A中的PLL 100的输入时钟频率和输出时钟频率。根据以下公式计算图1A中的PLL 100的第一级电路和第二级电路的每个反馈路径分频比。
在步骤520中，确定图1A中PLL 100的第一级电路和第二级电路的电荷泵电流、VCO增益和环路滤波器电容。在一些实施例中，增加用于这些参数的预定裕量(例如，15％)以补偿器件模型和工艺变量。根据公式(1)，设计这些参数使得图1A中的PLL 100的第一级电路的环路带宽小于图1A中PLL 100的第二级电路的环路带宽。
在步骤530中，在制造管芯之后调节图1A中PLL 100的第一级电路110和第二级电路120的电荷泵、VCO和/或环路滤波器的可配置选项，使得第一级电路110和第二级电路120之间的环路带宽比继续小于1。
在一些实施例中，一种锁相环(PLL)电路包括倍频器和分数-N型PLL。该倍频器包括第一时钟输入端和第一时钟输出端。该分数-N型PLL包括第二时钟输入端和第二时钟输出端。该倍频器的第一时钟输出端电连接至分数-N型PLL的第二时钟输入端。倍频器的环路带宽小于分数-N型PLL的环路带宽。
在一些实施例中，一种锁相环(PLL)电路包括倍频器、第一分数-N型PLL和第二分数-N型PLL。第一分数-N型PLL包括第一时钟输入端和第一时钟输出端。第二分数-N型PLL包括第二时钟输入端和第二时钟输出端。倍频器包括第三时钟输入端和第三时钟输出端。倍频器的第三时钟输出端电连接至第一分数-N型PLL的所述第一时钟输入端以形成第一PLL。并且，倍频器的第三时钟输出端电连接至第二分数-N型PLL的第二时钟输入端以形成第二PLL。第一PLL的第四时钟输出端电连接至第一分数-N型PLL的所述第一时钟输出端。第二PLL的第五时钟输出端电连接至第二分数-N型PLL的第二时钟输出端。倍频器的环路带宽小于第一PLL和第二PLL中分数-N型PLL的环路带宽。
在一些实施例中，一种配置锁相环(PLL)的方法，包括计算PLL的第一级电路和第二级电路的反馈路径分频比。方法还包括确定所述PLL的第一级电路和第二级电路的电荷泵电流、压控振荡器(VCO)增益以及环路滤波器电容中的至少一个使得PLL的带宽比小于1。方法进一步包括调节第一级电路和第二级电路的PLL的电荷泵电流、压控振荡器(VCO)增益以及的环路滤波器电容中的至少一个的可配置选项使得所述PLL的带宽比小于1。
尽管已经通过实例并且在优选的实施例方面描述了本发明，但是可以理解本发明不限于公开的实施例。相反，本发明旨在覆盖各种修改和类似布置(如对本领域普通技术人员是显而易见的)。因此，所附权利要求的范围应该符合最广泛的理解以包括所有这些修改和类似布置。

Claims (20)

1.一种锁相环(PLL)电路，包括：
倍频器，包括第一时钟输入端和第一时钟输出端；以及
分数-N型锁相环，包括∑-△调制器，并且包括第二时钟输入端和第二时钟输出端，
其中，
所述倍频器的所述第一时钟输出端电连接至所述分数-N型锁相环的所述第二时钟输入端；并且
所述倍频器的环路带宽小于所述分数-N型锁相环的环路带宽。
2.根据权利要求1所述的锁相环电路，其中，所述倍频器进一步包括：包含时钟输入端和时钟输出端的整数-N型锁相环，以及所述整数-N型锁相环的所述时钟输入端电连接至所述第一时钟输入端，并且所述整数-N型锁相环的所述时钟输出端电连接至所述第一时钟输出端。
3.根据权利要求1所述的锁相环电路，其中，所述倍频器和所述分数-N型锁相环中至少一个包括可配置选项，所述可配置选项被布置成调节所述倍频器和所述分数-N型锁相环中至少一个的环路带宽。
4.根据权利要求3所述的锁相环电路，其中，所述倍频器和所述分数-N型锁相环中至少一个中的每一个进一步包括电荷泵、压控振荡器(VCO)以及环路滤波器；并且所述可配置选项被布置成调节所述电荷泵、所述压控振荡器和所述环路滤波器中至少一个的电特性。
5.根据权利要求3所述的锁相环电路，其中，所述可配置选项包括可配置引脚；并且用于所述可配置引脚的逻辑值为预定的。
6.根据权利要求1所述的锁相环电路，其中，所述分数-N型锁相环进一步包括鉴相和鉴频器(PFD)和电荷泵(CP)，并且所述倍频器的输出时钟频率小于所述分数-N型锁相环的所述鉴相和鉴频器和所述电荷泵的工作频率。
7.一种锁相环(PLL)电路，包括：
第一分数-N型锁相环，包括第一∑-△调制器，并且包括第一时钟输入端和第一时钟输出端；
第二分数-N型锁相环，包括第二∑-△调制器，并且包括第二时钟输入端和第二时钟输出端；以及
倍频器，包括第三时钟输入端和第三时钟输出端；
其中
所述倍频器的所述第三时钟输出端电连接至所述第一分数-N型锁相环的所述第一时钟输入端以形成第一锁相环；
所述倍频器的所述第三时钟输出端电连接至所述第二分数-N型锁相环的所述第二时钟输入端以形成第二锁相环；
所述第一锁相环的第四时钟输出端电连接至所述第一分数-N型锁相环的所述第一时钟输出端；
所述第二锁相环的第五时钟输出端电连接至所述第二分数-N型锁相环的所述第二时钟输出端；并且
所述倍频器的环路带宽小于所述第一锁相环和所述第二锁相环中每个分数-N型锁相环的环路带宽。
8.根据权利要求7所述的锁相环电路，其中，所述倍频器进一步包括具有时钟输入端和时钟输出端的整数-N型锁相环，并且所述整数-N型锁相环的所述时钟输入端电连接至所述第三时钟输入端，并且所述整数-N型锁相环的所述时钟输出端电连接至所述第三时钟输出端。
9.根据权利要求7所述的锁相环电路，其中，所述倍频器、所述第一分数-N型锁相环和所述第二分数-N型锁相环中至少一个包括可配置选项，所述可配置选项被配置成确定所述倍频器、所述第一分数-N型锁相环和所述第二分数-N型锁相环中至少一个的环路带宽。
10.根据权利要求7所述的锁相环电路，其中，所述倍频器、所述第一分数-N型锁相环和所述第二分数-N型锁相环中至少一个进一步包括电荷泵、压控振荡器(VCO)和环路滤波器；并且可配置选项被配置成调节所述倍频器、所述第一分数-N型锁相环和所述第二分数-N型锁相环的至少一个的所述电荷泵、所述压控振荡器和所述环路滤波器中的至少一个。
11.根据权利要求9所述的锁相环电路，其中，所述可配置选项进一步包括可配置引脚；并且用于所述可配置引脚的逻辑值为预定的。
12.根据权利要求11所述的锁相环电路，其中，所述可配置引脚电连接至非易失性存储器的数据输出端。
13.根据权利要求7所述的锁相环电路，其中，所述第四时钟输出端电连接至第一组电路，并且所述第五时钟输出端电连接至第二组电路。
14.根据权利要求7所述的锁相环电路，其中，所述第四时钟输出端和所述第五时钟输出端电连接至第一组电路。
15.一种配置锁相环(PLL)的方法，包括：
计算所述锁相环的第一级电路的反馈路径分频比；
计算所述锁相环的第二级电路的反馈路径分频比，其中，所述第二级电路包括∑-△调制器；
确定所述锁相环的所述第一级电路和所述第二级电路的电荷泵电流、压控振荡器(VCO)增益以及环路滤波器电容中至少一个，使得所述锁相环的带宽比小于1；以及
调节所述锁相环的所述第一级电路和所述第二级电路的所述电荷泵电流、所述压控振荡器增益以及所述环路滤波器电容中至少一个的可配置选项，使得所述锁相环的所述带宽比继续小于1。
16.根据权利要求15所述的配置锁相环的方法，其中，所述锁相环的所述第一级电路包括整数-N型锁相环，并且所述整数-N型锁相环的时钟输入端电连接至所述锁相环的所述第一级电路的时钟输入端，并且所述整数-N型锁相环的时钟输出端电连接至所述锁相环的所述第一级电路的时钟输出端。
17.根据权利要求15所述的配置锁相环的方法，其中，第二级电路进一步包括鉴相和鉴频器(PFD)和电荷泵(CP)，并且所述第一级电路的输出时钟频率小于所述第二级电路的所述鉴相和鉴频器和所述电荷泵的工作频率。
18.根据权利要求15所述的配置锁相环的方法，其中，所述锁相环的所述第二级电路包括分数-N型锁相环，并且所述分数-N型锁相环的时钟输入端电连接至所述锁相环的所述第二级电路的时钟输入端，并且所述分数-N型锁相环的时钟输出端电连接至所述锁相环的所述第二级电路的时钟输出端。
19.根据权利要求15所述的配置锁相环的方法，其中，所述可配置选项包括可配置引脚；并且所述可配置引脚的逻辑值为预定的。
20.根据权利要求19所述的配置锁相环的方法，其中，所述可配置引脚连接至非易失性存储器的数据输出端。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104702277A (zh) * 2013-12-10 2015-06-10 展讯通信（上海）有限公司 锁相环电路
CN104601116B (zh) * 2015-01-23 2017-07-18 北京大学 基于延时锁相环结构的倍频器
CN108574486A (zh) * 2017-03-14 2018-09-25 芯籁半导体股份有限公司 时脉信号处理系统及其方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW587371B (en) * 2001-08-29 2004-05-11 Tropian Inc Sigma-delta-based frequency synthesis
TW201012072A (en) * 2008-09-05 2010-03-16 Integrated System Solution Corp Two-step VCO calibration method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420545A (en) * 1993-03-10 1995-05-30 National Semiconductor Corporation Phase lock loop with selectable frequency switching time
JP3587162B2 (ja) * 2000-10-31 2004-11-10 セイコーエプソン株式会社 データ転送制御装置及び電子機器
DE10154993B4 (de) * 2001-11-08 2005-03-10 Advanced Micro Devices Inc Phasenregelkreisschaltung
CN100550646C (zh) * 2003-08-29 2009-10-14 晨星半导体股份有限公司 一种可将时钟乘以有理数的适应性频率合成器
US6995622B2 (en) * 2004-01-09 2006-02-07 Robert Bosh Gmbh Frequency and/or phase compensated microelectromechanical oscillator
DE102004021224B4 (de) * 2004-04-30 2006-11-09 Advanced Micro Devices, Inc., Sunnyvale Frequenzmultiplikatorvorstufe für gebrochen-N-phasenarretierte Schleifen
US7541880B2 (en) * 2007-04-17 2009-06-02 Mosaid Technologies Corporation Circuit and method for glitch correction
US8242818B2 (en) * 2009-12-22 2012-08-14 Massachusetts Institute Of Technology Phase-locked loop frequency synthesizer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW587371B (en) * 2001-08-29 2004-05-11 Tropian Inc Sigma-delta-based frequency synthesis
TW201012072A (en) * 2008-09-05 2010-03-16 Integrated System Solution Corp Two-step VCO calibration method

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