CN1385797A - 集成电路装置、电子装置及集成电路装置中的配置方法 - Google Patents

Abstract

本发明的课题是将包含USB2.0等物理层的电路的宏单元MC1配置在集成电路装置ICD的隅角上。将数据端子DP、DM配置在沿着边SD1的I/O区域IOR1中,将时钟生成电路14、取样时钟生成电路22的电源端子PVDD、PVSS、XVDD、XVSS、以及时钟端子XI、XO配置在沿着边SD2的I/O区域IOR2中。沿着边SD3设置与包含用户逻辑的宏单元MC2的接口区域。将接收电路100配置在IOR1的DR1一侧,将时钟生成电路14配置在IOR2的DR2一侧,将取样时钟生成电路22配置在接收电路100的DR1一侧且在时钟生成电路14的DR2一侧。将发送电路104配置在接收电路100的DR2一侧且在数据端子DP、DM的DR1一侧。

Description

集成电路装置、电子装置及集成电路装置中的配置方法

背景技术

本发明涉及集成电路装置、电子装置及集成电路装置中的配置方法。

近年来，作为连接个人计算机和外围装置(广义地说，电子装置)用的接口规格，注意力集中在USB(通用串行总线)上。该USB的优点在于：能用同一规格的连接器连接迄今用各种规格的连接器连接的鼠标器、键盘和打印机等外围装置，同时能实现所谓的插接和播放或热插接。

另一方面，该USB的问题在于：同样作为串行总线接口规格，与引人注目的IEEE1394相比，传输速度慢。

现在，所制定的USB2.0规格引人注目，该USB2.0规格既具有对现有的USB1.1规格的低位互换性，又能实现比USB1.1的速度格外高的480Mbps(HS模式)大小的数据传输速度。另外，还正在制定定义了关于USB2.0的物理层电路、以及逻辑层电路的一部分的接口规格的UTM1(USB2.0收发两用宏单元接口)。

其次，在该USB2.0中，除了用现有的USB1.1定义的FS(全速)模式以外，还准备了称为HS(高速)模式的传输模式。在该HS模式中能用480Mbps进行数据传输，所以与用12Mbps进行数据传输的FS模式相比，能实现速度格外高的数据传输。因此，如果采用USB2.0，则能将最佳的接口提供给要求传输速度高的硬盘驱动器和光盘驱动器等存储机器。

可是，在USB2.0中，有必要用比USB1.1格外高的速度收发振幅小的信号。因此，对处理该振幅小的信号的物理层的电路提出了高性能要求，在包含该物理层的电路的依据UTMI的宏单元(兆单元、宏模块)中，希望用手工作业进行单元配置和布线。

另一方面，SIE(串行接口引擎)和用户逻辑等的逻辑层电路安排在包含依据UTMI的宏单元的集成电路装置中，该逻辑层电路的结构和规模随着使用集成电路装置的用户的不同而不同。因此，在包含这样的宏单元的集成电路装置的设计和制造中，存在既要维持物理层上的电路的高性能，又必须适应各种用户的要求的技术课题。

发明的公开

本发明就是鉴于以上这样的技术课题而完成的，其目的在于提供一种既能维持物理层的电路的高性能，又能安排各种结构的上层的电路的集成电路装置、使用它的电子装置、以及集成电路装置中的配置(布局)方法。

为了解决上述课题，本发明的集成电路装置是一种包括多个宏单元的集成电路装置，它包括：至少包含通过总线进行数据传输的所供给的接口规格的物理层的电路的第一宏单元；以及包含比上述物理层高的高位层的电路的第二宏单元，这样配置上述第一宏单元，即上述第一宏单元的第一、第二边交叉的部分的隅角部分位于集成电路装置的隅角部分。

在本发明中，这样配置第一宏单元，即包含物理层(例如最低位层)的电路的第一宏单元的隅角部分位于集成电路装置的隅角部分(包括隅角部分大体一致的情况)。而且，包含比物理层高的高位层的电路的第二宏单元配置在例如与第一宏单元不同的配置区域中。如果这样做，则既能维持第一宏单元包含的物理层的电路的高性能，又能将各种结构的高位层电路作为第二宏单元安排在集成电路装置中。

另外，第一宏单元中也可以包含高位层的电路的一部分。另外，集成电路装置中也能包含第一、第二宏单元以外的宏单元。

另外，在本发明中，连接在上述所供给的接口规格的总线上的数据端子被配置在沿上述第一宏单元的上述第一边配置的第一I/O区域中，生成通过上述数据端子的数据传输用的时钟的电路的电源端子、以及时钟端子两方中的至少一方被配置在沿上述第一宏单元的上述第二边配置的第二I/O区域中即可。

如果这样做，则例如能利用从第二边向第四边输入的时钟，对从第一边向第三边流动的数据进行取样，能实现无浪费的合理的数据传输。

另外，在本发明中，也可以沿着与上述第一宏单元的上述第一边相向的第三边或与上述第二边相向的第四边两方中的至少一方，设置了在上述第一、第二宏单元之间存取信号用的接口区域。

如果这样做，则例如能容易地使在第一、第二宏单元之间存取的信号的延迟或收发时序处于适当的范围内。

另外，在接口区域中也能包含将来自第一宏单元的信号传输给第二宏单元用的缓冲器、以及将来自第二宏单元的信号传输给第一宏单元用的缓冲器等。

另外，在本发明中，上述第一宏单元包括：连接在与上述所供给的接口规格的总线上连接的数据端子上，通过上述数据端子接收数据的接收电路；生成所供给的频率的时钟的时钟生成电路；以及根据由上述时钟生成电路生成的时钟，生成通过上述数据端子传输的数据的取样时钟的取样时钟生成电路，在将从上述第一宏单元的上述第一边朝向相向的第三边的方向作为第一方向的情况下，上述接收电路配置在沿上述第一边配置的第一I/O区域的上述第一方向一侧，在将从上述第一宏单元的上述第二边朝向相向的第四边的方向作为第二方向的情况下，上述时钟生成电路配置在沿上述第二边配置的第二I/O区域的上述第二方向一侧，上述取样时钟生成电路配置在上述接收电路的上述第一方向一侧、上述时钟生成电路的上述第二方向一侧即可。

如果这样做，则能缩短接收电路与取样时钟生成电路之间的距离、以及时钟生成电路与取样时钟生成电路之间的距离，能减少布线的寄生电容和寄生电阻对电路工作的不良影响。

另外，在第一方向中与接收电路相邻地配置取样时钟生成电路，也可以在第二方向中与时钟生成电路相邻地配置取样时钟生成电路。

另外，在本发明中，上述时钟生成电路生成频率相同、相位互不相同的第一～第N个时钟，上述取样时钟生成电路也可以包括：检测所生成的第一～第N个时钟的边缘中的某些边缘之间是否有数据的边缘的边缘检测电路；以及根据上述边缘检测电路的边缘检测信息，从上述第一～第N个时钟中选择某一个时钟，将所选择的时钟作为上述取样时钟输出的时钟选择电路。

如果采用本发明，则能检测在多相的第一～第N个时钟的边缘中的某些边缘之间是否有数据的边缘。例如，能检测在第一、第二时钟的边缘之间是否有数据的边缘，在第二、第三时钟的边缘之间是否有数据的边缘等。然后，根据所获得的边缘检测信息(表示在哪些时钟的边缘之间是否有数据的边缘的信息)，从第一～第N个时钟中选择某一个时钟，将该时钟作为取样时钟输出。

这样，如果采用本发明，则能用根据边缘检测信息从第一～第N个时钟中选择时钟这样的简单的结构，生成数据的取样时钟。因此，即使是与高速的时钟同步地输入的数据，也能用小规模的电路结构生成对该数据进行取样用的适当的取样时钟。

另外，在本发明中，在上述第二I/O区域配置了将电源供给上述时钟生成电路的第一电源端子、以及将电源供给上述取样时钟生成电路的第二电源端子，在上述第二方向中与上述第一电源端子相邻地配置上述时钟生成电路，也可以在上述第二方向中与上述第二电源端子相邻地配置其一端连接在上述第二电源端子的高电位一侧的电源端子上、其另一端连接在低电位侧的电源端子上的电容元件的区域。

如果这样做，则由于能缩短第一电源端子与时钟生成电路之间的电源布线的长度，所以能将电源的电压降抑制在最小限度。

另外，在距离第一电源端子近的部位能有效地使第一电源端子的电源电压变化稳定，能保证取样时钟生成电路等电路的稳定工作。

另外，在本发明中，上述第一宏单元包括：连接在与上述所供给的接口规格的总线连接的数据端子上，通过上述数据端子接收数据的接收电路；以及检测连接在上述数据端子上，通过上述数据端子接收的数据是否有效的检测电路，在将从上述第一宏单元的上述第二边朝向相向的第四边的方向作为第二方向的情况下，也可以在上述第二方向中相邻地配置上述接收电路和上述检测电路。

如果这样做，则能有效地防止错误的接收数据被传输到后级电路中等不良现象的发生，能实现稳定的电路工作。

另外，在本发明中，上述第一宏单元包括：连接在与上述所供给的接口规格的总线连接的数据端子上，通过上述数据端子接收数据的接收电路；以及连接在上述数据端子上，通过上述数据端子发送数据的发送电路，在将从上述第一宏单元的上述第二边朝向相向的第四边的方向作为第二方向的情况下，上述发送电路也可以配置在上述接收电路的上述第二方向一侧。

如果这样做，则例如能缩短接收数据取样时使用的时钟的路径等，另一方面，能防止该时钟的路径与发送数据的路径重叠。

另外，在本发明中，上述第一宏单元包括：连接在与上述所供给的接口规格的总线连接的数据端子上，通过上述数据端子接收数据的接收电路；以及连接在上述数据端子上，通过上述数据端子发送数据的发送电路，在将从上述第一宏单元的上述第一边朝向相向的第三边的方向作为第一方向的情况下，也可以在上述第一方向中相邻地配置上述发送电路和上述数据端子。

如果这样做，则能缩短发送电路和数据端子的距离，能将数据端子的布线路径中寄生的电阻·电容·阻抗对电路工作的不良影响等抑制在最小限度。

另外，在本发明中，上述第一宏单元是布线及电路单元的配置被固定了的宏单元，上述第二宏单元也可以是布线及电路单元的配置能自动地配置布线的宏单元。

如果这样做，则既能维持第一宏单元包含的物理层的高性能，又能用自动配置布线将各种结构的电路作为第二宏单元安排在集成电路装置中。

另外，在本发明中，上述所供给的接口规格也可以是USB(通用串行总线)规格。

在此情况下作为所供给的接口规格，能采用USB2.0规格或者将USB2.0规格进一步发展了的规格。

另外，本发明涉及电子装置，该电子装置包括上述的任意的集成电路装置、以及进行通过上述集成电路装置及上述总线传输的数据的输出处理或取入处理或存储处理的装置。

如果这样做，则由于能将包含高性能的物理层的电路的集成电路装置安排在电子装置中，所以能提高电子装置的性能。另一方面，通过改变第二宏单元的电路结构，能将各种电路结构的集成电路装置安排在电子装置中，能适应各种用户的要求。

附图的简单说明

图1是本实施例的集成电路装置的示意的功能框图的例子。

图2是表示宏单元MC1的电路结构例的图。

图3A、图3B、图3C是表示宏单元MC1、MC2的配置例的图。

图4是表示数据端子等的配置例的图。

图5是表示时钟生成电路等的配置例的图。

图6是表示取样时钟生成电路的结构例的图。

图7A、图7B是说明取样时钟生成电路的工作用的时序波形图。

图8是表示PLL480的结构例的图。

图9是表示电容元件区域、接收电路、检测电路、发送电路的配置例的图。

图10是说明电容元件CP用的图。

图11A、图11B是说明检测电路(静噪电路)的工作用的图。

图12是表示检测电路的结构例的图。

图13A、图13B是说明发送电路和接收电路的配置关系用的图。

图14A、图14B是说明发送电路的电流驱动器用的图。

图15是表示端子DP、AVSS、DM、N型晶体管NTP、NTA、NTM的配置例的图。

图16A、图16B、图16C是各种电子装置的内部框图的例子。

图17A、图17B、图17C是各种电子装置的外观图的例子。

发明的实施例

以下，用附图详细说明本发明的实施例。

另外，以下说明的本实施例对权利要求范围中记载的本发明的内容不作任何限定。另外，本实施例中说明的全部结构作为本发明的解决方法未必是必须的。

1.电路结构

如图1所示，本实施例的集成电路装置(数据传输控制装置)包括宏单元MC1(第一宏单元)和宏单元MC2(第二宏单元)。另外，这些宏单元MC1、MC2(兆单元、宏块)是具有逻辑功能的中等规模或大规模的电路单元。另外，本实施例的集成电路装置也可以包括三个以上的宏单元。

在图1中，MC1是至少包含通过总线(例如串行总线)进行数据传输的接口规格(例如USB或IEEE1394等)的物理层的电路的宏单元。如果以USB2.0(或将USB2.0发展了的规格)为例，则作为MC1，能使用以UTMI(USB2.0收发两用宏单元接口)规格为依据的收发两用宏单元。在此情况下，MC1包括物理层电路、以及逻辑层电路的一部分。

另一方面，MC2是包括比物理层高的高位层(逻辑层、通信规定层或应用层等)的电路的宏单元。如果以USB2.0为例，则作为MC2包括SIE(串行接口引擎)或用户逻辑(装置固有的电路)等逻辑层电路(MC1包含的逻辑层电路的另一部分)。

另外，在图1中，作为MC1也可以使用只包含物理层的电路的宏单元。另外，MC2至少包含比物理层高的高位层的电路即可。

图2表示宏单元MC1的电路结构的一例。

宏单元MC1(第一宏单元)包括：数据处理电路10、时钟控制电路12、时钟生成电路14、HS(高速)电路20、FS(全速)电路30。这些电路是逻辑层电路。另外，MC1包括作为物理层电路的模拟前端电路40(收发电路)。另外，宏单元MC1不需要包括图2所示的全部电路块，也可以是省略了它们的一部分的结构。

数据处理电路10(广义地说，进行数据传输用的所供给的电路)进行以USB2.0为依据的数据传输用的各种处理。更具体地说，发送时进行将SYNC(同步)、SOP(数据包的开始)、EOP(数据包的结束)附加在发送数据中的处理、以及位填塞处理等。另一方面，接收时检测接收数据的SYNC、SOP、EOP，进行擦除处理、以及位反填塞处理等。另外，数据处理电路10还进行生成控制数据的收发用的各种时序信号的处理。

另外，接收数据被从数据处理电路10输出给作为后级电路的SIE(串行接口引擎)，发送数据被从SIE输入给数据处理电路10。而且，该SIE包括识别USB信息包ID和地址用的SIE控制逻辑、以及进行终端编号的识别和FIF0控制等终端处理用的终端逻辑。

时钟控制电路12接收来自SIE的各种控制信号，进行控制时钟生成电路14的处理等。

时钟生成电路14是生成装置内部使用的480MHz的时钟、以及装置内部及SIE中使用的60MHz的时钟的电路，包括OSC、PLL480M、PLL60M。

这里，OSC(振荡电路)通过例如与外部振子的组合，生成步时钟。

PLL480M是根据OSC(振荡电路)生成的步时钟，生成HS(高速)模式所必要的480MHz的时钟、以及FS(全速)模式、装置内部及SIE所必要的60MHz的时钟的PLL(锁相环)。

PLL60M根据OSC(振荡电路)生成的步时钟，生成FS模式、装置内部及SIE所必要的60MHz的时钟。

HS电路20是进行数据传输速度为480Mbps的HS模式的数据收发用的逻辑电路，FS电路30是进行数据传输速度为12Mbps的FS模式的数据收发用的逻辑电路。

HS电路20包括取样时钟生成电路22(HSDLL：高速延迟线PLL)、弹性缓冲器(弹性缓冲器)24。

这里，取样时钟生成电路22根据由时钟生成电路14生成的时钟、以及接收数据，生成接收数据的取样时钟。

另外，弹性缓冲器2 4是吸收装置内部和外部装置(连接在总线上的外部装置)的时钟频率差(时钟脉冲漂移)等用的电路。

模拟前端电路40(收发电路)是包括进行FS或HS模式的收发用的驱动器或接收机的模拟电路。在USB中，根据使用数据端子DP(Data+)及DM(Data-)的差动信号，收发数据。

在USB2.0中，作为传输模式定义HS模式(广义地说，是第一模式)和FS模式(广义地说，是第二模式)。HS模式是由USB2.0新定义的传输模式。FS模式是现有的USB1.1中已经定义的传输模式。

因此，在本实施例的集成电路装置中，模拟前端电路40包括用HS模式进行收发用的HS模式用驱动器及接收机、以及用FS模式进行收发用的FS模式用驱动器及接收机。

更具体地说，模拟前端电路40包括：FS驱动器42、FS差动接收机44、单端(Single ended)DP接收机46、单端DM接收机48、HS电流驱动器50(发送电路)、低速用静噪(Squelch)电路52(检测电路)、高速用静噪电路54(检测电路)、HS差动接收机56(接收电路)。

FS驱动器42在FS模式中，用数据端子DP、DM，差动输出由来自FS电路30的FS_DPout及FS_DMout构成的差动信号。该FS驱动器42利用来自FS电路30的FS_OutDis进行输出控制。

FS差动接收机44在FS模式中，放大通过DP、DM输入的差动信号，作为FS_DataIn输出给FS电路30。该FS差动接收机44利用FS_CompEnb进行放大控制。

单端DP接收机46在FS模式中，放大通过DP输入的单端信号，作为SE_DPin输出给FS电路30。

单端DM接收机48在FS模式中，放大通过DM输入的单端信号，作为SE_DMin输出给FS电路30。

HS电流驱动器50(发送电路)在HS模式中，放大由来自HS电路20的HS_DPout及HS_DMout构成的差动输入信号，通过DP、DM输出。即，HS电流驱动器50通过用一定的电流值驱动DP或DM的信号线，生成J(DP为400mV，DM为0V)或K(DP为0V，DM为400mV)的状态。该HS电流驱动器50利用来自HS电路20的HS_OutDis进行输出控制，同时利用HS_CurrentSourceEnb进行驱动电流的控制。

低速用静噪电路52(检测电路。低速用传输包络检波器)在FS模式中，检测通过DP、DM输入的差动信号(数据的有无)，作为HS_SQ_L输出。即，将数据和噪声区别开检测。该低速用静噪电路52利用HS_SQ_L_Enb进行工作控制，利用HS_SQ_L_Pwr进行省电控制。

高速用静噪电路54(检测电路。高速用传输包络检波器)在HS模式中，检测通过DP、DM输入的差动信号(数据的有无)，作为HS_SQ输出给HS电路20。即，将数据和噪声区别开检测。该高速用HS_SQ电路54利用来自HS电路20的HS_SQ_Enb进行工作控制，利用HS_SQ_Pwr进行省电控制。

HS差动接收机56(接收电路)在HS模式中，放大通过DP、DM输入的差动信号，输出HS_DataIn、HS_DataIn_L。即，在HS模式中，检测DP、DM线路是否呈J或K的某一状态。该HS差动接收机56利用HS_RxEnb进行放大控制。

差动的数据端子中的DP通过开关元件(晶体管)SW1及上拉电阻Rpu，与高电位侧的电源电压(例如3.3V)连接。另外，差动数据端子中的DM连接在开关元件SW2上。由RpuEnb控制这些SW1、SW2。即，将RpuEnb激活后，通过SW1及Rpu，上拉DP，能将HS装置作为FS装置使用。

另外，在本实施例中，为了保持DP、DM之间的负载平衡，通过SW2对DM连接虚拟电阻Rpu’。

2.宏单元的配置

在本实施例中，如图3A所示，这样配置MC1，即，使宏单元MC1(第一宏单元。收发两用宏单元)的边SD1、SD2(第一、第二边)的交叉部分即隅角部分CN与集成电路装置ICD(半导体芯片)的隅角部分一致(包括大体一致的情况)。而且，将宏单元MC2(第二宏单元。SIE、用户逻辑的宏单元)配置在宏单元MC1的配置区域以外的区域中。

这里，在图3A中，MC1成为布线及电路单元的配置被固定的硬宏元。更具体地说，例如，通过手工作业的布局方法进行布线和电路单元的配置(也可以使布线、配置的一部分自动化)。

另一方面，MC2成为布线及电路单元的配置自动进行的软宏元。更具体地说，例如，利用门阵列的自动配置布线工具，自动地进行基本单元之间的布线等(也可以使配置、布线的一部分固定化)。

如图2所示，宏单元MC1包括：要求使用微小信号、高速进行工作的模拟前端电路40；要求用490MHz进行工作的HS电路20；以及要求生成480MHz的时钟的时钟生成电路14等。因此，如果使用利用门阵列等的自动配置布线工具，进行宏单元C1的这些电路的配置、布线，则不能维持宏单元MC1的高性能。因此，希望采用手工作业的布局方法进行宏单元MC1中的电路单元的配置、布线。

另一方面，宏单元MC2不包括物理层电路(模拟前端电路)，不要求像宏单元MC1那么高速地工作。而且，宏单元MC2的电路结构随着使用集成电路装置的用户的要求和装入了集成电路装置的电子装置的用途的不同而有多种变化。因此，希望利用自动配置布线工具进行宏单元MC2中的电路单元的配置、布线。

因此，在本实施例中，如图3A所示，配置MC1，使宏单元MC1的隅角部分CN位于集成电路装置ICD的隅角部分。如果这样做，则例如在宏单元MC2的电路的结构和规模变化了的情况下也能容易地对其进行处置。

例如，在宏单元MC2的电路规模小的情况下，如图3B所示配置MC1、MC2即可，在MC2的电路规模大的情况下，如图3C所示配置MC1、MC2即可。

而且，在该情况下，在本实施例中，由于宏单元MC1被配置在集成电路装置ICD的隅角上，所以即使宏单元MC2的电路结构和规模随着用户的要求而变化，也能使宏单元MC1的芯内的电路单元的配置、布线和I/O区域中的端子(焊接区)的配置大致固定化。因此，既能适应用户的多种要求，又能维持宏单元MC1的高性能。

另外，在本实施例中，由于将宏单元MC1固定配置在集成电路装置ICD的隅角上，所以如图3B、图3C所示，关于在宏单元MC1、MC2之间存取数据用的接口区域IFR(缓冲信号用的缓冲器的配置区域)，也能固定配置在与边SD1相向的边SD3(或与边SD2相向的边SD4)的场所。这里，所说的接口区域IFR，是指包括缓冲来自宏单元MC1的信号并输出给宏单元MC2的缓冲器、以及缓冲来自MC2的信号并输出给MC1的缓冲器等的区域而言。

通过这样固定配置接口区域IFR，能容易地将在宏单元MC1、MC2之间存取的信号的延迟和收发时序集中在允许的范围内，即使在宏单元MC2的电路结构和规模变化了的情况下，也能保证稳定的电路工作。

即，如果接口区域IFR的部位被固定化，则能容易地估计宏单元MC1、MC2之间的信号线的寄生电容。因此，设定这些信号线的寄生电容处于允许范围内，能进行作为软宏元的宏单元MC2的自动配置布线，能容易地进行信号时序的设计。

另外，为了使信号时序的设计更容易，关于宏单元MC2一侧的接口区域(缓冲区域)，最好固定配置在与宏单元MC1一侧的接口区域IFR相邻的区域(沿边SD3的区域)中。

另外，在本实施例中，如图3D所示配置宏单元MC1、MC2即可。即，在图3A、图3B、图3C中，虽然宏单元MC2的区域存在于宏单元MC1的边SD4(第四边)的右侧(第二方向一侧)，但在图3D中并不存在。即，宏单元MC1的边SD4(第四边)位于宏单元MC2的边SD4’(第四边)的位置。在宏单元MC1的电路规模小的情况下和端子数少的情况下，图3D中的配置方法有效。

3.数据端子、电源端子、时钟端子的配置方法

在本实施例中，如图4所示，将数据端子DP、DM(焊接区)配置在沿着宏单元MC1的边SD1(第一边)的I/O区域IOR1(第一I/O区域)中，将电源端子VDD、VSS和时钟端子XI、XO配置在沿着边SD2(第二边)的I/O区域IOR2中。

这里，DP、DM是连接在USB的总线上的数据端子。在USB中，使用这些差动的数据端子DP、DM进行数据的收发。

另外，VDD、VSS(PVDD、PVSS、XVDD、XVSS)是生成通过DP、DM的数据传输用的时钟的电路(例如图2中的时钟生成电路14或取样时钟生成电路22等)的电源端子，XI、XO是时钟端子。例如，图2中的时钟生成电路14和取样时钟生成电路22利用从这些电源端子VDD、VSS供给的电源进行工作。另外，XI、XO分别是图2中的振荡电路OSC的输入端子、输出端子。另外，也可以通过XI输入外部时钟。

这样，如果将DP、DM配置在沿着边SD1的IOR1上，将VDD、VSS、XI、XO配置在沿着边SD2的IOR2上，则能利用沿着方向DR2(从边SD2朝向相向的边SD4的第二方向)输入的时钟，对沿着方向DR1(从边SD1朝向相向的边SD3的第一方向)流动的数据进行取样。然后，能通过作为沿着边SD3的区域的接口区域IFR，将取样的数据输出给宏单元MC2。因此，能实现无浪费的合理的数据传输。

特别是USB2.0的HS模式中的取样时钟的频率为480MHz，速度非常快。因此，为了不引起时钟频率偏移，最好在尽可能早的阶段对通过DP、DM接收的数据进行取样。

在本实施例中，如图4所示，将宏单元MC1配置在集成电路装置ICD的隅角上，将DP、DM配置在沿着边SD1的IOR1上，将供取样时钟生成用的VDD、VSS、XI、XO配置在沿着边SD2的IOR2上。因此，能缩短作为直到数据被取样的部位的距离的图4中的L1、L2，能在早期阶段对通过DP、DM输入的数据进行取样。因此，像USB2.0的HS模式那样即使在频率快的传输模式中，也能有效地防止接收错误的发生。

另外，接口区域IFR虽然也可以沿边SD4的方向配置，但如果考虑到数据的流动方向是DR1，则最好沿边SD3的方向配置IFR。

4.时钟生成电路等的配置

在本实施例中，如图5所示，将接收电路100(图2中的HS差动接收机56)配置在I/O区域IOR1的DR1一侧(从边SD1朝向SD3的第一方向一侧)。

另外，将图2中的时钟生成电路14配置在I/O区域IOR2的DR2一侧(从边SD2朝向相向边SD4的第二方向一侧)。

而且，将取样时钟生成电路22配置在接收电路100的DR1一侧(上侧)、且在时钟生成电路14的DR2一侧(右侧)。

如果采用图5所示的配置方法，则能缩短接收电路100和取样时钟生成电路22之间的距离。因此，能缩短连接接收电路100和取样时钟生成电路22的布线的长度，能防止不需要的电容通过DP、DM寄生在由接收电路100接收的数据的布线上。其结果是，能防止数据的上升沿·下降沿的波形发生钝化，同时能将来自接收电路100的数据以较少的信号延迟传输给取样时钟生成电路22。

另外，如果采用图5所示的配置方法，则时钟生成电路14和取样时钟生成电路22之间的距离也能缩短。因此，能缩短连接时钟生成电路14和取样时钟生成电路22的布线的长度，能防止不需要的电容寄生在由时钟生成电路14生成的高频(480MHz)时钟(频率相同、相位不同的多相的第一～第N个时钟)的布线上。其结果是，能防止数据的上升沿·下降沿的波形发生钝化、或者在多相的时钟之间发生信号延迟差等事态。

而且，通过这样缩短接收电路100与取样时钟生成电路22之间的距离、以及时钟生成电路14与取样时钟生成电路22之间的距离，即使不采用最新的半导体工艺，也能实现USB2.0的HS模式所要求的生成高频的取样时钟的电路。

图6表示本实施例的取样时钟生成电路22(HSDLL电路)的结构例。

时钟生成电路14包含的PLL480M输出频率相同、相位不同的时钟CLK0、CLK1、CLK2、CLK3、CLK4(广义地说，第一～第N时钟)。更具体地说，PLL480M的VCO(能可变地控制振荡频率的振荡装置)包含的5个差动输出比较电路(广义地说，奇数级的第一～第N反相电路)的输出能用作时钟CLK0～4。

取样时钟生成电路22包括边缘检测电路70、时钟选择电路72。而且，该边缘检测电路70检测从接收电路100(图2中的HS差动接收机56)输入的数据的边缘，将该边缘检测信息输出给时钟选择电路72。

更具体地说，检测在来自PLL480M的CLK0～4的边缘(上升沿或下降沿)中的某些边缘之间是否有数据HS_DataIn的边缘，将该边缘检测信息输出给时钟选择电路72。

于是，时钟选择电路72根据该边缘检测信息，从时钟CLK0～4中选择某一时钟，将被选择的时钟作为取样时钟SCLK输出给下一级的弹性缓冲器24。

图7A、图7B中示出了说明取样时钟生成电路22的工作情况用的时序波形图。

如图7A、图7B所示，CLK0～4是频率为480MHz的相同的时钟。另外，在时钟的周期为T的情况下，各时钟之间的相位只移动T/5(广义地说为T/N)。

而且，在图7A中，由图6中的边缘检测电路70检测成为取样对象的HS_DataIn(接收数据)的边缘ED处于时钟CLK0与CLK1之间的情况。于是，由图6中的时钟选择电路72从HS-DataIn的边缘ED中选择例如有3个(广义地说设定数为M个)错开的边缘EC3的时钟CLK3，该被选择的CLK3作为HS_DataIn的取样时钟SCLK被输出给下一级的电路(弹性缓冲器24)。

另一方面，在图7B中，由边缘检测电路70检测到HS_DataIn的边缘ED处于CLK2和CLK3之间的情况。于是，由时钟选择电路72从HS_DataIn的边缘ED中选择例如有3个(广义地说设定数为M个)错开的边缘ECO的时钟CLK0，该被选择的CLK0作为HS_DataIn的取样时钟SCLK被输出给下一级的电路(弹性缓冲器24)。

这样，如果采用本实施例的取样时钟生成电路22，则通过检测HS_DataIn的边缘ED，根据获得的边缘检测信息，从CLK0～CLK4中选择时钟这样的简单的结构，能生成HS_DataIn的取样时钟SCLK。因此，如USB2.0的HS模式所示，即使在HS_DataIn是与外部装置的480MHz同步的高速传输数据的情况下，也能生成可恰当地对该HS_DataIn取样的时钟SCLK。

另外，如果采用本实施例，如图7A、图7B所示，能使所生成的取样时钟SCLK的边缘ES位于HS_DataIn的边缘之间的正中附近位置。因此，后级的电路(弹性缓冲器24)能充分地确保保持数据用的准备时间和保持时间，能格外地提高数据接收的可靠性。

另外，如果采用本实施例，则作为为了检测HS_DataIn的边缘和生成SCLK所使用的5相(多相)时钟CLK0～4，能有效地利用PLL480M的VCO包含的差动输出比较器(反相电路)的输出。因此，为了生成CLK0～4，没有必要设置另外的新的电路，因此能谋求电路的小规模化。

图8中示出了时钟生成电路14包含的PLL480M的详细的结构例。

该PLL480M包括相位比较器80、充电泵电路82、滤波电路84、VCO(电压控制振荡器)86、分频器88等。

这里，相位比较器80对步时钟RCLK(例如12～24MHz)和来自分频器88的时钟DCLK4的相位进行比较，输出相位误差信号PUP、PDW(PUP是相位超前信号，PDW是相位滞后信号)。

充电泵电路82根据来自相位比较器80的PUP、PDW，进行充电泵工作。更具体地说，如果PUP被激活，则进行使滤波电路84包含的电容器充电的工作，如果PDW被激活，则进行使电容器放电的工作。然后，由滤波电路84将平滑后的控制电压VC供给VCO86。

VCO86根据控制电压VC，进行可变地控制其振荡频率的振荡工作，生成480MHz的时钟QCLK0～4。例如，如果控制电压增高，则振荡频率也增高，如果控制电压降低，则振荡频率也降低。

由VCO86生成的时钟QCLK0、1、2、3、4通过缓冲器BF00～04、BF10～14，分别作为CLK0、3、1、4、2输出到外部。另外，BF20～23是与BF24进行负载匹配用的虚拟缓冲器。

分频器88对通过缓冲器BF04、BF24从VCO86输入的时钟QCLK进行分频(1/N)，将分频后的时钟DCLK4输出给相位比较器80。

如果采用图8所示构成的PLL480M，则能生成与步时钟RCLK(由振荡电路OSC生成的时钟)相位同步的480MHz的高频时钟CLK0～4。

如上所述，在图6所示的取样时钟生成电路22中，根据来自接收电路100(差动接收机56)的HS_DataIn的边缘信息和来自时钟生成电路14(PLL480M)的多相的480MHz的时钟CLK0～4，生成取样时钟SCLK。因此，如果不需要的电容寄生在HS_DataIn或时钟CLK0～4的布线中，则有可能不能生成适当的取样时钟。

如果采用本实施例，则将宏单元MC1配置在集成电路装置ICD的隅角上，如图5所示配置接收电路100、时钟生成电路14、取样时钟生成电路22。因此，能充分地缩短接收电路100与取样时钟生成电路22之间的布线长度、以及时钟生成电路14与取样时钟生成电路22之间的布线长度。其结果是，即使在采用图6所示结构的取样时钟生成电路22的情况下，也能生成适当的取样时钟。

5.电容器区域的配置

在本实施例中，如图9所示，将以下端子配置在沿着边SD2的I/O区域IOR2中：将电源供给时钟生成电路14的电源端子PVD、PVSS(第一电源端子)；以及将电源供给取样时钟生成电路22或其他逻辑电路112(图2中的弹性缓冲器24、FS电路30、数据处理电路10)的电源端子XVDD、XVSS(第二电源端子)。

而且，在本实施例中，沿着方向DR2(第二方向)与电源端子PVDD、PVSS相邻地配置时钟生成电路14。

另一方面，沿着方向DR2与电源端子XVDD、XVSS相邻地配置使电源端子XVDD、XVSS的电源电压的变化稳定用的电容元件区域110。这里，如图10所示，电容元件CP是一端(正极一侧)连接在XVDD上、另一端(负极一侧)连接在XVSS上的元件，利用使基板电位稳定的保护环(环状电源)等构成。

如图9所示，如果与电源端子PVDD、PVSS相邻地配置时钟生成电路14，则能缩短PVDD、PVSS与时钟生成电路14之间的电源布线的长度。因此，能将由流过时钟生成电路14的电流引起的电压降抑制在最小限度，能保证时钟生成电路14的稳定工作。

特别是由于时钟生成电路14包含的PLL480M(参照图8)需要生成高频(480MHz)时钟，所以耗电量非常大。而且，如果由于该耗电量致使电源产生较大的电压降，则PLL480M包含的反相电路的增益下降，会发生不能保证480MHz的振荡工作的事态。

如本实施例所示，如果与电源端子PVDD、PVSS相邻地配置时钟生成电路14，则能有效地防止发生这样的事态。

另外，如图9所示，如果与电源端子XVDD、XVSS相邻地配置电容元件区域110，则能在XVDD、XVSS附近的部位有效地使XVDD、XVSS的电源电压变化稳定。

特别是取样时钟生成电路22和逻辑电路112包含的弹性缓冲器以高频(480MHz)工作。因此，由于MOS晶体管的栅极电容的充放电引起的电源电压变化，有可能发生这些取样时钟生成电路22和弹性缓冲器误工作的事态。

如本实施例所示，如果靠近电源端子XVDD、XVSS配置电容元件区域110，则能有效地防止发生这样的事态。另外，还具有能有效地利用时钟生成电路14的DR1一侧(上侧)的静区(空闲区)的效果。

另外，在图9中，模拟电路114是生成基准电压或基准电流用的电路。另外，例如也可以将时钟生成电路14的振荡电路OSC配置在配置着模拟电路114的区域附近。

6.接收电路和检测电路的配置关系

在本实施例中，如图9所示，模拟前端电路40包括区别总线上的信号是有效数据还是噪声用的检测电路102(图2中的高速用静噪电路54。包络检波器)。

该检测电路102通过保持总线上的信号峰值，对信号的包络线进行检波，来检测总线上的信号振幅。然后，例如，如果其振幅在100mV以下，则断定该信号是噪声，如果在150mV以上，则断定是有效数据。而且，在断定是有效数据的情况下，检测电路102使图11A中的检测信号HS_SQ呈高电平(激活)。因此，AND电路103呈导通状态，来自接收电路100的接收数据被传输给取样时钟生成电路22。

其次，断定了在USB2.0中，必须使该检测电路102的信号检测工作以非常高的速度进行。

即，在USB2.0中，每次通过中枢装置时，图11B中的SYNC的位都被削减。因此，当终端装置接收了数据时，SYNC的位数有可能变得非常少。因此，如果检测电路102的信号检测工作慢，则HS_SQ变成高电平的时刻被延迟，有可能丢失接收数据。

因此，在本实施例中，如图9所示，沿着从宏单元MC1的边SD2朝向SD4的方向DR2，相邻地配置接收电路100和检测电路102(静噪电路)。

如果这样做，则能使图11A中的路径PT1、PT2的布线的寄生电容、寄生电阻相同。因此，例如在检测出总线上的信号是噪声的情况下，检测电路102的输出HS_SQ立刻呈低电平，能防止错误的数据通过路径PT1及AND电路103传输给取样时钟生成电路22。另一方面，在检测出总线上的信号是有效数据的情况下，检测电路102的输出HS_SQ呈高电平，接收电路100接收的数据通过路径PT1及AND电路103立刻被传输给取样时钟生成电路22。这样，在本实施例中，通过使路径PT1、PT2的布线的寄生电容、寄生电阻相同，实现稳定的电路工作获得了成功。

图12中示出了检测电路102(静噪电路)的结构例。

图12中的检测电路102包括：差动放大电路60、第一及第二峰值保持电路62、64、恒定电位设定电路66、比较电路68。

差动放大电路60放大来自DP、DM的差动输入信号的差分电压，生成差动输出信号GP、GM。

第一峰值保持电路62检测差动输出信号中的一个输出信号GP的峰值，保持在结点PKH中。

第二峰值保持电路64检测差动输出信号中的另一个输出信号GM的峰值，保持在结点PKH中。

恒定电位设定电路66用比结点PKH的电位变化速度变化得慢的时间常数，使结点PKH的电位返回与信号的未检测状态对应的恒定电位。

比较电路68对基准电位RP和结点PKH的电位进行比较，将其结果是作为HS_SQ输出。

这样，图12中的检测电路102将根据DP、DM获得的差动输出信号GP、GM的峰值保持在结点PKH中，用缓慢的时间常数使该PKH的电位返回与信号的未检测状态相关的恒定电位。而且，将该结点PKH的电位与基准电平RP进行比较，所以即使在DP、DM的差动输入信号振幅微小且高速的情况下，也能高精度地判断接收数据的有无。

7.接收电路和发送电路的配置关系

在本实施例中，如图9所示，将发送电路104(图2中的HS电流驱动器50)配置在接收电路100(HS差动接收机56)的DR2一侧(从SD2朝向SD4的方向的第二方向一侧。右侧)。

例如，如图13A所示，作为本实施例的比较例的布局方法，也可以考虑将发送电路104配置在接收电路100的方向XDR2一侧(与DR2相反的一侧。左侧)。

可是，在该方法中，来自时钟生成电路14的时钟的布线区域和将发送数据供给发送电路104的逻辑电路112的区域重叠。因此，存在布局效率恶化的问题。

特别是在图6、图7A、图7B所示的方法中，在生成取样时钟的情况下，来自时钟生成电路14的时钟(多相时钟)的布线上寄生的电容和电阻最好尽可能地小。可是，在图13A所示的布局方法中，时钟生成电路14与取样时钟生成电路22之间的距离远，无用的寄生电容、寄生电阻附加在来自时钟生成电路14的时钟布线上。

另外，在图13A所示的布局方法中，配置在发送电路104下侧的数据端子DP、DM也被配置在靠近隅角部分CN的部位。因此，数据端子DP、DM的键合引线倾斜地布线，DP、DM的键合引线的长度产生差异。其结果是，寄生在DP、DM的键合引线上的阻抗也产生差异，DP、DM的负载平衡被破坏，发送电路104的性能有可能下降。

与此不同，如图13B所示，如果将发送电路104配置在接收电路100的DR2一侧(右侧)，则能将接收电路100配置在距离隅角部分CN近的场所。其结果是，能防止来自时钟生成电路14的时钟的布线区域与逻辑电路112的区域重叠的事态的发生，能提高布局效率。

另外，如果采用图13B所示的布局方法，则能使时钟生成电路14与取样时钟生成电路22之间的距离拉近，能将来自时钟生成电路14的时钟布线上寄生的电容和电阻抑制在最小限度。

另外，在图13B所示的布局方法中，能将数据端子DP、DM配置在距离隅角部分CN远的部位。因此，能笔直地配置数据端子DP、DM的键合引线，能将DP、DM的键合引线长度的差异抑制在最小限度。其结果是，能将DP、DM的键合引线上的寄生阻抗的差异抑制在最小限度，能使DP、DM的负载平衡相同，能实现高性能的发送电路104。

8.发送电路和数据端子的配置关系

如图14A所示，本实施例的发送电路104包括恒流源IS(栅极被设定成恒定电位的P型晶体管)、以及由N型晶体管(开关元件)NTP、NTA、NTM构成的电流驱动器。这里，N型晶体管NTP、NTA、NTM的栅极由DPG、AVG、DMG控制。而且，如图14B所示，通过将DPG设定成高电平(激活)，恒定电流从恒流源IS通过N型晶体管NTP流向DP，总线的状态呈J状态。另一方面，通过将DMG设定成高电平，恒定电流从恒流源IS通过N型晶体管NTM流向DM，总线的状态呈K状态。而且，根据发送数据的不同，通过使总线呈J或K状态，能进行HS模式的发送。

另一方面，如图14B所示，在发送(HS发送)期间以外的期间，通过将AVG设定成高电平，恒定电流从恒流源IS通过N型晶体管NTA流向AVSS(来自IS的恒定电流遭到破坏)。这样，即使在发送期间以外的期间，也能使恒流源IS的恒定电流通过N型晶体管NTA继续流向AVSS，借以在发送开始时能立刻使稳定的恒定电流通过NTP或NTM流向DP或DM，能提高发送电路104的响应。

这样，在用电流驱动器作为发送电路104的情况下，最好使图14A中的路径PTP、PTM中寄生的电阻·电容·阻抗互相匹配，保持DP、DM的负载平衡。

因此，在本实施例中，如图9所示，沿方向DR1(从SD1朝向SD3的第一方向。上方向)相邻地配置发送电路104和数据端子DP、DM。

更具体地说，如图15所示，将发送电路104(图14A中的电流驱动器)的N型晶体管NTP、NTM配置在数据端子DP、DM的正上方(方向DR1)。另外，将在发送期间以外的期间来自恒流源IS的恒定电流流过的电源端子AVSS配置在数据端子DP、DM之间的区域，将N型晶体管NTA配置在该AVSS的正上方(方向DR1)。

如果这样配置，则使DP、NTP之间的布线上的寄生电阻·电容·阻抗与DM、NTM之间的布线上的寄生电阻·电容·阻抗匹配，容易保持DP、DM的负载平衡。因此，能提高发送电路104的性能。

特别是在本实施例中，如图13B中说明的那样，将发送电路104配置在接收电路100的DR2一侧(右侧)。而且，如用图15说明的那样，在与数据端子DP、DM的DR1一侧(上侧)相邻地配置发送电路104。因此，结果数据端子DP、DM的配置位置离开隅角部分CN，如图13B中说明的那样，能使DP、DM的键合引线上的寄生阻抗的差异变小。因此，能更良好地保持DP、DM的负载平衡。

另外，在图15中，将图2中的电阻Rpu、Rpu’及开关元件SW1、SW2配置在NTP、NTA、NTM的DR1一侧(上侧)。即，NTP、SW1、Rpu的布局与NTM、SW2、Rpu’的布局对称。因此，能使DP、DM上寄生的电阻·电容·阻抗等效。另外，在图15中，也可以将恒流源IS配置在NTP、NTA、NTM的DR1一侧(上侧)或Rpu、Rpu’的DR1一侧。

9.电子装置

其次，说明包含本实施例的集成电路装置(数据传输控制装置)的电子装置的例子。

例如，图16A中示出了作为电子装置之一的打印机的内部框图，图17A中示出了其外观图。CPU(微型计算机)510进行系统总体的控制等。操作部511是用户操作打印机用的部分。控制程序、字型等存储在ROM516中，RAM517具有作为CPU510的工作区的功能。DMAC518是不通过CPU510进行数据传输用的DMA控制器。显示面板519是将打印机的工作状态通知给用户的部分。

能通过USB从个人计算机等其他装置传输的串行打印数据由集成电路装置500变换成并行的打印数据。然后，变换后的并行打印数据由CPU510或DMAC518传输给打印处理部(打印机引擎)512。然后，在打印处理部512中对并行打印数据实施所给予的处理，由打印头等构成的打印部(进行数据的输出处理的装置)514在纸上进行打印输出。

在图16B中示出了作为电子装置之一的扫描器的内部框图，图17B中示出了其外观图。CPU520进行系统总体的控制等。操作部521是用户操作扫描器用的部分。控制程序等存储在ROM526中，RAM527具有作为CPU520的工作区的功能。DMAC528是DMA控制器。

27由光源、光电变换器等构成的图像读取部(进行数据的取入处理的装置)522读取原稿的图像，由图像处理部(扫描器引擎)524处理所读取的图像数据。然后，处理后的图像数据由CPU520或DMAC528传输给集成电路装置500。集成电路装置500将该并行的图像数据变换成串行数据，通过USB发送给个人计算机等其他装置。

在图16C中示出了作为电子装置之一的CD-RW驱动器的内部框图，图17C中示出了其外观图。CPU530进行系统总体的控制等。操作部531是用户操作CD-RW用的部分。控制程序等存储在ROM536中，RAM537具有作为CPU530的工作区的功能。DMAC538是DMA控制器。

由激光、电动机、光学系统等构成的读取和写入部(进行数据的取入处理的装置或进行数据的存储处理用的装置)533从CD-RW532读取的数据被输入信号处理部534，实施错误修正处理等所给予的信号处理。然后，实施了信号处理的数据由CPU530或DMAC538传输给集成电路装置500。集成电路装置500将该并行的数据变换成串行数据，通过USB发送给个人计算机等其他装置。

另一方面，能通过USB从其他装置传输的串行的数据由集成电路装置500变换成并行的数据。然后，该并行数据由CPU530或DMAC538传输给信号处理部534。然后，在信号处理部534中对该并行数据实施所给予的信号处理，由读取和写入部533存储在CD-RW532中。

另外，在图16A、图16B、图16C中，除了CPU510、520、530以外，也可以另外设置集成电路装置500中的数据传输控制用的CPU。

如果将本实施例的集成电路装置用于电子装置，则能实现USB2.0中的HS模式的数据传输。因此，在用户用个人计算机等进行了打印输出的指示的情况下，经过微小的时间延迟便完成打印。另外，在向扫描器发出了图像取入的指示后，经过微小的时间延迟，用户就能看到读取的图像。另外，能高速地进行来自CD-RW的数据读取或向CD-RW的数据写入。

另外，如果将本实施例的集成电路装置用于电子装置，则即使用制造成本低的通常的半导体工艺，也能制造可进行HS模式下的数据传输的集成电路装置。因此，能谋求数据传输装置的低成本化，也能谋求电子装置的低成本化。另外，能提高数据传输的可靠性，也能提高电子装置的可靠性。

另外，如果将本实施例的集成电路装置用于电子装置，则既能维持集成电路装置的高性能，又能根据制造电子装置的用户的各种要求，提高电子装置的附加价值。

另外，作为能应用本实施例的集成电路装置的电子装置，除了上述的以外，例如还能考虑各种光盘驱动器(CD-ROM、DVD)、光磁盘驱动器(MO)、硬盘驱动器、TV、VTR、摄像机、音频机、电话机、投影机、个人计算机、电子笔记本、文字处理器等各种机器。

另外，本发明不限于本实施例，在本发明的要旨范围内能进行各种变形来实施。

例如，本发明的集成电路装置的第一宏单元的电路结构不限定于图2所示的结构，能进行各种变形来实施。

另外，本发明的集成电路装置的各电路的配置也不限定于用图3A～图15说明的方法，能进行各种变形来实施。

另外，本发明虽然特别希望应用于USB2.0的接口(数据传输)，但不限定于此。例如，基于与USB2.0同样的思想的规格或将USB2.0发展了的规格的接口也能应用本发明。

Claims (13)

1.一种集成电路装置，它包括多个宏单元，该集成电路装置的特征在于：

包括至少包含通过总线进行数据传输的所供给的接口规格的物理层的电路的第一宏单元；以及

包含比上述物理层高的高位层的电路的第二宏单元，

这样配置上述第一宏单元，即上述第一宏单元的第一、第二边交叉部分即隅角部分位于集成电路装置的隅角部分。

2.如权利要求1所述的集成电路装置，其特征在于：

连接在上述所供给的接口规格的总线上的数据端子配置在沿上述第一宏单元的上述第一边配置的第一I/O区域中，

生成通过上述数据端子的数据传输用的时钟的电路的电源端子、以及时钟端子两方中的至少一方配置在沿上述第一宏单元的上述第二边配置的第二I/O区域中。

3.如权利要求1所述的集成电路装置，其特征在于：

沿着与上述第一宏单元的上述第一边相向的第三边或与上述第二边相向的第四边两方中的至少一方，设置了在上述第一、第二宏单元之间存取信号用的接口区域。

4.如权利要求1所述的集成电路装置，其特征在于：

上述第一宏单元包括：

连接在与上述所供给的接口规格的总线连接的数据端子上，通过上述数据端子接收数据的接收电路；

生成所供给的频率的时钟的时钟生成电路；以及

根据由上述时钟生成电路生成的时钟，生成通过上述数据端子而传输的数据的取样时钟的取样时钟生成电路，

在将从上述第一宏单元的上述第一边朝向相向的第三边的方向作为第一方向的情况下，上述接收电路配置在沿上述第一边配置的第一I/O区域的上述第一方向一侧，

在将从上述第一宏单元的上述第二边朝向相向的第四边的方向作为第二方向的情况下，上述时钟生成电路配置在沿上述第二边配置的第二I/O区域的上述第二方向一侧，

上述取样时钟生成电路配置在上述接收电路的上述第一方向一侧、上述时钟生成电路的上述第二方向一侧。

5.如权利要求4所述的集成电路装置，其特征在于：

上述时钟生成电路生成频率相同、相位互不相同的第一～第N个时钟，

上述取样时钟生成电路包括：

检测所生成的第一～第N个时钟的边缘中的某些边缘之间是否有数据的边缘的边缘检测电路；以及

根据上述边缘检测电路中的边缘检测信息，从上述第一～第N个时钟中选择某一个时钟，将所选择的时钟作为上述取样时钟输出的时钟选择电路。

6.如权利要求4所述的集成电路装置，其特征在于：

在上述第二I/O区域配置了将电源供给上述时钟生成电路的第一电源端子、以及将电源供给上述取样时钟生成电路的第二电源端子，

在上述第二方向中与上述第一电源端子相邻地配置上述时钟生成电路，

在上述第二方向中与上述第二电源端子相邻地配置其一端连接在上述第二电源端子的高电位一侧的电源端子上、其另一端连接在低电位一侧的电源端子上的电容元件的区域。

7.如权利要求1所述的集成电路装置，其特征在于：

上述第一宏单元包括：

连接在与上述所供给的接口规格的总线连接的数据端子上，通过上述数据端子接收数据的接收电路；以及

检测连接在上述数据端子上，通过上述数据端子接收的数据是否有效的检测电路，

在将从上述第一宏单元的上述第二边朝向相向的第四边的方向作为第二方向的情况下，在上述第二方向中相邻地配置上述接收电路和上述检测电路。

8.如权利要求1所述的集成电路装置，其特征在于：

上述第一宏单元包括：

连接在与上述所供给的接口规格的总线连接的数据端子上，通过上述数据端子接收数据的接收电路；以及

连接在上述数据端子上，通过上述数据端子发送数据的发送电路，

在将从上述第一宏单元的上述第二边朝向相向的第四边的方向作为第二方向的情况下，上述发送电路配置在上述接收电路的上述第二方向一侧。

9.如权利要求1所述的集成电路装置，其特征在于：

上述第一宏单元包括：

连接在与上述所供给的接口规格的总线连接的数据端子上，通过上述数据端子接收数据的接收电路；以及

连接在上述数据端子上，通过上述数据端子发送数据的发送电路，

在将从上述第一宏单元的上述第一边朝向相向的第三边的方向作为第一方向的情况下，在上述第一方向中相邻地配置上述发送电路和上述数据端子。

10.如权利要求1所述的集成电路装置，其特征在于：

上述第一宏单元是布线及电路单元的配置被固定了的宏单元，

上述第二宏单元是布线及电路单元的配置能自动地配置布线的宏单元。

11.如权利要求1所述的集成电路装置，其特征在于：

上述所供给的接口规格是USB(通用串行总线)规格。

12.一种电子装置，其特征在于，包括：

权利要求1至11中的任意一项所述的集成电路装置、以及

进行通过上述集成电路装置及上述总线传输的数据的输出处理或取入处理或存储处理的装置。

13.一种配置方法，是包括至少包含通过总线进行数据传输的所供给的接口规格的物理层的电路的第一宏单元；以及包含比上述物理层高的高位层的电路的第二宏单元的集成电路装置的配置方法，其特征在于：

这样配置上述第一宏单元，即上述第一宏单元的第一、第二边交叉部分即隅角部分位于集成电路装置的隅角部分。

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