CN100351733C

CN100351733C - 以低功率动作的时钟控制的时序电路及其电路变更方法

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Publication number: CN100351733C
Application number: CNB2004100041402A
Authority: CN
Inventors: 笹川幸宏
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-02-13
Filing date: 2004-02-13
Publication date: 2007-11-28
Anticipated expiration: 2024-02-13
Also published as: US20040160852A1; JP2004246525A; CN1521585A; US7068565B2

Abstract

一种时序电路，包括：变化检测器(14)，其检测主单元组(15)所属存储元件即主单元(11a，11b，11c)任何一个之存储内容的变化并且输出时钟控制信号(CTL)；以及时钟脉冲发生器(13)，其接收时钟控制信号(CTL)而产生时钟脉冲(CLKP)，将时钟脉冲(CLKP)提供给时钟域(16)所属存储元件且根据主单元组(15)所属存储元件即主单元(11a，11b，11c)任何一个之存储内容的变化而使其输入改变的从属单元(11d，11e)。由此，可以实现对以在技术要求上不可能停止时钟并且不存在存储元件输出之反馈为前提的时序电路进行时钟控制。

Description

以低功率动作的时钟控制的时序电路及其电路变更方法

技术领域

本发明涉及一种半导体集成电路的时钟控制技术和电路变换技术，特别涉及用于降低时序电路的动作功率的时钟控制技术以及用于将一般时序电路变换到可低功率动作时序电路的电路变换技术。还涉及安装有这种低功率动作时序电路之半导体集成电路的通信装置、信息再生装置、图像显示装置以及其它电子装置和电子控制装置，以及安装有这种电子控制装置的移动体。

现有技术

实现时序电路低功率动作的电路方式之一有时钟控制。现有时钟控制技术大概可分为两种。

图34表示现有时钟控制技术的概要。该图(a)所示数据控制电路100对与所提供时钟CLK同步而把存储内容更新的存储元件11的输出和所提供数据，通过数据输入选择信号SEL选择其中任一方作为存储元件11的输入。存储元件11之存储内容的更新是在所提供时钟CLK的上升或者下降时刻进行的。因此，数据控制电路100选择存储元件11的输出作为新存储内容和时钟CLK不变化，对于更新存储元件11的存储内容的功能，是等价的。因此，该电路构成可以被变换成包括时钟控制电路101的电路构成，如图(b)所示。时钟控制电路101基于数据输入选择信号SEL进行应向存储元件11上提供的时钟CLK的控制。存储元件11与时钟CLK同步更新存储内容(例如参考特开平11-149496号公报)。

图35表示另一现有时钟控制技术的概要。如该图(a)所示，作为前提，存储元件11a，11b的输出经组合电路12被输入到存储元件11c。存储元件11c之存储内容的更新是在同步时钟CLK之上升或者下降时刻进行的。这里，该电路功能的技术要求是设想为“某个期间当存储元件的存储内容不更新时对电路功能没有影响”的情况。在这种情况下，通过时钟控制电路101，能够等价地变换成基于时钟控制信号CTL来进行时钟CLK的供给/停用之控制的电路构成，如图(b)中所示(例如，参考特开平8-263466号公报)。

时序电路的技术要求一般能够分为(a)可以停用时钟；(b)不可以停用时钟两类。(b)还能够大致分为：(b-1)存在存储元件输出的反馈；和(b-2)不存在存储元件输出的反馈两类。

根据上述分类，图34所示现有技术是(b-1)，图35所示现有技术是(a)。即，对于图34所示现有技术，具有数据控制电路100成为前提，而对于图35所示现有技术，即使停止存储元件11c的动作，电路功能不受其影响的停止时间的存在成为前提。这样，现有时钟控制技术需要特别的前提条件，这成为时序电路的时钟控制变得复杂的原因。

发明内容

鉴于上述问题，本发明以实现对以在技术要求上不可能停止时钟并且不存在存储元件输出之反馈(这相当于上述分类中的(b-2))为前提的时钟控制、和通过这种时钟控制实现低功率操作之时序电路作为课题。其目的是提供一种将一般时序电路变换成本发明时序电路的电路变换方法和对其实施的电路设计支援装置。进一步，其目的是提供一种包括本发明时序电路的半导体集成电路和包括这种半导体集成电路的通信装置、信息再生装置、图像装置、其它电子装置以及电子控制装置、包括这种电子控制装置的移动体。

为了解决上述课题，本发明的方案是，作为包括多个与所提供时钟同步对存储内容进行更新的存储元件的时序电路(这些多个存储元件包含与主单元相当的存储元件和与当主单元存储内容变化时其输入改变的从属单元相当的存储元件)，包括：变化检测机构，当主单元存储内容变化时输出变化信号；和时钟脉冲发生器，基于上述变化信号产生时钟脉冲，并将该时钟脉冲作为上述所提供时钟提供给从属单元。

根据本发明，根据主单元存储内容的变化，通过时钟脉冲发生器生成时钟脉冲，并提供作为从属单元的时钟。

这里，主单元和从属单元都是为了识别本发明时序电路中存储元件而特别定义的术语。该识别是根据存储元件输入输出关系相对进行的。因此，主单元和从属单元不是指时序电路中特定的存储元件。即，当存储元件的某个为主单元时，由于该主单元存储内容变化而使其输入变化的存储元件就成为从属单元。

因此，在本发明时序电路中，只当从属单元的输入变化时，才会将时钟(时钟发生器生成的时钟脉冲)提供给该从属单元。

这里应注意的方面是，各个存储元件可以是主单元也可以是从属单元。即，各个存储元件中对于通过自己存储内容的变化可以影响自己或者其它存储元件的输入变化的是主单元，对于通过自己或者其它存储元件的存储内容变化使其输入发生变化的是从属单元。因此，由时钟脉冲发生器提供时钟脉冲，对其存储内容更新的从属单元，下一次则作为主单元作用。这样，存储元件的存储内容连锁变化，作为时序电路整体，就连续产生向各个存储元件进行的时钟供给。由此，伴随时钟供给，能够降低电流消耗。

根据本发明，尽管实际上停止了时钟，由于进行与实际上持续供给时钟的情况相同的时钟控制，以保证在技术要求上不可能停止时钟的前提条件下的操作。提供给从属单元的时钟是基于主单元存储内容的变化生成的，不存在存储元件(从属单元)输出的反馈。因为上述，根据本发明，通过以实现对以在技术要求上不可能停止时钟并且不存在存储元件输出之反馈为前提的时钟控制，能够实现低功率操作的时序电路。

本发明的时序电路，优选包括：主单元组，其包含至少一个上述主单元；和时钟域，其包含至少一个从属单元，当上述主单元组所属主单元之任何一个的存储内容变化时该从属单元的输入变化。在此，上述变化检测机构在上述主单元组所属主单元之任何一个的存储内容变化时输出上述变化信号。并且，上述时钟脉冲发生器将上述时钟脉冲提供给上述时钟域所属的全部从属单元。

这里，时钟域是用于表示在本发明时序电路中随着某个时钟而动作的部分或者域(domain)而特别定义的术语。即，某个时钟域所属的存储元件通过与共同时钟同步进行动作。相反而言，对存储元件，在所属时钟域不同的情况下，这些存储元件就通过与相互不同时钟同步进行动作。

这样，本发明时序电路通过做成将时钟脉冲发生器生成的时钟脉冲提供给时钟域全部所属从属单元而能够使电路构成最佳化。由此，能够更加降低电路面积和功耗。

具体讲，上述变化检测机构是变化检测器，其根据上述主单元的输出信号判断上述主单元的存储内容是否发生变化，当检测出该变化时，输出上述变化信号。

具体讲，上述主单元是带有变化输出的存储元件，具有输出表示该主单元存储内容变化的原变化信号的变化检测电路；上述变化检测机构包含上述变化检测电路，并且根据该变化检测电路输出的原变化信号而输出上述变化信号。

优选本发明的时序电路中的变化检测机构具有时钟脉冲发生请求信号线，该时钟脉冲发生请求信号线是用于向上述时钟脉冲发生器传送请求产生上述时钟脉冲之请求信号的信号线，当接收了该变化检测机构输出的变化信号时将上述请求信号改变成第一逻辑值，另一方面，当接收了请求更新信号时将上述请求信号改变成第二逻辑值。在此，上述时钟脉冲发生器是带有更新输出的时钟脉冲发生器，当上述请求信号变化到上述第一逻辑值时，产生上述时钟脉冲，同时生成上述请求更新信号并向上述时钟脉冲发生请求信号线提供。

由此，特别是，在产生了对一个时钟脉冲发生器存在多个主单元的情况时，能够避免有关变化信号的信号线的汇集和降低配线的混乱程度。

另一方面，作为与所提供时钟同步对存储内容进行更新的存储元件，包括：锁存电路，当上述所提供时钟变化到第一逻辑值时，获取所提供信号，当上述所提供时钟变化到第二逻辑值时，作为该存储元件的存储内容保持所获取的信号；变化检测电路，在上述锁存电路的输入和输出不同的情况下，当上述所提供时钟变化到上述第一逻辑值时，输出表示该存储元件之存储内容的变化的变化信号。该存储元件例如可以用作为本发明时序电路的构成元素。

具体讲，上述存储元件，包括主锁存电路，当上述所提供时钟变化到上述第二逻辑值时，获取所提供信号，当上述所提供时钟变化到第一逻辑值时，保持所获取的信号；上述锁存电路是获取从上述主锁存电路输出的信号的从属锁存电路。在此，上述变化检测电路具有：第一逻辑元件，当上述从属锁存电路的输入和输出不同时，输出规定的逻辑值；延迟元件，延迟上述第一逻辑元件的输出；和第二逻辑元件，当上述延迟元件的输出为上述规定的逻辑值，并且上述所提供时钟为上述第一逻辑值时，输出上述变化信号。

具体讲，上述存储元件中的变化检测电路具有：基本时钟生成电路，根据上述所提供时钟，生成比该所提供时钟更窄脉冲宽度的基本时钟；第一逻辑元件，当上述锁存电路的输入和输出不同时，输出规定的逻辑值；和第二逻辑元件，当上述第一逻辑元件的输出为上述规定的逻辑值，并且上述基本时钟为上述第一逻辑值时，输出上述变化信号。在此，上述锁存电路接受上述变化信号作为上述所提供时钟。

另一方面，作为根据请求产生时钟脉冲的请求信号而产生该时钟脉冲的时钟发生电路，包括：时钟脉冲发生器，产生上述时钟脉冲；和时钟脉冲发生请求信号线，作为用于向上述时钟脉冲发生器传送上述请求信号的信号线，当接收了请求发送信号时将上述请求信号改变成第一逻辑值，另一方面，当接收了请求更新信号时将上述请求信号改变成第二逻辑值。在此，上述时钟脉冲发生器在上述请求信号变化到上述第一逻辑值时，产生上述时钟脉冲，同时生成上述请求更新信号并且向上述时钟脉冲发生请求信号线提供。该时钟发生电路，例如可以用作为本发明时序电路的构成元素。

具体讲，上述时钟发生电路中的时钟脉冲发生器，用于提供成为上述时钟脉冲之源的原时钟，并且具有：锁存电路，当上述请求信号变化到上述第一逻辑值时，与上述原时钟的下降沿同步而保持规定的逻辑值；第一逻辑元件，当上述锁存电路保持的逻辑值是上述规定的逻辑值时，将上述原时钟中包含的正极性脉冲作为上述时钟脉冲输出；和第二逻辑元件，当上述请求信号变化到上述第一逻辑值时，与上述原时钟的下降沿同步而输出上述请求更新信号。

具体讲，上述时钟发生电路中的上述时钟脉冲发生器，用于提供成为上述时钟脉冲之源的原时钟，并且具有：锁存电路，当上述请求信号变化到上述第一逻辑值时，与上述原时钟的上升沿同步而保持规定的逻辑值；第一逻辑元件，当上述锁存电路保持的逻辑值是上述规定的逻辑值时，将上述原时钟中包含的负极性脉冲作为上述时钟脉冲输出；和第二逻辑元件，当上述请求信号变化到上述第一逻辑值时，与上述原时钟的上升沿同步而输出上述请求更新信号。

然后，为解决上述课题，本发明的方案是时钟控制方法，对包括多个与所提供时钟同步对存储内容进行更新的存储元件的时序电路进行时钟控制，具有：从上述多个存储元件中检测出某个存储元件的存储内容改变的步骤；上述检测进行后，产生时钟脉冲，将该时钟脉冲作为上述所提供时钟向上述多个存储元件中上述存储元件之存储内容发生改变时其输入改变的存储元件提供的步骤。

另一方面，为解决上述课题，本发明的方案是电路变更方法，根据包括多个与所提供时钟同步对存储内容进行更新的存储元件的原时序电路(上述多个存储元件包括相当于主单元的存储元件、和相当于当该主单元的存储内容变化时其输入变化的从属单元的存储元件)的连接信息，获得新时序电路的连接信息，具有：从属单元抽出步骤，从上述原时序电路的连接信息中抽出上述从属单元；主单元组抽出步骤，对每个所抽出的从属单元，从上述原时序电路的连接信息中抽出至少包含一个与该从属单元对应的主单元的主单元组；变化检测机构生成步骤，当所抽出的主单元组所属主单元之任何一个的存储内容变化时，生成输出变化信号的变化检测机构的连接信息；时钟脉冲发生器生成步骤，确定在所抽出的从属单元之中包含所抽出的主单元组为共同的从属单元的时钟域，从上述原时序电路的连接信息中抽出该时钟域所属的从属单元将其作为输入的时钟，根据该抽出的时钟，生成时钟脉冲发生器的连接信息；和连接信息合成步骤，对上述原时序电路的连接信息、由上述变化检测机构生成步骤生成的变化检测机构的连接信息、以及由上述时钟脉冲发生器生成步骤生成的时钟脉冲发生器的连接信息进行合成，获得上述新时序电路的连接信息。在此，上述时钟脉冲发生器根据从上述变化检测机构输出的变化信号，生成时钟脉冲作为由上述时钟脉冲发生器生成步骤抽出的时钟。

优选，在上述电路变更方法中，上述变化检测机构是变化检测器，其根据上述主单元的输出信号判断上述主单元的存储内容是否变化，当检测出该变化时，输出上述变化信号；上述变化检测机构生成步骤是：从上述原时序电路的连接信息中，对每个由上述主单元组抽出步骤被抽出的主单元组，抽出该主单元组所属的主单元的输出信号，并根据该抽出的输出信号，生成上述变化检测器的连接信息。

优选，在上述电路变更方法中，上述新时序电路中的主单元是带有变化输出的存储元件，具有用于输出表示该主单元存储内容之变化的原变化信号的变化检测电路。上述变化检测机构包含上述变化检测电路，而且根据该变化检测电路输出的原变化信号而输出上述变化信号。然后，上述变化检测机构生成步骤，作为上述变化检测机构之连接信息，生成用于将由上述主单元组抽出步骤抽出的主单元组所属主单元变换成上述带有变化输出的存储元件的变换信息。

优选，在上述电路变更方法中，上述变化检测机构具有时钟脉冲发生请求信号线，该时钟脉冲发生请求信号线是用于向上述时钟脉冲发生器传送请求产生上述时钟脉冲之请求信号的信号线，当接收了该变化检测机构输出的变化信号时，将上述请求信号改变成第一逻辑值，另一方面，当接收了请求更新信号时将上述请求信号改变成第二逻辑值。上述时钟脉冲发生器是带有更新输出的时钟脉冲发生器，当上述请求信号变化到上述第一逻辑值时，产生上述时钟脉冲，同时生成上述请求更新信号并向上述时钟脉冲发生请求信号线提供。然后，本发明的电路变更方法具有时钟脉冲发生器变换步骤，生成将由上述时钟脉冲发生器生成步骤生成的时钟脉冲发生器的连接信息变换到上述带有更新输出之时钟脉冲发生器的连接信息的变换信息；上述连接信息合成步骤通过将上述原时序电路的连接信息、由上述变化检测机构生成步骤生成的变化检测机构的连接信息、由上述时钟脉冲发生器生成步骤生成的时钟脉冲发生器的连接信息、以及由上述时钟脉冲发生器变换步骤生成的变换信息进行合成，获得上述新时序电路的连接信息。

另一方面，为解决上述课题，本发明的方案是电路设计支援装置，根据包括多个与所提供时钟同步对存储内容进行更新的存储元件的原时序电路的连接信息，获得新时序电路的连接信息，包括上述各电路变更方法中的各步骤。

附图说明

图1是本发明第一实施方式的时序电路的电路图。

图2是图1所示时序电路的时序图。

图3是本发明第二实施方式的时序电路的电路图。

图4是图3所示时序电路的时序图。

图5是图3所示时序电路中存储元件的电路图。

图6是图5所示存储元件的时序图。

图7是图3所示时序电路中存储元件的另一电路图。

图8是图7所示存储元件的时序图。

图9是本发明第三实施方式的时钟发生电路的电路图。

图10是图9所示时钟发生电路的时序图。

图11是图9所示时钟脉冲发生器的电路图。

图12是图11所示时钟发生电路的时序图。

图13是图9所示时钟脉冲发生器的另一电路图。

图14是图13所示时钟发生电路的时序图。

图15是本发明第三实施方式的时序电路的电路图。

图16是图15所示时序电路的时序图。

图17是本发明第四实施方式的电路设计支援装置的概要图。

图18是从属单元抽出机构的流程图。

图19是主单元组抽出机构的流程图。

图20是变化检测机构生成机构的流程图。

图21是时钟脉冲发生器生成机构的流程图。

图22是本发明第四实施方式的连接信息合成机构的流程图。

图23是本发明第五实施方式的电路设计支援装置的概要图。

图24是本发明第五实施方式的变化检测机构生成机构的流程图。

图25是本发明第五实施方式的连接信息合成机构的流程图。

图26是本发明第六实施方式的电路设计支援装置的概要图。

图27是时钟脉冲发生器变换机构的流程图。

图28是本发明第六实施方式的连接信息合成机构的流程图。

图29是本发明第七实施方式的通信装置的概括图。

图30是本发明第八实施方式的信息再生装置的概括图。

图31是本发明第九实施方式的图像显示装置的概括图。

图32是本发明第十实施方式的电子装置的概括图。

图33是本发明第十一实施方式的电子控制装置和包括该装置的移动体的概括图。

图34是现有技术的时钟控制技术的概括图。

图35是另一现有技术的时钟控制技术的概括图。

图中：10、20、30-时序电路，11-存储元件，11a、11b、11c-主单元(存储元件)，11d、11e-从属单元(存储元件)，13-时钟脉冲发生器，14-变化检测器，15、15a～15d-主单元组，16、16a～16d-时钟域，21、21A、21B-存储元件(带有变化输出的存储元件)，21a、21b、21c-主单元(带有变化输出的存储元件)，211-锁存电路，211a-从属锁存电路，211b-主锁存电路，212-逻辑元件(第一逻辑元件)，213-延迟元件，214-逻辑元件(第二逻辑元件)，215-基本时钟生成电路，218、219-变化检测电路，22-时钟发生电路，23-时钟脉冲发生器(带有更新输出的时钟脉冲发生器)，231-锁存电路，232-逻辑元件(第一逻辑元件)，233-逻辑元件(第二逻辑元件)，234-逻辑元件(第一逻辑元件)，25、25a～25d-时钟脉冲发生请求信号线，110、120、130-电路设计支援装置，40-移动电话机(通信装置)，41-应用LSI(半导体集成电路)，42-基带LSI(半导体集成电路)，50-光盘装置(信息再生装置)，51-媒体信号处理LSI(半导体集成电路)，52-误码校正/伺服处理LSI(半导体集成电路)，60-电视接收机(图像显示装置)，61-图像/语音处理LSI(半导体集成电路)，62-显示器/音源控制LSI(半导体集成电路)，70-数码相机(电子装置)，71-信号处理LSI(半导体集成电路)，80-汽车(移动体)，81-导航装置(电子装置)，82-导航用LSI(半导体集成电路)，90-电子控制装置，91-引擎/传动控制LSI(半导体集成电路)。

发明实施方式

下面，参考附图说明本发明的实施方式。各个图中，符号末尾给出的英文小写字母是用于相互区别多个相同的结构要素和信号。

第一实施方式

图1是表示本发明第一实施方式的时序电路的电路构成。本实施方式的时序电路10包括与所提供时钟同步进行更新存储内容的存储元件11a，11b，11c，11d，11e(以后这些统称为“存储元件11”)，这些存储元件11之中，将任何一个作为主单元，因该主单元存储内容改变而使其输入改变的是作为从属单元。时序电路10包括：组合电路12a，12b；时钟脉冲发生器13，其产生作为从属单元之同步时钟的时钟脉冲CLKP；变换检测器14，其检测主单元存储内容的变化。

这里，为了说明的方便，时序电路10假设有5个存储元件11，其中3个是主单元(存储元件11a，11b，11c)，2个是从属单元(存储元件11d，11e)。在实际的电路构成中，时序电路10具有的存储元件的个数是多种的，其中哪个为主单元或者为从属单元可按各种方式决定。图中表示出存储元件11作为D触发器，但是本发明述及的存储元件不限定于此。如果是与所提供时钟同步而更新存储内容的存储元件，则为T触发器或者JK触发器等其它各种触发器也是可以的。

从属单元11d输入了经过将主单元11a，11b，11c的各个输出作为输入的组合电路12a的输出数据。同样，从属单元11e输入了经过将主单元11a，11b，11c的各个输出作为输入的组合电路12b的输出数据。而且，从属单元不经过组合电路直接输入主单元的输出也是可以的。

时序电路10包括：含有主单元11a，11b，11c的主单元组15以及含有从属单元11d，11e和组合电路12a，12b的时钟域16。时钟域16所属的从属单元11d，11e根据主单元组15所属主单元11a，11b，11c之某一个的存储内容变化而改变其输入。

变化检测器14基于主单元11a，11b，11c的输出Q1，Q2，Q3判断主单元11a，11b，11c之某一个的存储内容是否变化，当检测出存储内容变化时，输出时钟控制信号CTL(相当于本发明的变化信号)。

时钟脉冲发生器13根据所接收的时钟控制信号CTL而产生时钟脉冲CLKP。时钟脉冲发生器13输入了时序电路10的同步时钟CLK，产生与该时钟CLK同步的时钟脉冲CLKP。同步脉冲CLKP被提供给时钟域16中含有的从属单元11d，11e作为同步时钟。

下面，参考图2的时序图说明时序电路10的操作。

在主单元11a，11b，11c之输出Q1，Q2，Q3的某一个变化之后，该变化通过变化检测器14而检测出，并输出时钟控制信号CTL。这里假设输出Q1变化。根据输出Q1变化而输出时钟控制信号CTL。然后，通过时钟脉冲发生器13生成与时钟CLK同步的时钟脉冲CLKP。不输出时钟控制信号CTL，即在主单元的输出不变化时，不产生时钟脉冲CLKP。

上面，根据本实施方式，只在主单元组15中含有的存储元件11(主单元)之任何一个的存储内容变化时，才给时钟域16含有的存储元件11(从属单元)提供时钟(时钟脉冲CLKP)。因此，当主单元存储内容不变化即从属单元的输入不变化、存储内容不用更新时，停止至该从属单元的时钟。从属单元通过自己或者其它从属单元具有作为主单元的功能，作为时序电路10的整体，其连锁地产生至各个存储元件11的时钟供给。由此，以在技术要求上不可能停止时钟并且不存在存储元件输出之反馈为前提的时钟控制成为可能，并随着时钟的提供而降低电流消耗。

通过时钟脉冲发生器13生成的时钟脉冲CLKP是与时序电路10的同步时钟CLK同步的。因此，保证时序电路10中的时钟相位差，时序电路10就能够作为同步时序电路而正确地操作。

在本实施方式中，尽管变化检测器14关于主单元组15的一组只设置一个进行了说明，但本发明不限定于此。例如，像每个主单元设置一个变化检测器那样，也可以将各个变化检测器的输出之逻辑或作为时钟控制信号CTL提供给时钟脉冲发生器13。

尽管时钟脉冲发生器13关于时钟域16的一域只设置一个进行了说明，但本发明不限定于此。关于时钟域16的一域，也可以安装多个时钟脉冲发生器。

第二实施方式

图3表示本发明第二实施方式的时序电路的电路构成。本实施方式的时序电路20包括附带变化输出的存储元件21，代替第一实施方式的时序电路10中的存储元件11，并且将表示自己的存储内容发生变化的变化信号(相当于本发明的原变化信号)输出。下面，只说明时序电路20与时序电路10的不同点。图中，与图1所示结构要素和信号相同的部分给出了与其相同的符号，其详细说明省略。

时序电路20包括逻辑元件17，其代替第一实施方式中说明的变化检测器，并且输入从主单元21a，21b，21c输出的变化信号M1，M2，M3和输出其逻辑或作为时钟控制信号CTL(相当于本发明的变化信号)。时钟脉冲发生器13接收来自逻辑元件17的时钟控制信号CTL。

下面，参考图4的时序图说明时序电路20的操作。

主单元21a，21b，21c的每一个在其存储内容变化时，即适合各个输出Q1，Q2，Q3的变化，分别输出变化信号M1，M2，M3。变化信号M1，M2，M3的任何一个输出后，从逻辑元件17输出时钟控制信号CTL。在这里，假设从主单元21a输出变化信号M1。通过时钟脉冲发生器13，生成与时钟CLK同步的时钟脉冲CLKP。当不输出时钟控制信号CTL即从主单元不输出变化信号的时候，不产生时钟脉冲CLKP。

下面，说明作为带有变化输出的存储元件21的具体例子的存储元件21A。

图5表示存储元件21A的电路构成。存储元件21A包括：获取提供给存储元件21A的信号D并保持它的主锁存电路211a；获取主锁存电路211a的输出D0并将其作为存储元件21A的存储内容保持的从属锁存电路211b；将从属锁存电路211b的输入D0和输出Q进行异或逻辑演算并输出信号XOR的逻辑元件212(相当于本发明的第一逻辑元件)；延迟信号XOR并输出信号DXOR的延迟元件213；将信号DXOR和在存储元件21A上提供的时钟CK进行逻辑与演算并且输出变化信号M的逻辑元件214(相当于本发明的第二逻辑元件)。由逻辑元件212、延迟元件213和逻辑元件214构成的部分相当于本发明的变化检测电路218。

参考图6的时序图说明按上述构成的存储元件21A的操作。

主锁存电路211a在时钟CK变化到“L”(相当于本发明的第二逻辑值)时获取信号D，另一方面，在时钟CK变化到“H”(相当于本发明的第一逻辑值)时保持所获取的信号D。因此，主锁存电路211a在时钟CK变化到“L”和下次变化到“L”为止的一个周期内一直保持信号D0的值。另一方面，从属锁存电路211b在时钟CK变化到“H”时获取主锁存电路211a的输出信号D，而在时钟CK变化到“L”时保持所获取的信号D0。

在从时钟CK变化到“L”且信号D0的值发生变化到下一次时钟CK变化到“H”且信号D0被获取到从属锁存电路211b中为止的时间内，从属锁存电路211b的输入D0和输出Q成为相互不同的逻辑值。因此，其间，逻辑元件212的输出XOR成为规定的真的逻辑值(这里假定为“H”)。通过延迟元件213延迟信号XOR，以及通过所得结果信号DXOR，该真的逻辑值状态被维持到信号D0被获取到从属锁存电路211b中的时刻(即时钟CK变为“H”的时刻)为止。然后，通过逻辑元件214演算信号DXOR和时钟CK的逻辑与，作为其结果，输出变化信号M。

如上述，存储元件21A与所提供时钟CK的上升沿同步而更新自己的存储内容，并且在存储内容变化时，产生作为变化信号M的脉冲。

下面，说明作为带有变化输出的存储元件21的另一具体例子的存储元件21B。

图7表示存储元件21B的电路构成。存储元件21B包括：获取提供给存储元件21B的信号D并保持它的锁存电路211；将锁存电路211的输入D和输出Q进行异或逻辑演算并输出信号XOR的逻辑元件212(相当于本发明的第一逻辑元件)；根据提供给存储元件21A的时钟CK产生比该时钟CK更窄脉冲的基本时钟PCK’的基本时钟生成电路215；将信号XOR和基本时钟PCK’进行逻辑与演算并且输出变化信号M的逻辑元件214(相当于本发明的第二逻辑元件)。这里，逻辑元件214的输出也是控制锁存电路211之操作的时钟脉冲PCK。而且，由逻辑元件212、基本时钟生成电路215和逻辑元件214构成的部分相当于本发明的变化检测电路219。

参考图8的时序图说明按上述构成的存储元件21B的操作。

锁存电路211在时钟脉冲PCK变化到“H”(相当于本发明的第一逻辑值)时获取信号D，另一方面，在时钟脉冲PCK变化到“L”(相当于本发明的第二逻辑值)时保持所获取的信号D。因此，在从信号D的值变化开始到时钟脉冲PCK变化到“H”且信号D被获取到锁存电路211中为止的时间内，锁存电路211的输入和输出Q变为相互不同的逻辑值。因此，其间，逻辑元件212的输出XOR成为规定的真的逻辑值(这里假定为“H”)。从基本时钟生成电路215输出基本时钟PCK’。然后，通过逻辑元件214演算信号XOR和基本时钟PCK之间的逻辑与，作为其结果，输出真的逻辑值之变化信号M和时钟脉冲PCK。

由于时钟脉冲PCK成为真逻辑值(“H”)，信号D被获取到锁存电路211，锁存电路211的输入D和输出Q成为相同的逻辑值。由此，逻辑元件212的输出XOR成为假的逻辑值(在这里假设为“L”)，从逻辑元件214输出的变化信号M和时钟脉冲PCK也成为假的逻辑值(“L”)。

如上述，存储元件21B与所提供时钟CK的上升沿同步来更新自己的存储内容，并且在存储内容变化时，输出规定脉冲宽度的变化信号M。该变化信号M作为存储元件21B内部的锁存脉冲具有足够的开占空比(onduty)时间。在存储元件21B，使用变化信号M作为锁存脉冲(时钟脉冲PCK)，由此，可以确保最小的锁存脉冲宽度。

上面，根据本实施方式，通过安装带有变化输出的存储元件，能够容易地检测主单元组中含有的主单元之存储内容的变化，并且能够简化用于检测主单元存储内容变化的电路。

作为带有变化输出的存储元件21具体例所示出的存储元件21A，21B只不过是一个例子，本发明不限定于此。作为带有变化输出的存储元件21，还可以有各种电路结构。例如，与所提供时钟之下降沿同步而更新存储内容的带有变化输出的存储元件也可以用与上述相同电路结构来实现。这种情况下，本发明第一和第二逻辑值分别替换“L”和“H”。

第三实施方式

在第一和第二实施方式的时序电路10，20中，如果主单元组含有的主单元变成多个，则输出信号Q和变化信号M的数量增加，用于向时钟脉冲发生器传送主单元存储内容变化的信号线密集。于是，实现用于消除该信号线混乱程度的电路结构就是本发明的第三实施方式。

在说明本实施方式的时序电路之前，首先说明本实施方式的时钟发生电路。

图9表示本实施方式时钟发生电路的电路构成。时钟发生电路22包括：产生时钟脉冲CLK的时钟脉冲发生器23；以及用于将请求产生时钟脉冲的请求信号CLKREQ传送到时钟脉冲发生器23的时钟脉冲发生请求信号线25。

时钟脉冲发生请求信号线25通过插入漏极开路缓冲器(open drainbuffer)26与成为请求信号CLKREQ之发行源的电路(请求发行电路)连接，并可以接收来自请求发行电路的请求发行信号。在该图的例子中，连接了发出请求发行信号A，B，C的3个请求发行电路。作为请求发行电路，第一实施方式时序电路10中的变化检测器14和第二实施方式时序电路中的带有变化输出的存储元件21都可作为之。而且，作为请求发行信号，变化检测器14输出的时钟控制信号和带有变化输出的存储元件21输出的变化信号也可作为之。

时钟脉冲发生请求信号线25与时钟脉冲发生器23直接连接，并给时钟脉冲发生器23提供请求信号CLKREQ。而且，通过插入漏极开路缓冲器27还与时钟脉冲发生器23连接，从时钟脉冲发生器23中接收请求更新信号CLKREQMOD。

时钟脉冲发生器23是带有更新输出的时钟脉冲发生器，通过请求信号CLKREQ变成请求产生时钟脉冲的第一逻辑值，其产生时钟脉冲CLK，同时，还在时钟脉冲发生请求信号线25上输出请求更新信号CLKREQMOD。

下面，参考图10的时序图说明时钟发生电路22的操作。

时钟脉冲发生请求信号线25通过接收请求发行信号A，B，C的任何一个而变成“L”电平的电压。由此，请求信号CLKREQ变成请求产生时钟脉冲的第一逻辑值。根据请求信号CLKREQ变成第一逻辑值而输出时钟脉冲CLK。与此时刻相同，输出请求更新信号CLKREQMOD。时钟脉冲发生请求信号线25通过接收请求更新信号CLKREQMOD而变成“H”电平的电压。即恢复稳定状态。由此，请求信号CLKREQ变成解除时钟脉冲之发生请求的第二逻辑值。

下面，说明作为带有更新输出之时钟脉冲发生器23的具体例子的时钟脉冲发生器23A。

图11表示时钟脉冲发生器23A的电路构成。时钟脉冲发生器23A包括：与向端子CLKORG提供的原时钟CLKORG的下降沿同步而获取向端子M提供的请求信号M的锁存电路231；计算锁存电路231的输出Q和原时钟CLKORG之间的逻辑与，并且从端子CLK输出时钟脉冲CLK的逻辑元件232(相当于本发明的第一逻辑元件)；计算原时钟CLKORG的反相和信号M之间的逻辑与，并且从端子MCLR输出请求更新信号MCLR的逻辑元件233(相当于本发明的第二逻辑元件)。

参考图12的时序图说明按上述构成的时钟脉冲发生器23A的操作。

请求信号M为“H”(相当于本发明的第一逻辑值)时，与原时钟CLKORG的下降沿同步，请求信号M被取入到锁存电路231。与此时刻相同，从逻辑元件233输出请求更新信号MCLR。由此，请求信号M恢复为“L”(相当于本发明的第二逻辑值)。即使请求信号M成为“L”，锁存电路231的输出Q也将保持一个周期的时间。即锁存电路231在一个周期的时间内保持为基于请求信号M为“H”时而规定的逻辑值(在这里为“H”)。通过逻辑元件232，计算锁存电路231的输出Q和原时钟CLKORG之间的逻辑与，并且与原时钟CLKORG同步，输出正极性的时钟脉冲CLK。

如上所述，时钟脉冲发生器23A与所提供原时钟CLKORG的下降沿同步，在产生正极性脉冲作为时钟脉冲CLK的同时，还产生请求更新信号MCLR。

下面，说明作为带有更新输出之时钟脉冲发生器23的另一具体例子的时钟脉冲发生器23B。

图13表示时钟脉冲发生器23B的电路构成。时钟脉冲发生器23B包括：与向端子CLKORG提供的原时钟CLKORG的上升沿同步而获取向端子M提供的请求信号M之反相信号的锁存电路231；计算锁存电路231的输出Q和原时钟CLKORG之间的逻辑或，并且从端子CLK输出时钟脉冲CLK的逻辑元件234(相当于本发明的第一逻辑元件)；计算原时钟CLKORG和信号M之间的逻辑与，并且从端子MCLR输出请求更新信号MCLR的逻辑元件233(相当于本发明的第二逻辑元件)。

参考图14的时序图说明按上述构成的时钟脉冲发生器23B的操作。

请求信号M为“H”(相当于本发明的第一逻辑值)时，与原时钟CLKORG的上升沿同步，请求信号M的反相信号被取入到锁存电路231。与此时刻相同，从逻辑元件233输出请求更新信号MCLR。由此，请求信号M恢复为“L”(相当于本发明的第二逻辑值)。即使请求信号M成为“L”，锁存电路231的输出Q也将保持一个周期的时间。即锁存电路231在一个周期的时间内保持为基于请求信号M为“H”时而规定的逻辑值(在这里为“L”)。通过逻辑元件234，计算锁存电路231的输出Q和原时钟CLKORG之间的逻辑或，并且与原时钟CLKORG同步，输出负极性的时钟脉冲CLK。

如上所述，时钟脉冲发生器23B与所提供原时钟CLKORG的上升沿同步，在产生负极性脉冲作为时钟脉冲CLK的同时，还产生请求更新信号MCLR。

下面，说明包括上述时钟发生电路的本实施方式的时序电路。

图15表示本实施方式时序电路的电路结构。本实施方式的时序电路30在包括第二实施方式说明的带有变化输出的存储元件21作为存储元件的同时，还包括时钟脉冲发生请求信号线25以及作为时钟脉冲发生器的上述带有更新输出的时钟脉冲发生器23。该图画出了4组由主单元组15、时钟域16、时钟脉冲发生器23和时钟脉冲发生请求信号线25构成的处理块。各个符号末尾带有的从“a”到“d”表示了对这些处理块的区别。关于时序电路30的构成，由于与前面说明的相同，在这里省略其说明。

下面，参考图16的时序图说明时序电路30的操作。在这里设想存储元件21a的存储内容发生变化的情况，以及存储元件21a的输出为Q1，存储元件21e的输出为Q2，并且存储元件21i的输出为Q3来进行说明。

时钟CLK0是时序电路30的同步时钟。首先，在某个时刻存储元件21a的存储内容变化(Q1)。此时，从存储元件21a向时钟脉冲发生请求信号线25a输出变化信号，请求信号CLKREQa变为真的逻辑值(图中表示为“H”)。由此，时钟脉冲发生器23a产生时钟脉冲CLKa。时钟脉冲CLKa被提供给时钟域16a含有的存储元件21e，存储元件21e与时钟脉冲CLKa同步来更新其存储内容(Q2)。存储元件21e相当于以存储元件21a作为主单元时的从属单元。

接着，从存储元件21e向时钟脉冲发生请求信号线25c输出变化信号，请求信号CLKREQc变为真的逻辑值(图中表示为“H”)。由此，时钟脉冲发生器23c产生时钟脉冲CLKc。时钟脉冲CLKc被提供给时钟域16c含有的存储元件21i，存储元件21i与时钟脉冲CLKc同步后更新其存储内容(Q3)。存储元件21i相当于以存储元件21e作为主单元时的从属单元。

如上所述，时序电路内存储元件的存储内容连锁变化，与此相应，只给在输入上产生变化的存储元件提供时钟。例如，上述例子中，存储元件21e，21i在输入产生变化时被提供时钟脉冲CLKa，CLKc，但时钟域16b，16d包含的存储元件因为其输入没有变化，所以未被提供时钟脉冲CLKb，CLKd。这样，通过将停止其输入未变化之存储元件的时钟，能够通过不需要时钟来降低功率消耗。

上面，根据本实施方式，通过设置在时钟脉冲发生器中请求产生时钟脉冲的时钟脉冲产生请求信号线，特别是在一个主单元组中包含多个主单元的情况下，能够避免从各个主单元输出之变化信号的信号线的密集。这在实际LSI中获得了减少布线之混乱度的效果。

本实施方式的时钟脉冲发生器可以产生正极性和负极性之任何一个的时钟脉冲。一般地，时钟同步系统是以正极性和负极性之任何一个的时钟脉冲设计为前提。本发明是可以在任何一个时钟同步系统中应用的。

作为带有更新输出之时钟脉冲发生器23具体例所示出的时钟脉冲发生器23A，23B只不过是一个例子，本发明不限定于此。作为带有更新输出之时钟脉冲发生器23，还可以为各种各样的电路结构。

本实施方式中所例示的时序电路是第二实施方式的带有变化输出的存储元件作为存储元件，但是，即使使用一般的存储元件，也能够获得与上述相同的效果。

第四实施方式

图17表示本发明第四实施方式的电路设计支援装置的概要图。本实施方式的电路设计支援装置110是以原时序电路的连接信息D11为基础获得新时序电路的连接信息D52，该原时序电路包括多个与所提供的时钟同步后更新存储内容的存储元件。这里，新时序电路是第一实施方式的时序电路10。电路设计支援装置110包括从属单元抽出机构、主单元组抽出机构、变化检测机构生成机构、时钟脉冲发生器生成机构以及连接信息合成机构。下面，顺序说明各个机构。

图18表示从属单元抽出机构的处理流程。首先，从原时序电路的连接信息D11中抽出参考(reference)名和实例(instance)名。这里，参考名是表示逻辑元件种类(“xxAND”，“xxOR”，“xxFF”等)的识别符，实例名是区别电路连接信息中各个逻辑元件的识别符(“CELL_1”等)。而且，图中所示“CELL_1”的其它实例名是对应于图17的电路图所示的各个逻辑元件。通过步骤S11，构成连接信息D11之逻辑元件的参考名和实例名的对应关系被登录到数据库(参考名一实例名对应信息D12)。接着，判定各个逻辑元件之参考名是否表示存储元件(“xxFF”)(S12)。然后，将通过步骤S12所判定存储元件的存储元件之实例名作为新时序电路中的从属单元输出(S13)。通过上述顺序，生成从属单元名列表D13。

图19表示主单元组抽出机构的处理流程。首先，对从属单元名列表D13包含的每个从属单元，基于该从属单元的实例名，抽出在原时序电路之连接信息D11中记载的数据输入信号名，并且生成数据输入信号名信息D21(S21)。之后，从连接信息D11中抽出用来输出数据输入信号名信息D21上所含信号的逻辑元件，并生成参考名一实例名对应信息D22(S22)。接着，判定参考名一实例名对应信息D22中所含逻辑元件的参考名是否表示存储元件(“xxFF”)(S23)。这里，当判定为不表示存储元件的情况下，抽出该逻辑元件的输入信号名，返回执行步骤S22，S23(S24)。最后，将在步骤S23中判定为存储元件的逻辑元件之实例名作为是新时序电路中的主单元而输出(S25)。通过上述顺序，生成了表示主单元组的主单元名列表D23。

图20表示变化检测机构生成机构的处理流程。首先，基于原时序电路的连接信息D11和主单元名列表D23，对每个主单元组，抽出该主单元组中全部包含的存储元件的数据输出信号，并生成数据输出信号名信息D31(S31)。接着，通过使用变化检测器(变化检测机构)的雏形连接信息D32，生成变化检测器的连接信息D33(S32)。该雏形连接信息D32中定义了成为信号连接标记的符号(“$$”等)。通过将数据输出信号名信息D31中包含的数据输出信号适用到该标记，生成变化检测器的连接信息D33。

图21表示时钟脉冲发生器生成机构的处理流程。首先，基于原时序电路的连接信息D11和从属单元名列表D13，对每个时钟域，抽出该时钟域全部包含的存储元件的时钟信号，并生成时钟信号名信息D41(S41)。这里，从属单元名列表D13包含的从属单元之中，和主单元名列表D23包含的主单元组相等的之间，是属于新时序电路中相同的时钟域。接着，通过使用时钟脉冲发生器的雏形连接信息D42，生成时钟脉冲发生器的连接信息D43(S42)。该雏形连接信息D42中定义了成为信号连接标记的符号(“$$”等)。通过将时钟信号名信息D41中包含的时钟信号适用到该标记，生成时钟脉冲发生器的连接信息D43。

图22表示连接信息合成机构的处理流程。首先，从变化检测器的连接信息D33和时钟脉冲发生器的连接信息D43中生成应当追加到原时序电路的连接信息D11上的差分信息D51(S51)。接着，通过将连接信息D11和差分信息D51合成，生成新时序电路的连接信息D52(S52)。

上面，根据本实施方式，通过容易且少的工序数能够将一般的时序电路变换成包括时钟脉冲发生器的本发明时序电路(新时序电路)。

第五实施方式

图23表示本发明第五实施方式的电路设计支援装置的概要图。本实施方式的电路设计支援装置120是基于原时序电路的连接信息D11而得到新时序电路的连接信息D52，原时序电路包括多个与所提供的时钟同步后更新存储内容的存储元件。这里，新时序电路是第二实施方式的时序电路20。

电路设计支援装置120所具备的变化检测机构生成机构是将原时序电路中一般的存储元件变换到带有变化输出的存储元件，该存储元件输出表示其自己存储内容改变的变化信号，这点与第四实施方式不同。下面，说明该变化检测机构生成机构。

图24表示本实施方式之变化检测机构生成机构的处理流程。首先，在主单元名列表D32包含的主单元之中，抽出在参考名对应列表D15中登录的，并生成存储元件变换列表D34(S33)。参考名对应列表D15是登录了原时序电路的存储元件11之中应当改换成带有变化输出的存储元件21的那些存储元件的列表。接着，对存储元件变化列表D34中登录的每个存储元件，新定义变化信号(图例中为“NET_M00”和“NET_M01”)，并生成输出信号列表D35(S34)。然后，组合存储元件变换列表D34和输出信号列表D35，生成变换信息D36。

图25是表示通过本实施方式的连接信息合成机构生成的差分信息D51和新时序电路之连接信息D52的一部分。从该图可知，差分信息D51中包含带有变化输出的存储元件(图例中为“CELL_1”和“CELL_3”)，新时序电路的连接信息D52中的存储元件被置换成带有变化输出的存储元件。

上面，根据本实施方式，通过容易且少的工序数能够将一般的时序电路变换成包括带有变化输出的存储元件的本发明时序电路(新时序电路)。

第六实施方式

图26表示本发明第六实施方式的电路设计支援装置的概要图。本实施方式的电路设计支援装置130是基于原时序电路的连接信息D11而得到新时序电路的连接信息D52，原时序电路包括多个与所提供时钟同步后更新存储内容的存储元件。这里，新时序电路是包括有第二实施方式之时钟脉冲发生请求信号线的时序电路30。

电路设计支援装置130包括与第四实施方式相同的从属单元抽出机构、主单元组抽出机构、变化检测机构生成机构、时钟脉冲发生器生成机构以及连接信息合成机构。而且，电路设计支援装置130包括将第一和第二实施方式的时钟脉冲发生器变换成第三实施方式的带有更新输出之时钟脉冲发生器的时钟脉冲发生器变换机构。下面，说明该时钟脉冲发生器变换机构。

图27表示时钟脉冲发生器变换机构的处理流程。首先，基于原时序电路的连接信息D11和从属单元名列表D13，生成成为变换对象的时钟脉冲发生器的时钟信号名信息D41(S41)。接着，基于用来生成该时钟脉冲发生器之输入(时钟控制信号)的变化检测器的连接信息D33、该时钟脉冲发生器的时钟信号名信息D41以及登录了带有更新输出之时钟脉冲发生器输入输出的输入输出信号列表D44，生成时钟脉冲发生器的交换信息D45(S43)。

图28是表示通过本实施方式的连接信息合成机构生成的差分信息D51和新时序电路之连接信息D52的一部分。从该图可知，差分信息D51中包含带有更新输出的时钟脉冲发生器(图例中为“CELL_CK1”)，新时序电路的连接信息D52中的时钟脉冲发生器被置换成带有更新输出的时钟脉冲发生器。

上面，根据本实施方式，通过容易且少的工序数能够将一般的时序电路变换成包括带有更新输出之时钟脉冲发生器的本发明时序电路(新时序电路)。

通过在电路设计支援装置130中包括第五实施方式的变化检测机构生成机构，也可以将原时序电路中的存储元件变换成带有变化输出的存储元件。

第七实施方式

图29是本发明第七实施方式之通信装置的概括图。本实施方式通信装置即移动电话机40包括基带LSI41和应用LSI42。基带LSI41和应用LSI42是半导体集成电路，其具有本发明的时序电路例如为第一到第三实施方式的时序电路10，20和30的任何一个。

如上述，因为本发明时序电路可以以比现有技术更少的功耗来操作，基带LSI41和应用LSI42以及包括了它们的移动电话机40也可以成为低功率操作。即使移动电话机40所包括的半导体集成电路为除基带LSI41和应用LSI42之外的半导体集成电路，通过在该半导体集成电路所包括的时序电路采用本发明的时序电路，也能够获得与上述相同的效果。

本发明的通信装置不应当只限定于移动电话机，除此之外，例如，其可以是包括通信系统中的发射机/接收机和进行数据传送的调制解调器装置等。即，根据本发明，不管有线/无线和光通信/电通信之别，或者不管数字方式/模拟方式之别，其都能够获得在所有通信装置中降低功耗的效果。

第八实施方式

图30是本发明第八实施方式的信息再生装置的概括图。本实施方式信息再生装置即光盘装置50包括用于处理从光盘读取的信号的媒体信号处理LSI51；和用于进行该信号误码校正和光拾取器的伺服控制的误码校正/伺服处理LSI52。媒体信号处理LSI51和误码校正/伺服处理LSI52是半导体集成电路，其具有本发明的时序电路，例如为第一到第三实施方式之时序电路10，20和30的任何一个。

如上述，因为本发明的时序电路可以用比现有技术更少的功耗来操作，所以媒体信号处理LSI51和误码校正/伺服处理LSI52以及包括了它们的光盘装置50也变为低功率操作。而且，即使光盘装置50所包括的半导体集成电路为媒体信号处理LSI51和误码校正/伺服处理LSI52以外的半导体集成电路，通过将该半导体集成电路包括的时序电路做成本发明的时序电路，也能够获得与上述相同的效果。

本发明的信息再生装置不应当只限定于光盘装置，除此之外，例如，其可以包括内置磁盘的图像记录再生装置和将半导体存储器作为媒体的信息记录再生装置等。即，根据本发明，不管信息记录媒体之别，其都能够获得在所有信息再生装置(含有信息记录功能的也可以)中降低功耗的效果。

第九实施方式

图31是本发明第九实施方式的图像显示装置的概括图。本实施方式图像显示装置即电视接收机60包括用于处理图像信号和语音信号的图像/语音处理LSI 61；以及用于控制显示画面和扬声器等装置的显示器/音源控制LSI 62。图像/语音处理LSI 61和显示器/音源控制LSI 62是半导体集成电路，其具有本发明的时序电路，例如为第一到第三实施方式之时序电路10，20和30的任何一个。

如上述，因为本发明的时序电路可以用比现有技术更少的功耗来操作，所以图像/语音处理LSI 61和显示器/音源控制LSI 62以及包括了它们的电视接收机60也变为低功率操作。而且，即使电视接收机60包括的半导体集成电路为图像/语音处理LSI 61和显示器/音源控制LSI 62以外的半导体集成电路，通过将该半导体集成电路包括的时序电路做成本发明的时序电路，也能够获得与上述相同的效果。

本发明的图像显示装置不应当只限定于电视接收机，除此之外，例如，其也可以包括用于显示通过通信电缆所发布的流数据的装置。即，根据本发明，不管信息之传送方法之别，其都能够获得在所有图像显示装置中降低功耗的效果。

第十实施方式

图32是本发明第十实施方式的电子装置的概括图。本实施方式电子装置即数码相机70包括信号处理LSI71，其是半导体集成电路，具有本发明的时序电路，例如为第一到第三实施方式之时序电路10，20和30的任何一个。

如上述，因为本发明的时序电路可以用比现有技术更少的功耗来操作，所以信号处理LSI71以及安装了它的数码相机70也变为低功率操作。而且，即使数码相机70包括的半导体集成电路为信号处理LSI 71以外的半导体集成电路，通过将该半导体集成电路包括的时序电路做成本发明的时序电路，也能够获得与上述相同的效果。

本发明的电子装置不应当只限定于数码相机，除此之外，例如，其是各种传感器和电子计算机等，一般来说其是包含具备半导体集成电路的全体装置。根据本发明，其能够获得在全体电子装置中降低功耗的效果。

第十一实施方式

图33是本发明第十一实施方式的电子控制装置和包括该装置的移动体的概括图。本实施方式的移动体即汽车80包括电子控制装置90。电子控制装置90是半导体集成电路，具有本发明的时序电路，例如为第一到第三实施方式之时序电路10，20和30的任何一个，其包括有引擎/传动控制LSI91，用于控制汽车的引擎和传动。而且，汽车80包括导航装置81(与本发明电子装置相当)。导航装置81也与电子控制装置90相同，包括作为具有第一到第三实施方式之时序电路10，20和30任何一个之半导体集成电路的导航LSI 82。

如上述，因为本发明的时序电路可以用比现有技术更少的功耗来操作，所以引擎/传动控制LSI91以及包括该LSI的电子控制装置90也可成为低功率操作。同样，导航LSI 82以及包括该LSI的导航装置81也可成为低功率操作。而且，即使电子控制装置90包括的半导体集成电路为引擎/传动控制LSI91以外的半导体集成电路，通过将该半导体集成电路包括的时序电路做成本发明的时序电路，也能够获得与上述相同的效果。对于导航装置81也同样。通过电子控制装置80的低功耗，也能够降低汽车中的功耗。

本发明的电子控制装置不应当只限定于控制上述引擎和传动，除此之外，例如，其是马达控制装置等，一般来说其是包含具备半导体集成电路的控制动力源的全体装置。根据本发明，其能够获得在这种电子控制装置中降低功耗的效果。

本发明的移动体不应当只限定于汽车，除此之外，例如，其是列车和飞机等，一般来说其是包含具备控制作为动力源之引擎和马达等的电子控制装置的全体设备。根据本发明，其能够获得在这种移动体中降低功耗的效果。

发明效果

如上述说明，根据本发明，对于时序电路，以在技术要求上不可能停止时钟并且不存在存储元件输出之反馈为前提的时钟控制成为可能。由此，能够实现低功率操作的时序电路。特别是，在本发明的时序电路中，因为不存在存储元件输出的反馈，能够使电路结构和时钟控制简单化，并能容易实现。

而且，通过使用电路设计支援装置，能够将一般的时序电路变换成上述时序电路。由此，通过利用已有的电路资源，能够容易地生成更低功率操作的时序电路。

在包括本发明时序电路的半导体集成电路和具备该电路的电子装置和电子控制装置中，能够降低功耗。而且，在具备这种电子控制装置的移动体中，也能够降低功耗。

Claims

1.一种时序电路，包括多个与所提供时钟同步对存储内容进行更新的存储元件，所述多个存储元件包含相当于主单元的存储元件、和相当于当主单元存储内容变化时其输入改变的从属单元的存储元件，其特征在于，该时序电路包括：

变化检测机构，当所述主单元存储内容变化时输出变化信号；和

时钟脉冲发生器，根据所述变化信号产生时钟脉冲，并将该时钟脉冲作为所述所提供时钟向所述从属单元提供。

2.根据权利要求1所述的时序电路，其特征在于，包括：

主单元组，其包含至少一个所述主单元；和

时钟域，其包含至少一个从属单元，当所述主单元组所属主单元之任何一个的存储内容变化时该从属单元的输入变化；

所述变化检测机构在所述主单元组所属主单元之任何一个的存储内容变化时输出所述变化信号；

所述时钟脉冲发生器将所述时钟脉冲提供给所述时钟域所属的全部从属单元。

3.根据权利要求1所述的时序电路，其特征在于，

所述变化检测机构是变化检测器，其根据所述主单元的输出信号判断所述主单元的存储内容是否发生变化，当检测出该变化时，输出所述变化信号。

4.根据权利要求1所述的时序电路，其特征在于，

所述主单元是带有变化输出的存储元件，具有输出表示该主单元存储内容变化的原变化信号的变化检测电路；

所述变化检测机构包含所述变化检测电路，并且根据该变化检测电路输出的原变化信号而输出所述变化信号。

5.根据权利要求1所述的时序电路，其特征在于，

所述变化检测机构具有时钟脉冲发生请求信号线，该时钟脉冲发生请求信号线是用于向所述时钟脉冲发生器传送请求产生所述时钟脉冲之请求信号的信号线，当接收了该变化检测机构输出的变化信号时将所述请求信号改变成第一逻辑值，另一方面，当接收了请求更新信号时将所述请求信号改变成第二逻辑值；

所述时钟脉冲发生器是带有更新输出的时钟脉冲发生器，当所述请求信号变化到所述第一逻辑值时，产生所述时钟脉冲，同时生成所述请求更新信号并向所述时钟脉冲发生请求信号线提供。

6.一种存储元件，是与所提供时钟同步对存储内容进行更新的存储元件，其特征在于，包括：

锁存电路，当所述所提供时钟变化到第一逻辑值时，获取所提供信号，当所述所提供时钟变化到第二逻辑值时，作为该存储元件的存储内容保持所获取的信号；和

变化检测电路，在所述锁存电路的输入和输出不同的情况下，当所述所提供时钟变化到所述第一逻辑值时，输出表示该存储元件之存储内容的变化的变化信号。

7.根据权利要求6所述的存储元件，其特征在于，

包括主锁存电路，当所述所提供时钟变化到所述第二逻辑值时，获取所提供信号，当所述所提供时钟变化到第一逻辑值时，保持所获取的信号；

所述锁存电路是获取从所述主锁存电路输出的信号的从属锁存电路；

所述变化检测电路具有：

第一逻辑元件，当所述从属锁存电路的输入和输出不同时，输出规定的逻辑值；

延迟元件，延迟所述第一逻辑元件的输出；和

第二逻辑元件，当所述延迟元件的输出为所述规定的逻辑值，并且所述所提供时钟为所述第一逻辑值时，输出所述变化信号。

8.根据权利要求6所述的存储元件，其特征在于，

所述变化检测电路具有：

基本时钟生成电路，根据所述所提供时钟，生成比该所提供时钟更窄脉冲宽度的基本时钟；

第一逻辑元件，当所述锁存电路的输入和输出不同时，输出规定的逻辑值；和

第二逻辑元件，当所述第一逻辑元件的输出为所述规定的逻辑值，并且所述基本时钟为所述第一逻辑值时，输出所述变化信号；

所述锁存电路接收所述变化信号作为所述所提供时钟。

9.一种时钟发生电路，根据请求产生时钟脉冲的请求信号而产生该时钟脉冲，其特征在于，包括：

时钟脉冲发生器，产生所述时钟脉冲；和

时钟脉冲发生请求信号线，作为用于向所述时钟脉冲发生器传送所述请求信号的信号线，当接收了请求发送信号时将所述请求信号改变成第一逻辑值，另一方面，当接收了请求更新信号时将所述请求信号改变成第二逻辑值；

所述时钟脉冲发生器在所述请求信号变化到所述第一逻辑值时，产生所述时钟脉冲，同时生成所述请求更新信号并且向所述时钟脉冲发生请求信号线提供。

10.根据权利要求9所述的时钟发生电路，其特征在于，

所述时钟脉冲发生器，用于提供成为所述时钟脉冲之源的原时钟，并且具有：

锁存电路，当所述请求信号变化到所述第一逻辑值时，与所述原时钟的下降沿同步而保持规定的逻辑值；

第一逻辑元件，当所述锁存电路保持的逻辑值是所述规定的逻辑值时，将所述原时钟中包含的正极性脉冲作为所述时钟脉冲输出；和

第二逻辑元件，当所述请求信号变化到所述第一逻辑值时，与所述原时钟的下降沿同步而输出所述请求更新信号。

11.根据权利要求9所述的时钟发生电路，其特征在于，

锁存电路，当所述请求信号变化到所述第一逻辑值时，与所述原时钟的上升沿同步而保持规定的逻辑值；

第一逻辑元件，当所述锁存电路保持的逻辑值是所述规定的逻辑值时，将所述原时钟中包含的负极性脉冲作为所述时钟脉冲输出；和

第二逻辑元件，当所述请求信号变化到所述第一逻辑值时，与所述原时钟的上升沿同步而输出所述请求更新信号。

12.一种时钟控制方法，对包括多个与所提供时钟同步对存储内容进行更新的存储元件的时序电路进行时钟控制，其特征在于，具有：

从所述多个存储元件中检测出某个存储元件的存储内容改变的步骤；和

所述检测进行后，产生时钟脉冲，将该时钟脉冲作为所述所提供时钟向所述多个存储元件中所述存储元件之存储内容发生改变时其输入改变的存储元件提供的步骤。

13.一种电路变更方法，根据包括多个与所提供时钟同步对存储内容进行更新的存储元件的原时序电路的连接信息，获得新时序电路的连接信息，所述多个存储元件包括相当于主单元的存储元件、和相当于当该主单元的存储内容变化时其输入变化的从属单元的存储元件，其特征在于，该电路变更方法包括：

从属单元抽出步骤，从所述原时序电路的连接信息中抽出所述从属单元；

主单元组抽出步骤，对每个所抽出的从属单元，从所述原时序电路的连接信息中抽出至少包含一个与该从属单元对应的主单元的主单元组；

变化检测机构生成步骤，当所抽出的主单元组所属主单元之任何一个的存储内容变化时，生成输出变化信号的变化检测机构的连接信息；

时钟脉冲发生器生成步骤，确定在所抽出的从属单元之中包含所抽出的主单元组为共同的从属单元的时钟域，从所述原时序电路的连接信息中抽出该时钟域所属的从属单元将其作为输入的时钟，根据该抽出的时钟，生成时钟脉冲发生器的连接信息；和

连接信息合成步骤，对所述原时序电路的连接信息、由所述变化检测机构生成步骤生成的变化检测机构的连接信息、以及由所述时钟脉冲发生器生成步骤生成的时钟脉冲发生器的连接信息进行合成，获得所述新时序电路的连接信息；

所述时钟脉冲发生器根据从所述变化检测机构输出的变化信号，生成时钟脉冲作为由所述时钟脉冲发生器生成步骤抽出的时钟。

14.根据权利要求13所述的电路变更方法，其特征在于，

所述变化检测机构是变化检测器，其根据所述主单元的输出信号判断所述主单元的存储内容是否变化，当检测出该变化时，输出所述变化信号；

所述变化检测机构生成步骤是：从所述原时序电路的连接信息中，对每个由所述主单元组抽出步骤被抽出的主单元组，抽出该主单元组所属的主单元的输出信号，并根据该抽出的输出信号，生成所述变化检测器的连接信息。

15.根据权利要求13所述的电路变更方法，其特征在于，

所述新时序电路中的主单元是带有变化输出的存储元件，具有用于输出表示该主单元存储内容之变化的原变化信号的变化检测电路；

所述变化检测机构包含所述变化检测电路，而且其是根据该变化检测电路输出的原变化信号而输出所述变化信号；

所述变化检测机构生成步骤，作为所述变化检测机构之连接信息，生成用于将由所述主单元组抽出步骤抽出的主单元组所属主单元变换成所述带有变化输出的存储元件的变换信息。

16.根据权利要求13所述的电路变更方法，其特征在于，

所述时钟脉冲发生器是带有更新输出的时钟脉冲发生器，当所述请求信号变化到所述第一逻辑值时，产生所述时钟脉冲，同时生成所述请求更新信号并向所述时钟脉冲发生请求信号线提供；

该电路变更方法具有时钟脉冲发生器变换步骤，生成将由所述时钟脉冲发生器生成步骤生成的时钟脉冲发生器的连接信息变换到所述带有更新输出之时钟脉冲发生器的连接信息的变换信息；

所述连接信息合成步骤通过将所述原时序电路的连接信息、由所述变化检测机构生成步骤生成的变化检测机构的连接信息、由所述时钟脉冲发生器生成步骤生成的时钟脉冲发生器的连接信息、以及由所述时钟脉冲发生器变换步骤生成的变换信息进行合成，获得所述新时序电路的连接信息。

17.一种电路设计支援装置，根据包括多个与所提供时钟同步对存储内容进行更新的存储元件的原时序电路的连接信息，获得新时序电路的连接信息，所述多个存储元件包含相当于主单元的存储元件、和相当于当主单元存储内容变化时其输入改变的从属单元的存储元件，其特征在于，该电路设计支援装置包括：

从属单元抽出机构，从所述原时序电路的连接信息中抽出所述从属单元；

主单元组抽出机构，对每个所抽出的从属单元，从所述原时序电路的连接信息中抽出至少包含一个与该从属单元对应的主单元的主单元组；

变化检测机构生成机构，当所抽出的主单元组所属主单元之任何一个的存储内容变化时，生成用于输出变化信号的变化检测机构的连接信息；

时钟脉冲发生器生成机构，在所抽出的从属单元之中确定含有所抽出的主单元组为共同的从属单元的时钟域，从所述原时序电路的连接信息中抽出该时钟域所属的从属单元将其作为输入的时钟，基于该抽出的时钟，生成时钟脉冲发生器的连接信息；和

连接信息合成机构，将所述原时序电路的连接信息、由所述变化检测机构生成机构生成的变化检测机构的连接信息、以及由所述时钟脉冲发生器生成机构生成的时钟脉冲发生器的连接信息进行合成，获得所述新时序电路的连接信息；

所述时钟脉冲发生器根据从所述变化检测机构输出的变化信号，产生时钟脉冲作为由所述时钟脉冲发生器生成机构抽出的时钟。

18.根据权利要求17所述的电路设计支援装置，其特征在于，

所述变化检测机构生成机构是：从所述原时序电路的连接信息中，对每个由所述主单元组抽出机构抽出的主单元组，抽出该主单元组所属的主单元的输出信号，并根据该抽出的输出信号，生成所述变化检测器的连接信息。

19.根据权利要求17所述的电路设计支援装置，其特征在于，

所述变化检测机构生成机构，作为所述变化检测机构之连接信息，生成用于将由所述主单元组抽出机构抽出的主单元组所属主单元变换成所述带有变化输出的存储元件的变换信息。

20.根据权利要求17的电路设计支援装置，其特征在于，

该电路设计支援装置具有时钟脉冲发生器变换机构，生成将由所述时钟脉冲发生器生成机构生成的时钟脉冲发生器的连接信息变换到所述带有更新输出之时钟脉冲发生器的连接信息的变换信息；

所述连接信息合成机构通过将所述原时序电路的连接信息、由所述变化检测机构生成机构生成的变化检测机构的连接信息、由所述时钟脉冲发生器生成机构生成的时钟脉冲发生器的连接信息、以及由所述时钟脉冲发生器变换机构生成的变换信息进行合成，获得所述新时序电路的连接信息。

21.一种半导体集成电路，包括时序电路，该时序电路具有多个与所提供时钟同步对存储内容进行更新的存储元件，所述多个存储元件包含相当于主单元的存储元件、和相当于当主单元存储内容变化时其输入改变的从属单元的存储元件，其特征在于，所述时序电路包括：

22.根据权利要求21所述的半导体集成电路，其特征在于，所述时序电路包括：

主单元组，其包含至少一个所述主单元；和

23.根据权利要求21所述的半导体集成电路，其特征在于，

所述变化检测机构是变化检测器，根据所述主单元的输出信号判断所述主单元的存储内容是否发生变化，当检测出该变化时，输出所述变化信号。

24.根据权利要求21所述的半导体集成电路，其特征在于，

25.根据权利要求21所述的半导体集成电路，其特征在于，

26.一种通信装置，包括半导体集成电路，其特征在于，

所述半导体集成电路是权利要求21所述的半导体集成电路。

27.一种信息再生装置，包括半导体集成电路，其特征在于，所述半导体集成电路是权利要求21所述的半导体集成电路。

28.一种图像显示装置，包括半导体集成电路，其特征在于，所述半导体集成电路是权利要求21所述的半导体集成电路。

29.一种电子装置，包括半导体集成电路，其特征在于，所述半导体集成电路是权利要求21所述的半导体集成电路。

30.一种电子控制装置，包括半导体集成电路，其特征在于，所述半导体集成电路是权利要求21所述的半导体集成电路。

31.一种移动体，包括电子控制装置，其特征在于，所述电子控制装置是权利要求30所述的电子控制装置。