CN1168065A - 像点时钟信号再生方法及使用该方法的装置 - Google Patents

像点时钟信号再生方法及使用该方法的装置 Download PDF

Info

Publication number
CN1168065A
CN1168065A CN97111108A CN97111108A CN1168065A CN 1168065 A CN1168065 A CN 1168065A CN 97111108 A CN97111108 A CN 97111108A CN 97111108 A CN97111108 A CN 97111108A CN 1168065 A CN1168065 A CN 1168065A
Authority
CN
China
Prior art keywords
picture point
mentioned
output
point clock
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97111108A
Other languages
English (en)
Other versions
CN1131640C (zh
Inventor
安部秀喜
岩仓纪行
幡野贵久
进藤嘉邦
山田和洋
木田和重
山口一成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1168065A publication Critical patent/CN1168065A/zh
Application granted granted Critical
Publication of CN1131640C publication Critical patent/CN1131640C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G09G5/008—Clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers

Abstract

本发明通过设定图像信号源的像点时钟频率、以及对与在传输线路中产生的像点时钟的相位差进行补偿，提供一种简易的像点时钟再生装置和方法。其方法特征在于：针对与图象信号的像点时钟不同的频率进行取样；对于在此过程中产生的反射频率成分进行检测；在不产生反射频率成分的条件下进行再生像点时钟。作为使用这种方法的装置，具有：A/D变换装置、PLL装置、频率分析装置、和分频比设定装置。这样，相位差能够得到补偿，从而能简单地实现像点时钟自动再生。

Description

像点时钟信号再生方法及使用该方法的装置
本发明涉及作为图像显示装置的同步信号使用的像点时钟信号发生装置，特别涉及连接在输出图象信号的像点时钟的计算机(IBMPC等)上的液晶等矩阵显示装置和扫描变换装置。
由于个人计算机或EWS(工程工作站)输出的图象信号是用比行同步信号短的恒定周期(以下称点周期)使信号电平发生变化，在液晶等矩阵显示装置上显示或在将其写入存储器中进行处理时，就必须使用与点周期一致的时钟(以后称像点时钟)作为同步信号。
但是，由于输出像点时钟信号的个人计算机等一类的计算机较少，在利用来自个人计算机输出的图象信号进行显示时，就必须备有像点时钟信号的再生装置，在图像显示装置中将视频显示信号变频，再生出像点时钟。
然而，对于现有的像点时钟信号再生装置而言，对于来自各种个人计算机输出的变换纷纭的图象信号源的点频率必须进行再生，更重要的是，纵然行同步信号和图象信号是来自同一图象信号源，但却由于传输路径不同，还必须对两者之间的相位差进行彻底地复原再生处理，所以各种调整是不可缺少的。具体地说，当将图像显示装置连接在图象信号源之后，要显示比个人计算机等纵线更细的图像时，要对像点时钟再生装置的PLL信号电路进行变倍调整。如果想看到整齐的纵线的话，还需由用户进行手动调整。
有关这样的调整，在特开平5-66752号公报中作为像点时钟自动再生的例子有所记载。
图26所示是现有的像点时钟再生装置的结构，其中，21是边沿检测部，用来检测随同点频率变化的图象信号的边沿；22是周期检测部，用来对在边沿检测部输出的边沿和行同步信号的边沿之间由脉冲振荡电路23产生的高频脉冲频率进行计数，检测其周期；23是脉冲发生器，用来产生在频率检测部检测频率所用的高频脉冲；24是运算部分，用来对频率检测部的输出进行运算，设定在PLL电路25中形成的取样时钟的频率。
但是，在上述结构中，由于XGA(Extended Graphic Array)中的像点时钟频率非常之高，在60MH到80MH之间；而且还需要产生比周期检测部所用的振荡脉冲的发生部中的输出还高的频率，所以周期检测部的结构电路也必须要采用与非常高的频率相对应的高性能的部件，从而使成本增高。
本发明的目的在于提供一种像点时钟信号再生装置，该装置能够设定图象信号源的像点时钟频率，并对在传输线路中产生的像点时钟信号的相位差进行补偿，从而自动再生像点时钟信号。
为了达到上述目的，本发明提供了一种像点时钟再生方法，该方法的特征在于：在像点时钟再生中，以与图象信号的像点时钟不同的频率进行取样的步骤；对在此过程中产生的反射频率成分进行检测的步骤；在不产生反射频率成分的条件下进行再生像点时钟的步骤。采用这样的办法，对于点频率能够进行调整校正。经过反复校正，使反射频率成分不再再生，从而能够再生正确的像点时钟。
特别是，当检出有反射频率成分时，对一帧进行分块处理，分成多个区域的步骤，所以能够与高频率的像点时钟相对应。
此外，本发明还提供了一种像点时钟的再生方法，其特征在于：具有对图象信号输出的调整信号进行取样的步骤；对于取样后的信号进行微分处理的步骤；利用该结果对再生的像点时钟的相位进行自动调整的步骤；并对比作为图象显示的信号的位数少的位数进行微分处理。通过这样的办法，由于向微分电路输入的位数与实际显示的图象信号的位数相比有意地减少了，所以再生的像点时钟频率不会受图象信号的模拟段中所含噪声的影响。
另外，本发明还提供了一种像点时钟再生方法，其特征在于：具有利用改变像点时钟相位的办法代替使用输出调整信号的图象信号源的步骤；检测相位的每个取样值的差分的步骤；同时根据对该信号进行微分处理的结果，求出最佳时钟相位的步骤。通过这样的办法，对于输入的图象信号在恒定频率的时钟条件下进行取样，累计计算1帧的取样数据，求出几个帧的累计计算值的标准偏差，就能够使偏差值变小的方法来调整像点时钟对输入图象信号的相位。
另外，本发明还提供了一种像点时钟再生装置作为使用上述像点时钟再生方法的装置，其特征在于具有：A/D变换装置，经过对其输入来自图象信号源的调整用信号，对该调整用信号进行取样，将其变换为数字信号；PLL装置，用来对一定的同步信号进行分频，产生上述A/D变换装置的取样时钟；频率分析装置，用来对A/D变换装置输出的上述调整用信号的频率进行分析；分频比设定装置，用来根据上述频率分析装置的输出对上述PLL装置的分频比进行控制；将上述PLL装置的输出作为像点时钟信号，从而再生出像点时钟。通过这样的装置，可以设定图象信号源的像点时钟频率，并且对在传输线路等之中产生的像点时钟相位差进行补偿，从而实现能方便地自动再生出像点时钟的像点时钟再生装置。
另外，本发明还提供了一种像点时钟再生装置，其特征在于具有：A/D变换装置，该装置输入来自图象信号源输入的图象信号，对上述图象信号进行取样，将其变换为数字信号；PLL装置，用来通过对一定的同步信号进行分频，产生出上述A/D变换装置的取样时钟；信号电平差检测装置，用来根据上述A/D变换装置的输出，计算规定取样值之间的差值；累计装置，用来计算上述信号电平差检测装置输出的绝对值，并对该绝对值逐次进行累计计算，并将该累计计算结果输出；相位调整装置，用来对来自上述累计计算装置输出的上述PLL装置的取样时钟的相位进行控制；进行像点时钟的再生，将上述PLL装置的输出作为像点时钟信号，从而再生出像点时钟。通过这种装置，可以检测信号的电平差，根据检出信号对取样时钟的相位进行调整，从而实现方便地能自动再生出像点时钟的像点时钟再生装置。
图1是本发明的第1实施例中的像点时钟信号再生装置的框图。
图2所示是来自图象信号源的调整用图象信号波形的一个示例图
图3是波形分析装置一个示例的方框图。
图4是积分器内部构成的一个示例图。
图5(a)是频率不同时的取样时序图。
   (b)是频率相同时的取样时序图。
图6是本发明的实施例2中的像点时钟信号再生装置的方框图。
图7是电平差检测装置的一个示例的方框图。
图8(a)是相位不同时的取样说明图。
   (b)是相位相同时的取样说明图。
图9是本发明的实施例2中的像点时钟信号再生装置的框图。
图10是本发明的实施例3的框图。
图11是本发明的实施例3中的时钟相位与检测值的直方图。
图12是采用本发明的实施例4的同步信号再生装置的框图。
图13是表示图象信号和同步信号的相位错误时的状态的示意图。
图14是表示图象信号和同步信号的相位正确时的状态的示意图。
图15是采用本发明的实施例5框图。
图16是取样示例图。
图17是本发明的实施例6的框图。
图18是图象信号沿垂直方向吻合的放大图。
图19是采用本发明的实施例7的框图。
图20是图象信号沿帧方向吻合的放大图。
图21是本发明的实施例8的框图。
图22是本发明的实施例9的框图。
图23是本发明的实施例10的框图。
图24是本发明的实施例11的框图。
图25是本发明的实施例11的控制电路708中的流程图。
图26是现有的像点时钟信号再生装置的示意图。
下面利用附图对本发明的实施例进行说明。
图1所示是第1实施例中像点时钟再生装置的方框图。
图1中，1是计算机等图象信号源，输出如图2所示的调整用图象信号；2是A/D变换器，用来对输入的图象信号用以下将作说明的PLL电路3输出的像点时钟进行取样，并将其变换成数字信号；3是PLL电路，用来作成与水平同步信号同步的取样时钟；4是频率分析装置，用来对于对由输入图象信号源的像点时钟用PLL电路3输出的时钟进行取样时产生的反射频率成分进行分析。
这里，针对图2的调整用输出信号的频率分析装置4由图3所示是由2个延迟器41、42、减法器43、绝对值电路44和第1积分器45构成的。
在图1中，6是针对PLL电路设定取样时钟频率的分频比的设定电路；8是运算电路，用于根据从频率分析装置4取得的频率成分信息、针对分频设定电路6计算出取样时钟频率的可变量，然后再进行输出。
另外，图4是积分器45的内部结构。在图4中，51是第2积分器，对积分器45的输入信号与像点时钟同步地进行累计计算；52是延迟器，53为第3积分器，用来对延迟器52进行累计计算；54是分频器，用来对像点时钟进行1/n分频。
现对具有以上结构的本实施例的像点时钟再生电路的运作进行说明。图象信号源1输出的图2的调整用输出信号是以每隔一个点分别反复输出VH和VL信号的信号。
此处在以图3所示的频率分析装置4的一个实例的电路中，对于A/D变换器取样得到的结果，求出每隔一个取样值的取样值之间的差值，取两个取样值之间的变动量的绝对值进行累计计算。结果，当取样频率与图象信号源1像点时钟的频率相等时，如图5(b)所示，两个取样值之间的变动量为0，频率分析装置4的输出为0(有时出于噪声等方面的原因也会不为0)。
另外，当频率不相同时，每隔一个取样值的两个取样值之间出现如图5(a)所示的变动量。两个取样值之间的时钟频率的反射成分就是该变动量的表现。计算时，与频率分析装置4输出的0相比，就成为很大的量。不用说，图象信号源1的像点时钟频率与取样频率之间的差越小，频率分析装置4的输出也越小。
于是，当图象信号源1的像点时钟的频率与A/D变换器2的取样频率一致时，就能将其作为检测结果看待。利用该检测结果，通过运算电路8，就能够对于经过分频比设定电路6设定的取样频率进行调整。
在上述结构的积分器45中，在A/D变换器中进行(比方说)8位量化时，1帧的有效画素为1280×1024点的信号时，9×11×10＝30位的累计计算必须在1个像点时钟内进行，积分器要求高速运作。
然而，如果如图4所示把积分器45的内部进行n份分割，要求高速运作的积分器51的位数就少，而按像点时钟以1/n运作的积分器53的位数就多，所以就能够构成总体上能以高速运作的积分器，起到与高像点时钟相对应的作用。
因此，如果采用本实施例，通过对在取样过程中产生的反射频率成分进行检测，计算该检出信号，对像点时钟的频率进行校正调整，如此进行反复操作，直到不再产生反射频率为止，从而能起到再生点频率的作用。
除此以外，通过输出来自图象信号源的调整用信号，对该信号用与信号源的像点时钟频率不一致的时钟进行A/D变换(取样)，对其间产生的反射频率成分进行检测，对该检出信号进行运算处理，对该检出的像点时钟的频率进行校正调整，如此进行反复操作，直到不再产生反射频率为止，从而具有再生出点频率的作用。
在以上所做的说明中，虽然是以A/D变换器2的结构作为取样保持装置，但是，也可能采用其他的取样保持装置。
(第2实施例)
以下利用图6和图7对本发明的另一实施例进行说明。图中与上述实施例中同样的结构所用的符号也相同，说明从略。
图6是第2实施例中的像点时钟再生装置。5是信号电平检测检测装置，用来检测1个点取样之间的电平差；这里，与图2中的调整用输出信号相对应的信号电平差检测电路5的一个示例如图7所示，由延迟器71、减法器72、绝对值电路73、积分器74构成的。
在图6中，7是调整PLL电路3的输出相位用的相位调整装置，相位调整量通过上述信号电平差检测电路5的输出确定。
现对以上结构的本实施例的像点时钟再生装置的运作进行说明。
图中，在图7所示信号电平差输出装置5的一个示例的电路中，针对A/D变换器2中的取样结果，求算相邻取样值之间的抽取取样值的差值，取相邻取样值的变动量进行累计计算。当该结果说明取样与图象信号源的输出相位吻合时，相邻取样值之间的变动量符合图8(b)列出的VH-VL＝X，等于图2中的调整用信号的振幅X的最大值。
另外，当相位不吻合时，相邻取样值的变动量小于图8所示的调整用图象信号的振幅。因此，当该变动量的累计计算结果为最大时，就可以对于相位调整装置7中的图象信号源1的输出信号和PLL电路3的输出取样时钟的相位进行调整。
可是，上述内容虽然是用像点时钟频率吻合状态下的动作做出的说明，但是针对在上述实施例1中记载的像点时钟频率的调整方式，当然也可以按照利用实施例1和2合成的图9的结构的方式来做，这是不言而喻的。
再进一步详细说明，A/D变换器2中的输入信号经过N位量化，为了对显示图象进行处理在进行信号处理时按N位原样不动输出，在向信号电平检测装置5中输出时，则要用比N位少的M位输出。位数减少时，就不会受模拟段中的噪声的影响。这就是说，经过A/D变换的信号在模拟段中所含的噪声，通过在下游的信号电平检测装置5的内部的积分器74，以帧为单位将该噪声成分积蓄。
因此，在信号检测装置5中输入所含的噪声成分在数字化信号的低位部分被舍弃。经过这样的处理，就能够不受噪声的影响。
这样，采用本实施例的话，利用输出调整信号源，利用对取样后的信号进行微分处理(取时间、空间相邻接的像素之间的差分)的结果，在对像点时钟的相位进行自动调整的过程中，其特征在于要对比形成图象显示的信号的位数进行微分处理，由于输往微分电路的位数比进行图象显示的信号的位数有意地减少了，所以能起到在图象信号的模拟段不受噪声的影响的状态下再生出像点时钟频率的作用。
这就是说，本实施例所起的作用是：针对点间信号电平差为最大时的调整用信号，对于经过取样处理后的图象信号间的点间(取样值间)信号的电平差进行检测，根据该检测信号进行取样时钟的相位调整，逐次反复进行相位调整，直到该检出信号达到最大为止，从而可以对取样时钟的相位进行校正。
(实施例3)
图10是第3实施例的像点时钟再生装置。同一结构所用的符号与上述实施例中的相同，说明从略。
9是微机，用来处理信号电平检测装置5的输出，控制相位调整装置7。在微机9中，首先对相位调整装置进行控制，使其输出相位为0度的时钟。此时，检出信号电平检测电路5的输出。然后，输出相位为m度的时钟，检出信号电平检测电路5的输出。依次将相位增加M度，检出各信号电平检测电路5的输出，求出如图11所示的直方图。
不论相位有多少变化，信号电平检测电路5的输出不太变化的领域就是不受时钟波动影响的相位，也就是在相位调整中所求的最佳点。
由于像点时钟频率在所连接计算机等一类的机器的种类和对其所做的设定无变化时保持恒定，一旦经过调整，在连接机器或对其所做的设定不发生变化时无需再度进行调整。但由于时钟相位因所连接的机器或像点时钟再生电路的温度特性更严格地说所连接的电缆的状态时刻发生变化，最好是便于调整。
因此，在本实施例中，不用输出调整用信号源，改用使像点时钟相位发生变化的办法，利用将相位差进行处理的结果，求出最佳时钟相位，起到不必输入特定信号就能够对取样时钟的相位进行补偿的作用。
(实施例4)
图12是本发明的实施例中的像点时钟再生装置的框图。
在图12中，401是A/D变换器，用来将通过计算机等输入的图象信号变换成数字信号。402是PLL电路，能够生成与输入信号同步的取样时钟；403是加法器，用来将A/D变换器1的取样输出进行累计计算；404是锁存装置，用来在与垂直同步信号同步的时序取出加法器403的输出；405是运算装置，用来将锁存装置404的输出作为输入，将锁存装置405的输出为基础以帧为单位对取样值的累计标准偏差进行计算；406是相位调整装置，用来根据运算装置405的值对PLL电路402的输出中所含的像点时钟对相位进行调整。
现对以上结构的本实施例的像点时钟自动调整的运作进行说明。本发明中必要的输入图象信号是必须要有沿着帧方向的恒定信号的静止画面。根据输入图象信号的水平同步信号由PLL电路生成与输入图象信号同步的像点时钟。输入图象信号通过PLL电路402的输出中所含的像点时钟在A/D变换器401中变换成数字信号。
但是，在该时刻的像点时钟是与图象信号的取样值数一致的频率的时钟。  A/D变换器401的输出被输入到加法器403中，由加法器403对输入的取样值进行累计计算，通过垂直同步信号进行复位。加法器403的输出通过锁存装置404中的垂直同步信号锁存，将一帧时间内的取样值的总和输出。当输入图象信号与像点时钟的相位错位时，特别是当图象信号瞬变部分在A/D变换器中处于取样状态下的时钟，由于像点时钟相位的微小变动使取样值发生变化，从而使取样值的总和在帧内发生变化。
图13和图14所示是图象信号和像点时钟相位之间的关系。当在取样中使用像点时钟的上升沿时，如图13所示的相位关系，其上升沿因受噪声等的影响出现微小干扰而使取样值发生变化，从而在帧中出现取样值的总和发生变化的情况。
在图14所示的相位关系的情况下，上升沿取样关系稳定，故取样结果比较稳定。在运算装置405中求算锁存装置404的多个输出值之间的标准偏差，并将该值输出到相位调整装置6。在相位调整装置406中，根据运算装置5的输出值，使自PLL电路2的输出的像点时钟的相位发生变化。将A/D变换器1中通过该像点时钟的相位得到的取样值再度输入加法器3。
通过反复执行上述运作，使运算装置的输出值最小。即，使每帧的取样值的总和恒定，使图象信号和像点时钟的相位处于吻合状态(图14)。
由于在运算装置405中运算值的个数即运算用的帧数多，所以能够以简单的方式提高像点时钟相位的调整精度。
在本实施例中，虽然是在PLL电路402和A/D变换器401之间设置相位调整装置，当然，也可以使PLL装置在内部具备相位调整的功能，从而能以就本实施例的形态实现同等动作。
另外，在本实施例中，A/D变换器401、加法器403和锁存装置404是以红、绿、蓝三种颜色中的一种所做的说明，当然，也可以将各种颜色的锁存装置404的输出输入到运算装置405中，求出三色的标准偏差，对相位调整装置406进行控制，从而可能实现与本实施例的同等动作。
因此，当输入图象信号和再生的像点时钟的相位之间有错位时，监视所发生的取样值在数帧中的变化情况，就起到使数帧中的取样值的累计计算的标准偏差达到最小的状态下自动进行像点时钟相位调整的作用。
(实施例5)
以下利用图15、图16对本发明的另一实施例进行说明：
在图15中，501是PLL电路，其输入信号可以是(比方说)由计算机输出的图象信号，该电路用于再生出与其同步信号同步的像点时钟，另外还能够对该像点时钟的相位进行控制。502是A/D变换器，在将上述像点时钟作为取样时钟的条件下，用来对上述图象信号进行取样，然后将其变换为数字信号；503是锁存电路，用来将经过上述A/D变换器501后的数字信号比上述取样时钟延迟一个周期锁存；504是差分电路，为了求算相邻取样值之间的取样差值，用来接收来自上述锁存电路的输入与输出两个信号，并将其差值输出；505是绝对值电路，用于输出上述差分电路504的输出的绝对值；506是累计计算电路，用来对绝对值电路505的输出逐项进行累计计算。
507是锁存电路，用来将绝对值电路505的输出以一垂直周期为单位进行锁存。累计计算电路506在锁存电路507进行过锁存之后，输入清除用的清除脉冲。其结果，累计计算结果按一帧为单位输入到如后所述的控制电路508中。508是控制电路，用来接收锁存电路507的输入，产生用于控制上述像点时钟相位用的相位控制信号。
图16是表示上述图象信号的示例和A/D变换器以上述像点时钟进行取样的方式。
如图16所示，图象信号随像点时钟周期发生幅度变化，要随像点时钟的相位准确地进行取样，有时可以，有时做不到。
纵然图象信号的1帧期间出现微小的变化，由于也能够通过差分电路504进行判断，然后通过绝对值电路、利用累计计算电路506进行累计计算，从而可能对于像点时钟的相位状态进行判断。
控制电路508能够通过对相位控制信号的控制内容和累计计算的结果，利用适当的算法，进行相位的自动调整。作为算法可以采用(比方说)将累计计算电路506的值调到最小的办法作为相位调整的基准相位。
在上述基准相位上，像点时钟的上升沿和图象信号的边沿完全一致时，在该相位状态下，通过取样取得的图象信号所显示的画面成为最稳定的图象。因此，根据上述基准相位所定的相位差30度、45度、60度等，能够通过准确地对图象信号进行取样。
如上所述，通过调整像点时钟的相位，使取样点产生变化，利用增减相邻取样之间的取样值，使上述相位和上述差值的关系满足规定的条件，就能起到自动调整的作用。
(实施例6)
以下利用图17、图18对本发明的另一实施例进行说明：
在图17中，601是PLL电路，其输入信号可以是(比方说)由计算机输出的图信号，该电路用于再生与其同步信号同步的像点时钟，另外还能够对于该像点时钟的相位进行控制。
602是A/D变换器，在将上述像点时钟作为取样值时钟的条件下，用来对上述图象信号进行取样，然后将其变换为数字信号。
611是行存储器，用来将来自A/D变换器602的数字信号延迟一行的时间；604是差分电路，用来接收来自行储存器的输入与输出两个信号，并将其差值输出；605是绝对值电路，用于输出上述差分电路604输出的绝对值；606是累计计算电路，用来对绝对值电路605的输出逐次进行累计计算。
607是锁存电路，用来将绝对值电路605的输出以一帧周期为单位进行锁存。累计计算电路606在锁存电路607进行过锁存之后，输入使之清零用的清除脉冲。结果，其累计计算结果按一帧为单位。输入如后所述的控制电路608中。
608是控制电路，用来接收锁存电路607的输出，产生用于控制上述像点时钟相位用的相位控制信号。
现对以上结构的本实施例6的动作加以说明。
图18是垂直相关的图象信号在行周期重叠时的放大图。
图象信号是模拟信号，由如图所示的多条线条表示，从图中可知，同一垂直线上的像素相对应的波形由于受到像点时钟的波动或传输线路中噪声等的影响经常发生微细的变动。
当取样点取在图中的箭头640所指的地方上的时候，即使是垂直相关的图象，在相邻接的同一垂直线上的像素的取样值就出现了变化。
取样值的变化通过差分电路604对各个像素分别进行检测。通过绝对值电路605再经过累计计算电路606检测出全帧的变化量的总和。
另外，通过改变像点时钟的相位，使图18中箭头641所指不动时，取样值也就恒定不变，差分电路604的输出也近于0值。于是累计计算电路606求出的值也比在其他位置上所求出的值小。
设在累计计算电路606和控制电路608之间的锁存电路607是为了便于接收控制电路608和累计计算电路606的输出值之用的，并不是在结构上必不可少的电路。
当控制电路608以使累计计算电路606的输出值变小的方式控制相位的话，就能够对相位进行自动调整。母容置言，只要能达到以上效果，采用哪种算法都是可以的。
另外，由于是在控制电路608满足累计计算电路606的输出值的任意条件下进行控制，所以进一步提高自动调整的精度也是可能的。
如上所述，通过调整像点时钟的相位，利用上述A/D变换器改变取样点借以改变上述累计计算电路的输出，就能够检测像点时钟和图象信号之间的相位状态，在上述累计计算电路的输出满足规定条件的情况下，通过上述控制电路，就能起到自动进行像点时钟相位调整的作用。在本实施例中叙述了在图象中存在垂直相关的场合下，能够对相位进行自动调整的例子。
(实施例7)
以下利用图19、图20对本发明的另一实施例进行说明。
在图19中，701是PLL电路，它以(比方说)由计算机输出的图象信号作为输入信号，用来再生出与其同步信号同步的像点时钟，另外还能够对于该像点时钟的相位进行控制。702是A/D变换器，在将上述像点时钟作为取样时钟的条件下，用来对上述图象信号进行取样，然后将其变换为数字信号；710是帧存储器，用来将A/D变换器702输出的数字信号延迟一个帧周期；704是差分电路，用来接收来自帧储存器710的输入与输出两个信号，并将其差值输出；705是绝对值电路，用于输出上述差分电路704输出的绝对值；706是累计计算电路，用来对绝对值电路705的输出逐次进行累计计算。707是锁存电路，用于对绝对值电路705的输出锁存一个帧周期。
累计计算电路706在锁存电路707锁存后，输入清除用的清除脉冲。结果，每一帧的输入累计计算结果被输入到下面所述的控制电路708中。
708是控制电路，用来接收锁存电路707的输出，产生用于控制上述像点时钟相位用的相位控制信号。
现利用图20对以上结构的本实施例7的动作加以说明。
图20是静止画面的图象信号以帧周期为单位互相重叠时的放大图。
图象信号是模拟信号，用如图所示的多条线条表示，与静止画面上的同一像素的点相当的波形由于受到像点时钟的波动或传输线路中噪声等的影响经常发生微细的变动。
当取样点取在图20的箭头760所指的地方上的时候，即使是静止画面，不同帧的同一像素的取样值也出现了变化。
取样值的变化通过差分电路704对各个像素进行检测。通过绝对值电路705再经过累计计算电路706检测出全帧的变化量的总和。
另外，通过改变像点时钟的相位，就可以使取样点位于图20中箭头761所指不动时，取样值也就恒定不变，差分电路的输出也近于0值。于是累计计算电路706求出的值也比在其他位置上所求的值小。
设在累计计算电路706和控制电路708之间的锁存电路707是为了便于接收控制电路708和累计计算电路706的输出值之用的，并不是在结构上必不可少的电路。
当控制电路708以使累计计算电路的输出值变小的方式控制相位的话，就能够对相位进行自动调整。不用说，只要能达到此目的，采用哪种算法都是可以的。
另外，由于控制电路708是使累计计算电路706的输出值满足任意条件的方式进行控制，所以以更高的精度进行自动调整也是可能的。
(实施例8)
以下利用图21对本发明的另一实施例进行说明：
在图21中，801是PLL电路，该电路以从计算机输出的图象信号为输入信号，用来再生出与其同步信号同步的像点时钟，另外还能够对于该像点时钟的相位进行控制。
802是A/D变换器，它将上述像点时钟作为取样时钟，对上述图象信号进行取样，然后将其变换为数字信号；803是锁存电路，用来将上述A/D变换器801输出的数字信号延迟上述取样时钟延迟一个周期；804是差分电路，为了求算相邻取样值之间的差值，该电路接收来自上述锁存电路的输入与输出两个信号，并将其差值输出；805是绝对值电路，用于输出上述差分电路804输出的绝对值；809是用来储存预先设定的设定值的存贮电路；812是比较电路，该电路将绝对值电路805的输出与存储电路809的输出相比，当绝对值电路805的输出大时，输出使累计计算电路806进行累计计算操作的使能信号；806是累计计算电路，根据上述使能信号将绝对值电路805的输出逐次进行累计计算。
807是锁存电路，用来将来自绝对值电路805的输出锁存一个帧周期。累计计算电路806在锁存电路807锁存后，输入清除用的清除脉冲，结果，每一帧的累计计算结果输入到下面描述的控制电路808中。
808是控制电路，用来接收锁存电路807的输出，产生用于控制上述像点时钟相位用的相位控制信号。
现对以上结构的本实施例8的动作加以说明。本实施例是在上述实施例5中增添了比较电路812和存储电路809，并且能对于累计计算电路806的累计计算运作能够进行ON/OFF的控制操作。
对于和图15进行的同样运作的方框，其详细说明在此省略了。
由绝对值电路805输出的绝对值比存储电路809中设定的设定值大时，就可以仅对此时的边沿部分作为图象的边沿部分进行累计计算，从而能够提高自动调整的精度。
于是，通过调整像点时钟的相位，使取样点发生变化，利用相邻取样值之间的取样值的差值的增减，满足对上述相位与上述差值之间的关系所规定的条件，起到进行自动调整的作用。在本实施例中，特别是当绝对值大于设定值的时候，如果只将适当的边沿部分作为图象的边沿部分进行累计计算，能够提高自动调整的精度。
(实施例9)
以下利用图22对本发明的另一实施例进行说明：
在图22中，901是PLL电路，它以(比方说)计算机输出的图象信号作为输入信号，再生出与其同步信号同步的像点时钟，另外还能够对于该像点时钟的相位进行控制。
902是A/D变换器，在将上述像点时钟作为取样时钟的条件下，用来对上述图象信号进行取样，然后将其变换为数字信号。
911是行存储器，用来将A/D变换器输出的数字信号延迟一行的时间；904是差分电路，用来接收来自上述行存储器的输入与输出两个信号，并将其差值输出；905是绝对值电路，用于输出上述差分电路904输出的绝对值；909是用来储存预先设定的设定值的存贮电路；912是比较电路，当绝对值电路905的输出与存储电路909的输出相比，绝对值电路905的输出小时，输出使累计计算电路906进行累计计算运作的使能信号；906是累计计算电路，当收到上述使能信号时，将绝对值电路905的输出逐次进行累计计算。
907是锁存电路，用来将来自绝对值电路905的输出按一帧的周期进行锁存。
累计计算电路906在锁存电路907锁存后，输入清除用的清除脉冲，结果，每一帧的累计计算结果输入到如后所述的控制电路908中。
908是控制电路，用来接收锁存电路907的输出，产生用于控制上述像点时钟相位用的相位控制信号。
现对以上结构的本实施例9的动作加以说明。本实施例是在上述实施例6中增添了比较电路912和存储电路909，从而对于累计计算电路906的累计计算操作能够进行开始和停止的操作。
对于和图17进行的同样运作的方框，其详细说明在此省略。
由绝对值电路905输出的绝对值较比存储电路909中设定的设定值小时，就可以将其作为与垂直相关的像素累计计算，如果遇到与图象中的垂直相关的像素存在，就可能进行自动调整，从而能够解决在实施例6中遇到的输入信号中的图象受到明显限制的问题。
于是，就能够在绝对值比设定值小时，判定其图象中无垂直相关性，不进行累计计算，仅对与图象垂直相关的部分进行累计计算。因此，如果输入图象中即使有少量的垂直相关的部分就起到能够进行自动调整的作用。
(实施例10)
以下利用图23对本发明的另一实施例进行说明：
在图23中，101是PLL电路，其输入信号可以是比方说由计算机输出的图象信号，它用于再生与其同步信号同步处理的像点时钟，另外还能够对于该像点时钟的相位进行控制。
102是A/D变换器，在将上述像点时钟作为取样值时钟的条件下，用来对上述图象信号进行取样，然后将其变换为数字信号；
103是锁存电路，用来将经过上述A/D变换器102后的数字信号较比上述取样时钟延迟一个周期锁存；104是差分电路，为了求算邻接取样值之间的取样值的差值，用来接收来自上述锁存电路的输入与输出之间的差值；105是绝对值电路，用于输出上述差分电路输出的绝对值；109是用来储存预先设定的设定值的存贮器；112是比较电路，当绝对值电路105的输出与存储电路109的输出相比，绝对值电路105的输出大时，由累计计算电路106进行累计计算运作，输出使能信号；106是累计计算电路，当收到上述使能信号时，将绝对值电路105的输出逐次进行累计计算。7-2是锁存电路，用来将来自绝对值电路105的输出以及计数器113的输出按一帧的周期进行锁存。
114是除法器，用来将累计计算的输出值除以计数器113的输出值所得之商输出到控制电路108。
现对以上结构的本实施例10的动作加以说明。
本实施例是在上述实施例9中增添了锁存电路7-2，用来以一帧为单位，将计数器113和累计计算电路106的输出进行锁存；又将累计计算电路106的输出通过锁存电路7-1之后在除法器114中除以7-2的输出值进行除法计算。对于和图21进行的同样运作的方框，其详细说明在此就省略了。
由绝对值电路105输出的绝对值比存储电路109中设定值大时，仅只将是属于图象的边沿部分的边沿部分进行累计计算，除此之外，经过累计计算算出的像素也通过计数器113进行计数，再通过除法器114求出每个像素的平均值。因此，由于噪声等产生的判定为边沿的像素有变化时，影响小的值被输入到控制电路108中，从而提高了自动调整的精度。
(实施例11)
以下利用图24、图25对本发明的另一实施例进行说明：
在图24中，201是PLL电路，其输入信号可以是由计算机输出的图象信号，它能够再生与其同步信号同步的像点时钟，另外还能够对于该像点时钟的相位进行控制。
202是A/D变换器，在将上述像点时钟作为取样时钟的条件下，用来对上述图象信号进行取样，然后将其变换为数字信号；211是行存储器，用来将经过上述A/D变换器202后的数字信号延迟一行；204是差分电路，用来输出上述帧存储器的输出与上述A/D变换器的输出之间的差值；205是绝对值电路，用于输出上述差分电路输出的绝对值；209是用来储存预先设定的设定值的存贮器；212是比较电路，当绝对值电路205的输出与存储电路209的输出相比，绝对值电路205的输出小时，输出使累计计算电路206进行累计计算运作的使能信号；206是累计计算电路，当收到上述使能信号时，将绝对值电路205的输出逐次进行累计计算。
213是计数器，当收到上述允许信号时，将对上述像点时钟的计数结果输出到控制电路208；208是锁存电路，用来以一帧为单位锁存绝对值电路205的输出。
累计计算电路206在锁存电路207锁存后输入使之清除用的清除脉冲，结果，每一帧的累计计算结果被输入到如后所述的控制电路208中。
208是控制电路，用来接收锁存电路的输出，产生用于控制上述像点时钟相位用的相位控制信号。
现对以上结构的本实施例11的动作加以说明。本实施例是在上述实施例10中增设了计数器213，利用比较电路212输出的使能信号，使像点时钟的计数运作开始/停止。
对于和图22进行同样运作的方框，其详细说明在此就省略了。
经过累计计算电路206累计计算的像素由计数器213进行计数，从而使控制电路208能够进行自动调整。
按理说，如果是静止画面，垂直相关的像素数不会发生变化。因此，可以认为：如果像点时钟的相位发生变化，计数器213的计数值发生变化，相位就属于不适当的状态。根据上述理由，图25的流程图就是根据计数器213的计数值的变化进行自动调整的一个示例。当然，母容置疑，使流程图的结束条件或者使相位发生变化的算法即便有所改变，只要能完成同样的动作，也是可以采用的。
如上所述，本实施例能够解决实施例10中垂直相关的检出精度受像点时钟相位状态的影响的问题。
如果采用以上所述的本发明，由于从图象信号源输出调整用信号，除了设有针对该调整信号用的反射频率成分检测装置以外，还在相位差检测装置中设置了无需特定的信号也能进行检测的装置，当将计算机等一类的图象信号源连接在图象显示装置上时，就能够提供能再生最佳的像点时钟的像点时钟再生装置。
因此，由于对用户并不知道像点时钟的频率以及传输线路方面的原因造成的相位错位能被自动补偿，过去一直依赖于用户进行的调整，现在仅只由用户做一次启动自动调整的操作，就能取得同样的效果。
如果采用本发明，由于算出了每帧图象信号的取样值的总和并使该值在各帧之间处于最小分散度下，因此当将计算机等一类的图象信号源连接在图象显示装置上时，就能够对由于传输线路方面的原因产生的相位错位现象自动进行补偿，过去一直依赖于用户进行的调整，仅只由用户在看到静止画面时启动开始自动调整的操作，就能取得同样的效果。
另外，本发明能达到下面的效果，过去一直依赖用户进行的相位调整能够自动进行，而且能够以非常简单的廉价结构实现自动调整。

Claims (26)

1.一种像点时钟的再生方法，其特征在于具有：以与图象信号的像点时钟不同的频率进行取样的步骤；对于在上述过程中产生的反射频率进行检测的步骤；以及在不产生反射频率成分的条件下进行像点时钟的再生的步骤。
2.如权利要求1中记载的像点时钟再生方法，其特征在于：将一帧分成多个区域后再进行反射频率成分的检测。
3.如权利要求2中记载的像点时钟再生方法，其特征在于具有：对输出调整信号的图象信号源进行取样的步骤；对于取样后的信号进行微分处理的步骤；利用该结果对再生的像点时钟的相位进行自动调整的步骤；以及对比作为图象显示信号的位数少的位数进行微分处理的步骤。
4.如权利要求2中记载的像点时钟再生方法，其特征在于具有：利用改变像点时钟相位的办法代替使用输出调整信号的图象信号源，并且求算其微分结果的步骤；和同时根据多次反复进行上述步骤的结果，求出最佳时钟相位的步骤。
5.一种像点时钟再生装置，其特征在于具有：A/D变换装置，经过对其输入来自图象信号源输入的调整用信号，对上述调整用信号进行取样，将其变换为数字信号；PLL装置，通过对规定的同步信号进行分频产生上述A/D变换装置的取样时钟；频率分析装置，用来根据来自上述A/D变换装置的输出对上述调整用信号的频率进行分析；分频比设定装置，用来根据来自上述频率分析装置的输出对上述PLL装置的分频比进行控制；并且再生像点时钟，将上述PLL装置的输出作为像点时钟信号，由此再生出像点时钟。
6.一种像点时钟再生装置，其特征在于具有：A/D变换装置，该装置输入图象信号源输出的图象信号，对上述图象信号进行取样，将其变换为数字信号；PLL装置，对规定的同步信号进行分频从而产生上述A/D变换装置的取样时钟；信号电平差检测装置，用来根据上述A/D变换装置的输出，求算在规定取样值之间的差；累计计算装置，用来计算上述信号电平差检测装置输出的绝对值，并对该绝对值顺序进行累计计算，并将该累计计算结果输出；相位调整装置，用来根据上述累计计算装置的输出对上述PLL装置的取样时钟的相位进行控制；将上述PLL装置的输出作为像点时钟信号，由此再生出像点时钟。
7.一种像点时钟再生装置，其特征在于备有：模拟数字变换器，经过对其输入来自图象信号源输入的调整用信号，将该输入图象信号变换为数字信号；频率分析装置，用来检测在利用当上述调整用信号的像点时钟不同的取样时钟进行模拟数字变换时生成的反射频率成分；分频比设定装置，用来根据来自上述频率分析装置的输出对上述PLL装置的分频比进行控制；以及上述PLL电路，用来产生与水平同步信号同步的时钟。
8.如权利要求7中记载的像点时钟再生装置，其特征在于设有：相位调整装置以及用来检测取样值之间的信号电平差的信号电平差检测装置。
9.一种像点时钟再生装置，该装置能对应于输入的各种图象再生出像点时钟，其特征在于：根据对来自模拟数字变换后的图象信号输出的上述调整用信号进行微分处理的结果，对再生出的像点时钟的相位进行自动调整。
10.一种像点时钟再生装置，其特征在于备有：A/D变换器，经过对其输入来自图象信号源输入的调整用信号，将该输入图象信号变换为数字信号；检测装置，用来检测在取样值之间的信号电平差值；相位调整装置，用来在上述检测装置检出的点间信号电平差处于最大的状态下对与PLL装置输出的时钟相位进行调整；上述PLL电路，用来产生与水平同步信号同步的时钟。
11.一种像点时钟再生方法，其特征在于具有：对于输入的图象信号利用恒定频率的时钟进行取样的步骤；对于一帧的取样数据进行累计，求算多帧的累计值的标准偏差的步骤；利用该偏差值变小的方式对像点时钟与上述输入的相位进行调整的步骤。
12.一种像点时钟再生装置，其特征在于备有：A/D变换器，用来将输入的图象信号变换为数字信号；加法器，用来对上述A/D变换器的输出数据进行累计计算；锁存装置，用来对上述加法器的输出在垂直同步速度条件下输出；运算装置，它输入上述锁存装置的输出，求算上述锁存装置的输出的标准偏差，然后将该值输出；PLL电路，用来根据输入图象信号的水平同步信号生成像点时钟；相位调整装置，根据上述运算装置的输出信号，对上述PLL电路的输出的像点时钟的相位进行调整。
13.一种像点时钟再生方法，其特征在于具有：在准备再生的像点时钟的条件下对输入信号进行取样的步骤；对于相邻的取样值之间的取样值的差值的绝对值进行累计计算的步骤；以及根据该累计计算的结果，对上述像点时钟的相位进行自动调整的步骤。
14.如权利要求13中记载的像点时钟再生方法，其特征在于：凡是比设定值小的绝对值都不进行累计计算。
15.如权利要求14中记载的像点时钟再生装置，其特征在于：求算累计计算结果中相当于一个像素的平均值，然后对于像点时钟的相位自动进行调整。
16.一种像点时钟在再生装置，其特征在于备有：A/D变换器，在将像点时钟作为取样时钟的条件下，用来将输入信号变换为数字信号；锁存装置，用来对于经过在上述A/D变换后的数字信号按照延迟一个取样周期的程度进行锁存；差分电路，对于上述锁存电路的输出与上述A/D变换器的输出之间的差值进行输出；绝对值电路，用于输出上述差分电路输出的绝对值；累计计算电路，用于对上述绝对值电路的输出进行逐次累计计算；控制电路，用来接受上述累计计算电路输出的累计计算结果，对上述像点时钟的相位进行控制。
17.如权利要求16中记载的像点时钟再生装置，其特征在于设有：存储电路，用来储存设定值；比较电路，用来将绝对值电路的输出和上述储存电路中所存的设定值进行比较，当绝对值大于设定值时，向累计计算电路输出使能信号。
18.如权利要求17中记载的像点时钟再生装置，其特征在于设有：计数器，用来在输出使能信号的使能期间对像点时钟进行计数，除法电路，用来将上述累计计算电路的输出除以计数器的输出，并向控制电路输出。
19.一种像点时钟再生方法，其特征在于具有：在准备再生的像点时钟的条件下对输入信号取样的步骤；对行间的取样值之间的差值的绝对值进行累计计算的步骤；以及根据对上述像点时钟的相位进行自动调整的步骤。
20.如权利要求19中记载的像点时钟再生方法，其特征在于：凡是比设定值大的绝对值都不进行累计计算。
21.如权利要求20中记载的像点时钟再生方法，其特征在于：对累计计算出的象素数进行计数，利用计数值和累计计算的结果，对像点时钟的相位进行自动调整。
22.一种像点时钟再生装置，其特征在于备有：A/D变换器，在将与时钟作为取样时钟的条件下，用来将输入信号变换为数字信号；行存储器，用来将经过上述A/D变换后的数字信号延迟一行；差分电路，将上述行存储器的输出与上述A/D变换器的输出之间的差值进行输出；绝对值电路，用于输出上述差分电路输出的绝对值；累计计算电路，用于对上述绝对值电路的输出进行逐次累计计算；控制电路，用来接受上述累计计算电路输出的累计计算结果，对上述像点时钟的相位进行控制。
23.如权利要求22中记载的像点时钟再生装置，其特征在于设有：存储电路，用来储存设定值；比较电路，用来将绝对值电路的输出和上述储存电路中所存的设定值进行比较，当绝对值小于设定值时，向累计计算电路输出使能信号。
24.如权利要求23中记载的像点时钟再生装置，其特征在于设有：计数器，用来在比较电路输出的使能信号的使能期间，对像点时钟进行计数，并向控制电路输出。
25.一种像点时钟再生方法，其特征在于具有：在准备再生的像点时钟的条件下对输入信号进行取样的步骤；对帧间的取样值之间的差值的绝对值进行累计计算的步骤；根据该结果，对上述像点时钟的相位进行自动调整的步骤。
26.一种像点时钟再生装置，其特征在于备有：A/D变换器，在将点时钟作为取样时钟的条件下，用来将输入信号变换为数字信号；帧存储器，用来将经过上述A/D变换后的数字信号延迟一帧；差分电路，对于上述帧存储器的输出与上述A/D变换器的输出之间的差值进行输出；绝对值电路，用于输出上述差分电路输出的绝对值；累计计算电路，用于对上述绝对值电路的输出进行逐次累计计算；控制电路，用来接受上述累计计算电路输出的累计计算结果，对上述像点时钟的相位进行控制。
CN97111108A 1996-05-07 1997-05-07 像点时钟再生方法及装置 Expired - Fee Related CN1131640C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP112476/96 1996-05-07
JP112476/1996 1996-05-07
JP11247696 1996-05-07
JP051306/1997 1997-03-06
JP051306/97 1997-03-06
JP05130697A JP3487119B2 (ja) 1996-05-07 1997-03-06 ドットクロック再生装置

Publications (2)

Publication Number Publication Date
CN1168065A true CN1168065A (zh) 1997-12-17
CN1131640C CN1131640C (zh) 2003-12-17

Family

ID=37307318

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97111108A Expired - Fee Related CN1131640C (zh) 1996-05-07 1997-05-07 像点时钟再生方法及装置

Country Status (6)

Country Link
US (1) US5940136A (zh)
EP (1) EP0807923A1 (zh)
JP (1) JP3487119B2 (zh)
KR (1) KR100543991B1 (zh)
CN (1) CN1131640C (zh)
TW (1) TW328582B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236163B2 (en) 2002-11-12 2007-06-26 Samsung Electronics Co., Ltd. Apparatus for adjusting sampling phase of digital display and adjustment method thereof
WO2015043337A1 (zh) * 2013-09-28 2015-04-02 国家电网公司 一种时钟同步对时的自动校验方法及其专用设备
CN106656182A (zh) * 2016-11-24 2017-05-10 深圳市鼎阳科技有限公司 一种数字芯片接收adc输出数据的方法及数字芯片
CN107784992A (zh) * 2016-08-25 2018-03-09 晨星半导体股份有限公司 显示器控制装置与控制方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3823420B2 (ja) * 1996-02-22 2006-09-20 セイコーエプソン株式会社 ドットクロック信号を調整するための方法及び装置
JP4831231B2 (ja) * 1996-02-22 2011-12-07 セイコーエプソン株式会社 ドットクロック信号を調整するための方法及び装置
EP0881621B1 (en) 1997-05-22 2010-08-11 Panasonic Corporation Scan conversion adjustment circuit for liquid crystal display
DE19731112B4 (de) * 1997-07-19 2009-10-01 Robert Bosch Gmbh Verfahren und Schaltungsanordnung zur Erkennung von kurzen Impulsen eines digitalen Eingangssignals
JPH11220637A (ja) * 1998-01-30 1999-08-10 Sony Corp 輪郭強調回路
CN1139247C (zh) 1998-02-19 2004-02-18 松下电器产业株式会社 图像信号处理装置及其处理方法
JP3462744B2 (ja) * 1998-03-09 2003-11-05 株式会社日立製作所 液晶表示制御装置、それを用いた液晶表示装置および情報処理装置
FR2778044B1 (fr) 1998-04-23 2000-06-16 Thomson Multimedia Sa Procede de recuperation d'horloge lors de l'echantillonnage des signaux de type informatique
US6538648B1 (en) * 1998-04-28 2003-03-25 Sanyo Electric Co., Ltd. Display device
US6288699B1 (en) * 1998-07-10 2001-09-11 Sharp Kabushiki Kaisha Image display device
US6219085B1 (en) * 1998-10-21 2001-04-17 International Business Machines Corporation Method and system for improved performance of adjustable printer clocks in an electrophotographic device
TW417080B (en) * 1998-12-21 2001-01-01 Acer Comm & Multimedia Inc Display with automatic resolution adjustment
EP1171866A1 (de) * 1999-03-26 2002-01-16 Fujitsu Siemens Computers GmbH Verfahren und einrichtung zum nachstellen der phase bei flachbildschirmen
JP4612758B2 (ja) * 1999-03-26 2011-01-12 キヤノン株式会社 映像信号処理装置
US6606127B1 (en) * 1999-06-10 2003-08-12 Enseo, Inc. System and method for synchronizing, storing and accurately reproducing video signals
KR100323666B1 (ko) * 1999-08-12 2002-02-07 구자홍 모니터의 클럭위상 보상장치 및 방법
JP2001125527A (ja) * 1999-10-29 2001-05-11 Matsushita Electric Ind Co Ltd 映像の鮮鋭度改善装置
JP3568434B2 (ja) 1999-11-11 2004-09-22 三洋電機株式会社 同期信号の周期測定装置
JP4154820B2 (ja) * 1999-12-09 2008-09-24 三菱電機株式会社 画像表示装置のドットクロック調整方法およびドットクロック調整装置
US6366307B1 (en) * 2000-03-24 2002-04-02 Hewlett-Packard Co. Clock independent pulse width modulation
JP2001356729A (ja) * 2000-06-15 2001-12-26 Nec Mitsubishi Denki Visual Systems Kk 画像表示装置
US7327400B1 (en) * 2000-06-21 2008-02-05 Pixelworks, Inc. Automatic phase and frequency adjustment circuit and method
JP4603130B2 (ja) * 2000-06-27 2010-12-22 Ｎｅｃディスプレイソリューションズ株式会社 サンプリングクロックの自動位相調整方法及び表示装置
US6738056B2 (en) 2001-07-25 2004-05-18 Brillian Corporation System and method for handling the input video stream for a display
US7742045B2 (en) * 2002-06-28 2010-06-22 Hewlett-Packard Development Company, L.P. System and method for an enhanced analog video interface
DE10254469B4 (de) * 2002-11-21 2004-12-09 Sp3D Chip Design Gmbh Verfahren und Vorrichtung zur Bestimmung einer Frequenz für die Abtastung analoger Bilddaten
KR100719655B1 (ko) * 2003-05-28 2007-05-17 마츠시타 덴끼 산교 가부시키가이샤 디지털 인터페이스 디코딩 수신 장치
JP4769431B2 (ja) 2004-05-28 2011-09-07 Ｏｋｉセミコンダクタ株式会社 ドットクロック同期生成回路
EP1615423A1 (en) * 2004-07-08 2006-01-11 Barco NV A method and a system for calibrating an analogue video interface
US7474724B1 (en) * 2004-10-13 2009-01-06 Cirrus Logic, Inc. Method and system for video-synchronous audio clock generation from an asynchronously sampled video signal
EP1655713A1 (en) * 2004-10-29 2006-05-10 Barco N.V. Asynchronous video capture for insertion into high resolution image
KR100665060B1 (ko) * 2004-12-21 2007-01-09 삼성전자주식회사 디스플레이장치 및 그 제어방법과 영상신호 처리 디바이스
TWI303935B (en) * 2005-04-28 2008-12-01 Nec Electronics Corp Clock generation circuit and teletext broadcasting data sampling circuit
KR100744135B1 (ko) * 2006-02-28 2007-08-01 삼성전자주식회사 오실레이터 클럭 신호를 이용하여 시스템 클럭 신호를생성하는 디스플레이용 구동 집적회로 및 디스플레이용구동 집적회로의 시스템 클럭 신호 생성 방법
KR100790984B1 (ko) 2006-03-03 2008-01-02 삼성전자주식회사 Ｄｏｔ 클럭 신호의 주파수에 관계없이 일정한 주파수의시스템 클럭 신호를 생성하는 디스플레이용 구동 집적회로및 시스템 클럭 신호 생성 방법
JP4182124B2 (ja) 2006-06-30 2008-11-19 Ｎｅｃディスプレイソリューションズ株式会社 画像表示装置、ドットクロック位相調整回路及びクロック位相調整方法
JP2008182314A (ja) * 2007-01-23 2008-08-07 Matsushita Electric Ind Co Ltd 位相調整装置およびその関連技術
JP4932517B2 (ja) 2007-02-08 2012-05-16 Ｎｅｃディスプレイソリューションズ株式会社 画像表示装置及びその周波数調整方法
JP2008276132A (ja) * 2007-05-07 2008-11-13 Nec Electronics Corp ドットクロック発生回路、半導体装置及びドットクロック発生方法
JP2011164356A (ja) * 2010-02-09 2011-08-25 Canon Inc 表示装置および表示方法
JP5610207B2 (ja) * 2010-08-31 2014-10-22 カシオ計算機株式会社 位相調整装置、位相調整方法及び画像表示装置
US9385858B2 (en) * 2013-02-20 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing phase estimation for clock and data recovery
JP2017219586A (ja) * 2016-06-03 2017-12-14 株式会社ジャパンディスプレイ 信号供給回路及び表示装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291332A (en) * 1980-04-10 1981-09-22 Tokyo Shibaura Denki Kabushiki Kaisha Phase-locked circuit
GB2120423B (en) * 1982-04-26 1985-10-09 Sony Corp Sequential data block address processing circuits
JPS6269776A (ja) * 1985-09-20 1987-03-31 Nec Corp Ｐｌｌ装置
JPS6277770A (ja) * 1985-10-01 1987-04-09 Seiko Instr & Electronics Ltd ビデオ信号のサンプリングクロツク発生回路
JPS62230177A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 文字放送受信装置
JPS63132288A (ja) * 1986-11-21 1988-06-04 三菱電機株式会社 画像表示装置用サンプリングクロツク発生装置
US4942370A (en) * 1988-04-08 1990-07-17 Ricoh Company, Ltd. PLL circuit with band width varying in accordance with the frequency of an input signal
US5387945A (en) * 1988-07-13 1995-02-07 Seiko Epson Corporation Video multiplexing system for superimposition of scalable video streams upon a background video data stream
US4893319A (en) * 1988-12-19 1990-01-09 Planar Systems, Inc. Clock regeneration circuit employing digital phase locked loop
JPH0834589B2 (ja) * 1990-03-30 1996-03-29 三菱電機株式会社 サンプリングクロック発生回路
DE69114411T2 (de) * 1990-08-09 1996-05-02 Victor Company Of Japan Schaltung zur Erzeugung eines Taktsignals, das auf einer spezifischen Phase eines in einem Videosignal enthaltenen Farbsynchronsignals synchronisiert ist.
JP2673386B2 (ja) * 1990-09-29 1997-11-05 シャープ株式会社 映像表示装置
US5528307A (en) * 1991-07-18 1996-06-18 Canon Kabushiki Kaisha Clock generator
JP2988042B2 (ja) * 1991-09-10 1999-12-06 株式会社日立製作所 ドットクロック再生回路
FI96647C (fi) * 1992-01-30 1996-07-25 Icl Personal Systems Oy Digitaalisen videonäyttölaitteen analoginen videoliityntä
US5404172A (en) * 1992-03-02 1995-04-04 Eeg Enterprises, Inc. Video signal data and composite synchronization extraction circuit for on-screen display
JPH05276038A (ja) * 1992-03-30 1993-10-22 Matsushita Electric Ind Co Ltd Ａ／ｄ変換装置
JP2980456B2 (ja) * 1992-07-27 1999-11-22 三菱電機株式会社 画像信号取り込み回路
JP3109940B2 (ja) * 1993-04-28 2000-11-20 キヤノン株式会社 表示制御装置及び情報処理装置
JP2537013B2 (ja) * 1993-09-30 1996-09-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 液晶表示装置用のドット・クロック生成装置
JP3331711B2 (ja) * 1993-11-24 2002-10-07 ソニー株式会社 クロック信号生成装置
JPH07181943A (ja) * 1993-12-22 1995-07-21 Matsushita Electric Ind Co Ltd 画像表示装置
JPH07193564A (ja) * 1993-12-25 1995-07-28 Nec Corp クロック再生装置および再生方法
JPH07306668A (ja) * 1994-03-31 1995-11-21 Hewlett Packard Co <Hp> クロック・スキューを最小限に抑えたドット・クロック発生
US5548249A (en) * 1994-05-24 1996-08-20 Matsushita Electric Industrial Co., Ltd. Clock generator and method for generating a clock
US5731843A (en) * 1994-09-30 1998-03-24 Apple Computer, Inc. Apparatus and method for automatically adjusting frequency and phase of pixel sampling in a video display
US5541646A (en) * 1995-01-24 1996-07-30 Proxima Corporation Display image stabilization apparatus and method of using same
JP3278546B2 (ja) * 1995-04-28 2002-04-30 日本電気エンジニアリング株式会社 同期信号発生回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236163B2 (en) 2002-11-12 2007-06-26 Samsung Electronics Co., Ltd. Apparatus for adjusting sampling phase of digital display and adjustment method thereof
CN100426373C (zh) * 2002-11-12 2008-10-15 三星电子株式会社 用于调整数字显示器的采样相位的装置及其调整方法
WO2015043337A1 (zh) * 2013-09-28 2015-04-02 国家电网公司 一种时钟同步对时的自动校验方法及其专用设备
US9647783B2 (en) 2013-09-28 2017-05-09 State Grid Tianjin Electric Power Company Automatic checking method for clock synchronization and specialized apparatus thereof
CN107784992A (zh) * 2016-08-25 2018-03-09 晨星半导体股份有限公司 显示器控制装置与控制方法
CN106656182A (zh) * 2016-11-24 2017-05-10 深圳市鼎阳科技有限公司 一种数字芯片接收adc输出数据的方法及数字芯片

Also Published As

Publication number Publication date
EP0807923A1 (en) 1997-11-19
JPH1026953A (ja) 1998-01-27
JP3487119B2 (ja) 2004-01-13
US5940136A (en) 1999-08-17
KR19980079216A (ko) 1998-11-25
KR100543991B1 (ko) 2006-03-23
CN1131640C (zh) 2003-12-17
TW328582B (en) 1998-03-21

Similar Documents

Publication Publication Date Title
CN1131640C (zh) 像点时钟再生方法及装置
CN1166177C (zh) 电视电影视频信号检测装置
CN1208947C (zh) 图像处理装置和方法、噪声量估算装置和方法及存储介质
CN1078420C (zh) 电视信号的帧格式转换装置
CN1205097A (zh) 声音编码装置、声音译码装置、记录实现声音编码/译码的程序的记录媒体和移动通信装置
CN1269095C (zh) 图像处理电路和图像数据处理方法、电光装置及电子设备
CN1612477A (zh) 自适应均衡器、解码装置和误差检测装置
CN1508790A (zh) 再生信号处理装置
CN1812589A (zh) 基于软件的音频呈现
CN1941918A (zh) 摄像装置以及摄像方法
CN1756299A (zh) 用于处理运动图像的设备和方法以及计算机程序产品
CN1627814A (zh) 图像处理的方法、装置以及程序
CN1211853A (zh) 时钟恢复电路
CN1691525A (zh) 接收装置、发送装置、无线通信系统及接收方法
CN1395418A (zh) 图像信号处理方法和装置
CN1222926C (zh) 语音编码方法及其装置
CN1929578A (zh) 记录装置和方法以及程序
CN1866815A (zh) 接收并行数据的装置及其方法
CN1655587A (zh) 同步时钟产生装置及同步时钟产生方法
CN101069345A (zh) 滤波器调整电路
CN1314267C (zh) 信息处理装置和方法、图像拍摄装置
CN1825760A (zh) 数据传输控制和采样频率转换器
CN1622689A (zh) 电子设备和摄像机装置以及它们的控制方法
CN1483189A (zh) 语音编码装置以及语音编码方法
CN1260655C (zh) 数据的锁存时刻调整装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20031217