JP4831231B2 - ドットクロック信号を調整するための方法及び装置 - Google Patents

Description

この発明は、映像信号を処理するためのドットクロック信号を調整する技術に係わり、特に、ドットクロック信号の位相を調整する技術と、ドットクロック信号の周波数を調整する技術に関する。本発明における映像信号とは、例えばパーソナルコンピュータ等の映像信号出力装置から与えられる画像信号を意味している。

図４０は、従来の技術を用いた映像表示装置の例を示すブロック図である。この映像表示装置は、Ａ／Ｄコンバータ１と、駆動回路２と、表示素子３と、表示タイミング制御回路５と、ＰＬＬ回路７と、遅延回路１０とを備えている。ＰＬＬ回路７は、アナログ映像信号１０１に関連する水平同期信号１０２の周波数を一定の逓倍数Ｎｄで逓倍することによって参照クロック信号２００を生成する。遅延回路１０は、この参照クロック信号２００に遅延φを与えることによってドットクロック２０１を生成する。アナログ映像信号１０１は、Ａ／Ｄコンバータ１においてドットクロック２０１の立ち上がりでサンプリングされてデジタル映像信号１１０に変換される。駆動回路２は、デジタル映像信号１１０に対して表示素子３に対応した信号処理を行ない、表示素子３に処理済みの映像信号を供給することによって映像を表示する。なお、ドットクロック２０１は、駆動回路２と表示素子３と表示タイミング制御回路５にも供給されている。また、表示タイミング制御回路５には水平同期信号１０２が供給されている。表示タイミング制御回路５は、水平同期信号１０２とドットクロック２０１とに応じて表示素子３の表示タイミングを制御している。

ＰＬＬ回路７と遅延回路１０は、水平同期信号１０２から、アナログ映像信号１０１の処理に適したドットクロック信号を再生するためのドットクロック再生回路を構成している。このドットクロック再生回路を用いてドットクロック２０１を生成する際には、ＰＬＬ回路７における逓倍数Ｎｄと、遅延回路１０における遅延量φとをパラメータとして調整し得る。換言すれば、アナログ映像信号１０１に適したドットクロック信号を再生するためには、遅延量φと逓倍数Ｎｄとを適切な値に設定することが望まれる。ドットクロック信号の遅延量φは、ドットクロック信号の位相に関連している。また、逓倍数Ｎｄは、ドットクロック信号の周波数に関連している。以下では、遅延量φの調整（すなわち位相の調整）に関する問題点と、逓倍数Ｎｄの調整（すなわち周波数の調整）に関する問題点について、順次説明する。

パーソナルコンピュータ等の映像出力装置から出力されたアナログ映像信号１０１は、その映像出力装置内部のビデオクロックに従って生成されている。従って、そのビデオクロックの周期で信号レベルが変化している。このアナログ映像信号１０１を用いて表示素子３に映像を表示するための信号処理や、映像信号１０１をメモリに書込むための信号処理を行うためには、映像出力装置内のビデオクロックの周波数と同じ周波数を有するドットクロック（サンプリングクロックとも呼ばれる）が必要になる。しかし、パーソナルコンピュータ等のコンピュータシステムでは、映像信号の出力端子にはビデオクロックは出力されていない。そこで、図４０に示すように、水平同期信号１０２の周波数をＰＬＬ回路７でＮｄ倍に逓倍することによって、参照クロック信号２００を生成し、さらに、遅延回路１０によって遅延を与えることによってドットクロック２０１が再生される。この時、ＰＬＬ回路７における逓倍数Ｎｄを、映像出力装置内部でビデオクロックから水平同期信号１０２を生成する際に使用される分周数に一致するように設定すれば、元のビデオクロックと周波数が等しいドットクロック２０１を得ることができる。

図４１は、映像信号１０１とドットクロック２０１の関係を示すタイミングチャートである。映像信号１０１には、映像信号の本来の情報を持つ安定領域１２１だけでなく、映像出力装置の出力回路や接続ケーブルの影響によって生じたリンギングやなまりを含む過渡領域１２２が存在する。そのため、図４１（ｂ）のドットクロック２０１Ａのように、安定領域１２１で立ち上がるクロックを使用すれば、表示素子３には映像信号が正常に表示される。一方、図４１（ｃ）のドットクロック２０１Ｂのように、過渡領域１２２で立ち上がるクロックを使用すれば、Ａ／Ｄコンバータ１は本来の情報ではないところをサンプリングするために、映像にノイズが表れたり、鮮鋭度が悪い映像が表示されてしまう。

図４２は、水平同期信号１０２と参照クロック２００とドットクロック２０１との関係を示すタイミングチャートである。ＰＬＬ回路７から出力される参照クロック２００は、水平同期信号１０２と位相の合ったクロックである。しかし、一般に、水平同期信号１０２と映像信号１０１の位相関係は規定されていないので、映像信号１０１と参照クロック２００の立ち上がりの位相関係は不定である。このため、ドットクロック２０１の立ち上がりが過渡領域１２２（図４１（ａ））にかかってしまうことがある。

従来は、図４２（ｃ）に示すドットクロック２０１の遅延時間φ（すなわち、その位相）をユーザーが表示素子の画面を見ながら手動で調整し、ノイズが出たり鮮鋭度が悪くなったりしないような最適な状態に設定していた。しかし、この手動操作は煩雑であり、また、調整の必要性が理解されにくいために、表示装置の性能不良や故障があるとの誤解を招くことがあった。

ドットクロック２０１の位相の調整を自動化する方法として、特許文献１に開示された方法が知られている。この方法ではドットクロックの位相をずらして２つのメモリに書き込み、読み出したデータが一致するようにすることによって最適位相を求める方法が記述されている。しかし、映像信号にリンギングやなまりが生じている場合には、安定領域が狭く、位相がわずかにずれただけでもデータが異なってしまう。また、潜在的な雑音によってデータがわずかに異なってしまう。このため、位相をずらしたドットクロックで得られた２つのデータは一致しにくく、実際には最適位相を得るのが困難であるという問題があった。また、高速な映像信号に対応するためには高速なラインメモリを２つ使用する必要があり、装置のコストが高くなるという問題もあった。

一方、ＰＬＬ回路７の逓倍数Ｎｄ（図４０）の調整（すなわちドットクロックの周波数調整）に関しては、以下のような問題があった。図４３は、映像信号１０１のタイミングを２次元的に表わした説明図である。通常の映像信号は、各走査線上の画像を表す一次元的な信号であり、左上から始まって水平方向に１ライン分の走査が終了すると、次のラインの左から走査を再度実行する、という走査を繰返し、右下まで走査することによって１枚の画面を構成する。水平同期信号１０２は、映像信号１０１の水平方向の走査タイミングを合わせるための信号であり、垂直同期信号１０３は、垂直方向の走査のタイミングを合わせるための信号である。ここで、ＣＲＴディスプレイでは電子ビームが右から左へ戻るための時間と、また下から上へ戻るための時間とが必要なので、水平方向と垂直方向とにそれぞれブランキング３０２の時間が設けられている。従って、実際に映像が表示できるのは、ブランキング３０２の領域を除く有効信号領域３０１である。ブランキング３０２と有効信号領域３０１の水平方向のタイミングは、ドットクロックのパルス数に相当する画素数で表わすことができる。一方、垂直方向のタイミングは、走査線数で表わすことができるが、一般には水平方向と統一して画素数で表わすことが多い。

パーソナルコンピュータでは、有効信号領域３０１のサイズは、いくつかの標準値に集約されてきている。代表的な規格としては、ＶＧＡ（水平６４０画素×垂直４８０画素）、ＳＶＧＡ（水平８００画素×垂直６００画素）、ＸＧＡ（水平１０２４画素×垂直７６８画素）、ＳＸＧＡ（水平１２８０画素×垂直１０２４画素）などがある。映像信号がこれらの規格のいずれに従っているかは、映像信号の垂直同期信号と水平同期信号の周波数からほぼ決定することができる。

ところが、上記の規格は、図４３の有効信号領域３０１の画素数を示すものであり、ブランキング３０２まで含んだ１ラインの総画素数については規定されていない。実際に、１ラインの総画素数としては機種によって種々の任意の値が用いられている。このため、有効信号領域３０１の画素数を決定できた場合にも、ブランキング３０２の画素数を含めた１ラインの総画素数が不明であり、通常は、ＰＬＬ回路７に設定すべき最適な逓倍数Ｎｄが不明であった。

図４４は、映像信号１０１とドットクロック２０１およびデジタル映像信号１１０の関係を示すタイミングチャートである。なお、デジタル映像信号１１０は説明上、アナログ信号に戻した形態で示している。ここで、図４４（ａ−１）〜（ａ−３）は、ＰＬＬ回路７の逓倍数Ｎｄが、映像信号１０１を生成した映像出力装置の内部においてビデオクロックから水平同期信号を生成する際に使用された分周比と等しい場合を示している。この場合には、映像信号１０１の変化点とドットクロック２０１の位相は一定となる。この結果、デジタル映像信号１１０は映像信号１０１をうまく再現した出力になり、表示素子３には映像が正常に表示される。

ところが、映像出力装置の内部の分周比と、ＰＬＬ回路７の逓倍数Ｎｄが異なると、図４４（ｂ−１）〜（ｂ−３）に示すように、映像信号１０１とドットクロック２０１の位相関係が水平方向の位置によって異なることになる。この場合には、デジタル映像信号１１０の振幅は画素位置によって異なり、ビートを含むものになってしまう。このような状態では、表示素子３にはビートの振幅の小さい部分に縦線が現れて非常に見にくくなるだけでなく、映像の情報の一部が欠落することがある。

そこで、従来の映像表示装置では、市場の代表的なパーソナルコンピュータの機種に対する適切な逓倍数Ｎｄをあらかじめ登録しておく。そして、水平同期信号１０２と垂直同期信号１０３の周波数や極性などから、映像出力装置の機種を特定し、これに応じて逓倍数Ｎｄを読出してＰＬＬ回路７に設定していた。しかし、逓倍数Ｎｄが登録されてない機種が使用された場合には、適切な逓倍数Ｎｄを設定できないため、ユーザが表示素子の画面を見ながら手動で調整していた。

未知の逓倍数Ｎｄの決定を自動化する方法としては、特許文献２に開示された方法と、特許文献３に開示された方法が知られている。

特許文献２に開示された方法は、サンプリングした映像信号を圧縮して記憶しておき、複数回の入力に対してデータが安定しているか否かを調べることによって、逓倍数のずれを検出する。

しかし、この方法では、逓倍数がずれていることが検出可能なだけで、どの程度のずれかが全く検出できない。このため、逓倍数を変えながら比較することを繰り返さなければならず、最適逓倍数を求めるのに時間がかかるという問題があった。また、ドットクロックの位相（すなわち遅延回路１０の遅延量φ）が不適当であれば、最適逓倍数を検出できないという問題があった。

また、特許文献３に記載された方法は、映像信号のエッジからドット周期を検出すると共に、水平同期信号から走査周期を検出し、両者の比からＰＬＬの逓倍数を求めている。

しかし、この方法では、ドット周期の測定のために、ドットクロックよりはるかに高い周波数のクロックが必要となるので、総画素数の多い信号ではドットクロック周波数が高くなり実現が困難であるという問題があった。

特開平４−２７６７９１号公報 特開平３−２９５３６７号公報 特開平５−６６７５２号公報

この発明は、従来技術における上述の課題を解決するためになされたものであり、映像信号のためのドットクロックを適切に容易に調整することができる技術を提供することを目的とする。

上述の課題の少なくとも一部を解決するため、この発明の第１のドットクロック調整方法は、映像信号のためのドットクロック信号の位相を調整する方法であって、
（ａ）互いに異なる複数の遅延量を与えて複数のドットクロック信号を生成し、各ドットクロック信号を用いて前記映像信号をサンプリングすることによって、画面の同一位置における画像をそれぞれ表す複数組の画像データを取得する工程と、
（ｂ）各組の画像データに関して所定の演算をそれぞれ行うことによって、前記位相関係を示す位相関係指標を前記各組の画像データに関して算出するとともに、前記複数組の画像データに関する前記位相関係指標に基づいて、前記ドットクロック信号に適用すべき望ましい位相を決定する工程と、
（ｃ）前記望ましい位相を有するように前記ドットクロック信号の遅延量を設定する工程と、
を備え、
前記工程（ｂ）は、
（１）前記複数の遅延量に対応する前記複数組の画像データのそれぞれに関して、隣接する画素位置における画像データ値の差分の絶対値の和を与える関数の演算結果である関数値を求めることによって、前記複数の遅延量に関連付けられた複数の前記関数値を前記複数の遅延量に対する前記位相関係指標としてそれぞれ求める工程と、
（２）前記複数の遅延量に対応付けられた前記複数の関数値のうちの極値を決定する工程と、
（３）前記複数の遅延量の中で、前記関数値の極値に関連づけられた遅延量を、前記望ましい位相を得るための遅延量として選択する工程と、
を備える。

第１のドットクロック調整方法では、各ドットクロック信号でサンプリングされた画像データから、各ドットクロック信号と映像信号との位相関係を示す位相関係指標が求められる。各ドットクロック信号に対する位相関係指標はドットクロック信号と映像信号との位相関係の適否を示しているので、この位相関係指標から望ましい位相を決定することができる。そして、ドットクロック信号の遅延量を調整することによって、ドットクロック信号がこの望ましい位相を有するように調整することができる。

上記第１のドットクロック調整方法において、前記工程（ａ）は、
互いに異なる複数の遅延量を与えて複数のドットクロック信号を生成し、各ドットクロック信号に応じて前記映像信号をサンプリングすることによって、画面の同一位置における画像をそれぞれ表す前記複数組の画像データを取得する工程を備え、
前記工程（ｂ）は、
（１）前記複数組の画像データの鮮鋭度を表す関数の値を、前記複数の遅延量に対する前記位相関係指標としてそれぞれ求める工程と、
（２）前記複数の遅延量に対する前記関数値の極値を決定する工程と、
（３）前記複数の遅延量の中で、前記関数値の極値に関連づけられた遅延量を、前記望ましい位相を得るための遅延量として選択する工程と、
を備えることが好ましい。

映像信号とドットクロック信号の位相関係の適否は、得られる画像データの鮮鋭度によって判定することができる。従って、画像データの鮮鋭度を表す関数値を位相関係指標として用いることができる。遅延量が異なり、従って映像信号との位相関係が異なるドットクロック信号に対しては、この関数値も異なる値となる。この関数値は、望ましい位相関係に対応する遅延量において極値を示すはずである。従って、この関数値の極値を求めることによって、望ましい位相を得るための遅延量を得ることができる。

上記第１のドットクロック調整方法において、前記複数の遅延量の範囲は、少なくとも２πの位相に相当する範囲であることが好ましい。

遅延量の調整範囲を少なくとも２πに相当する範囲にすれば、望ましい位相を有する適切な遅延量を調整することができる。

また、前記複数の遅延量は相互に一定の差分を有することが好ましい。

こうすれば、常に一定の精度でドットクロック信号の位相を調整することができる。

上記第１のドットクロック調整方法において、前記遅延量を順次変更する度に、前記工程（１）と前記工程（２）とを実行し、前記関数値の極値が得られた時点で前記工程（ａ）ないし（ｃ）の処理を終了することが好ましい。

こうすれば、全ての遅延量に関して関数値を求める必要が無いので、処理時間を短縮することが可能である。

上記第１のドットクロック調整方法において、前記工程（ａ）は、
前記映像信号の水平同期信号の周波数を逓倍することによってドットクロック信号を生成する際に用いられる適切な第２の逓倍数とは異なる第１の逓倍数を用いて前記水平同期信号の周波数を逓倍することによって、前記複数組のドットクロック信号と考え得る複数の信号位相を有する第１のドットクロック信号を生成する工程と、
前記第１のドットクロック信号に応じて前記映像信号をサンプリングすることによって、画面の同一ライン上の第１の画像データを取得する工程と、を備え、
前記工程（ｂ）は、
前記第１の画像データを、第１の複数組の画像データブロックに分割する工程と、
前記第１の複数組の画像データブロックの鮮鋭度を表す関数の値を、前記第１の複数組の画像データブロックに対する前記位相関係指標としてそれぞれ求める工程と、
前記第１の複数組の画像データブロックに対する前記関数値の極値を決定する工程と、
前記関数値の極値に関連づけられた関連画像データブロックに相当する遅延量を、前記望ましい位相を得るための遅延量として選択する工程と、
を備えることが好ましい。

このように、適切な第２の逓倍数とは異なる第１の逓倍数を用いて得られた第１のドットクロック信号を用いて映像信号をサンプリングすると、１ライン分の画像データの中に、映像信号と位相が一致している部分と、位相がずれている部分とが含まれる。そこで、少なくとも１ライン分の画像データを複数の画像データブロックに分けて、各画像データブロックの鮮鋭度を表す関数値を求めれば、その関数値の極値から望ましい位相を得るための遅延量を決定することができる。

上記第１のドットクロック調整方法において、前記関数値の極値に関連づけられた画像データブロックに相当する遅延量は、前記第１と第２の逓倍数の差分と、前記第１の複数組の画像データブロック中における前記関連画像データブロックの位置とに基づいて決定されることが好ましい。

また、前記工程（ｃ）は、所定の最小遅延差の単位で前記ドットクロック信号の遅延量を調整することが可能であり、
前記工程（ｂ）は、１ライン全体に渡る画像データを前記第１の複数組の画像データブロックに分割し、前記分割における分割数は、前記第１と第２の逓倍数の差分を、前記第１のドットクロック信号の周波数と前記最小遅延差との積で除した値の整数倍に等しく設定されることが好ましい。

こうすれば、画像データブロックの位置から、望ましい位相を得るための遅延量を容易に決定することができる。

上記第１のドットクロック調整方法において、前記第１と第２の逓倍数の差分は＋２または−２であることが好ましい。

こうすれば、１ライン分の画像データの中に、４πの位相のずれが含まれるので、映像信号のブランキングの部分に影響されることなく、１ライン分の画像データの中から望ましい位相を有する画像データブロックを検出することができる。

上記第１のドットクロック調整方法において、前記工程（ａ）は、さらに、
前記映像信号の水平同期信号の周波数を前記第２の逓倍数で逓倍することによって第２のドットクロック信号を生成する工程と、
前記第２のドットクロック信号に応じて前記映像信号をサンプリングすることによって、前記画面の同一ライン上の第２の画像データを取得する工程と、を備え、
前記工程（ｂ）は、さらに、
前記第２の画像データを、前記第１の画像データの前記分割と同様に、第２の複数組の画像データブロックに分割する工程と、
前記第２の複数組の画像データブロックの鮮鋭度をそれぞれ表す関数の値を求める工程と、
前記第１の複数組の画像データブロックに関する前記関数値を、前記第２の複数組の画像データブロックに関する前記関数値によってブロック毎にそれぞれ除算することによって、前記除算で得られた値を前記第１の複数組の画像データブロックに対する前記位相関係指標としてそれぞれ求める工程と、
を備えることが好ましい。

こうすれば、適切な第２の逓倍数を用いて得られた第２のドットクロック信号は、１ラインの全体に渡って映像信号との位相関係が一定である。従って、この第２のドットクロック信号で映像信号をサンプリングして得られた第２の画像データは、映像信号の内容を表しているものと見ることができる。そこで、第１の画像データの複数組のブロックに対する関数値を、第２の画像データの複数組のブロックに対する関数値で除算すれば、その除算結果は、第１の画像データの複数組のブロックの映像内容に無関係に、その鮮鋭度を表している。従って、この除算で得られた値を位相関係指標として用いるようにすれば、望ましい位相をより高精度に決定することができる。

上記第１のドットクロック調整方法において、前記工程（ｂ）は、さらに、
前記第１の複数組の画像データブロックの中に前記関数値が所定の閾値未満である画像データブロックが存在する場合には、前記除算の前に、前記関数値が前記所定の閾値未満である画像データブロックの位置に関して、前記第１と第２の複数組の画像データブロックに対する前記関数値にそれぞれ補間演算を実行する工程、を備えることが好ましい。

こうすれば、第１の複数組の画像データブロックの中に、関数値が極めて小さいブロックが含まれている場合にも、適切な位相関係指標を得ることができる。

上記第１のドットクロック調整方法において、前記関数は、隣接する画素位置における画像データ値の差分の２乗の和に対して一義的かつ単調な関数であることが好ましい。

前記関数は、隣接する画素位置における画像データ値の差分の絶対値の和とすることができる。

あるいは、前記関数は、前記画像データの統計的な分散に対して一義的かつ単調な関数であるとすることができる。

これらの関数の関数値によって、画像データの鮮鋭度を表すことができる。

上記第１のドットクロック調整方法において、前記極値を決定する工程は、
前記関数値の一次元配列に関してローパスフィルタによるフィルタリング処理を適用する工程と、
前記フィルタリング処理で得られた処理済み関数値の一次元配列から、前記極値を求める工程と、を備えることが好ましい。

こうすれば、局所的な画像データの変動の影響を除外して、高い鮮鋭度が得られる位相を決定することができる。

この発明の第１のドットクロック調整装置は、映像信号のためのドットクロック信号の位相を調整する装置であって、
互いに異なる複数の遅延量を与えて複数のドットクロック信号を生成し、各ドットクロック信号を用いて前記映像信号をサンプリングすることによって、画面の同一位置における画像をそれぞれ表す複数組の画像データを取得するサンプリング手段と、
各組の画像データに関して所定の演算をそれぞれ行うことによって、前記位相関係を示す位相関係指標を前記各組の画像データに関して算出するとともに、前記複数組の画像データに関する前記位相関係指標に基づいて、前記ドットクロック信号に適用すべき望ましい位相を決定する位相決定手段と、
前記望ましい位相を有するように前記ドットクロック信号の遅延量を設定する遅延量設定手段と、
を備え、
前記位相決定手段は、
前記複数の遅延量に対応する前記複数組の画像データのそれぞれに関して、隣接する画素位置における画像データ値の差分の絶対値の和を与える関数の演算結果である関数値を求めることによって、前記複数の遅延量に関連付けられた複数の前記関数値を前記複数の遅延量に対する前記位相関係指標としてそれぞれ求め、
前記複数の遅延量に対応付けられた前記複数の前記関数値のうちの極値を決定し、
前記複数の遅延量の中で、前記関数値の極値に関連づけられた遅延量を、前記望ましい位相を得るための遅延量として選択する。

第１のドットクロック調整装置によれば、第１のドットクロック調整方法と同様に、望ましい位相を有するドットクロック信号を得ることができる。

この発明の第２のドットクロック調整方法は、映像信号のためのドットクロック信号の周波数を調整する方法であって、
（ａ）前記映像信号の水平同期信号の周波数を第１の逓倍数で逓倍することによって第１のドットクロック信号を生成する工程と、
（ｂ）前記第１のドットクロック信号に従って前記映像信号をサンプリングすることによって画像データを取得する工程と、
（ｃ）前記画像データを分析することによって、前記画像データの１ライン上の有効信号領域の長さの第１の値を求める工程と、
（ｄ）前記有効信号領域の長さの前記第１の値と、前記有効信号領域の長さの既知の第２の値とを用いた演算によって、望ましい第２の逓倍数を求める工程と、
（ｅ）前記水平同期信号の周波数を前記第２の逓倍数で逓倍することによって、望ましい第２のドットクロック信号を生成する工程と、
を備えることを特徴とする。

画像データの有効信号領域の長さ（第１の値）は、画像データを分析することによって決定できる。有効信号領域の真の長さ（第２の値）が既知であれば、第１の値と第２の値から、有効信号領域の長さが所定の第２の値を有するようにするための望ましい第２の逓倍数を決定することができる。そして、この第２の逓倍数を用いて望ましい第２のドットクロック信号を生成することができる。

上記第２のドットクロック調整方法において、前記工程（ｃ）は、
前記有効信号領域の開始位置と終了位置とをそれぞれ求める工程と、
前記終了位置と開始位置との差分から前記有効信号領域の長さの前記第１の値を求める工程と、を備えることが好ましい。

有効信号領域の開始位置と終了位置とを求めれば、有効信号領域の全体を調べることなく、その長さの第１の値を得ることができる。

上記第２のドットクロック調整方法において、前記開始位置と終了位置とを求める工程は、
前記画像データのレベル変化の大きな変化点を前記開始位置および終了位置として決定する工程を備える、ことが好ましい。

こうすれば、開始位置と終了位置とを容易に決定することができる。

上記第２のドットクロック調整方法において、前記変化点から開始位置と終了位置とを求める工程は、
前記画像データの１ライン上の隣接画素における画像データ値の差分が所定の閾値を越える点を、前記変化点として選択する工程を備える、ことが好ましい。

こうすれば、開始位置と終了位置とを容易に決定することができる。

上記第２のドットクロック調整方法は、さらに、
前記第１のドットクロック信号を用いて得られた前記画像データの前記有効信号領域の前記開始位置から、前記第２のドットクロック信号を用いて得られる画像データの有効信号領域の開始位置を求める工程を備える、ことが好ましい。

こうすれば、画像データの有効信号領域を正しく再現することができる。

上記第２のドットクロック調整方法において、前記工程（ｄ）の演算は、
前記第１の逓倍数に、前記有効信号領域の長さの前記第２の値と前記第１の値との比を乗ずる乗算を含む、ことが好ましい。

こうすれば、望ましい第２の逓倍数を容易に求めることができる。

また、上記第２のドットクロック調整方法において、前記工程（ｄ）の演算は、さらに、
前記乗算の結果を丸める演算を含む、ことが好ましい。

こうすれば、第２の逓倍数をより望ましい値に設定することができる。

上記第２のドットクロック調整方法において、前記工程（ｃ）は、複数ライン分の前記画像データに関して同番目のデータ毎に最大値を求め、前記最大値で構成される画像データを前記分析の対象とする工程を含む、ことが好ましい。

こうすれば、１ライン分の画像データではレベル変化が明瞭でない場合にも、複数ライン分の画像データの同番目のデータ毎の最大値をとることによって、レベル変化を容易に検出することができる。

上記第２のドットクロック調整方法において、前記工程（ｂ）は、前記有効信号領域の開始位置および終了位置を含み、かつ、１ライン上の全部は含まない範囲について前記画像データを取得する、ことが好ましい。

こうすれば、有効信号領域の全部の範囲について画像データを取得しないので、この画像データを記憶するためのメモリ量や、この画像データを分析するための処理時間を低減することができる。

この発明の第２のドットクロック調整装置は、映像信号のためのドットクロック信号の周波数を調整する装置であって、
前記映像信号の水平同期信号の周波数を第１の逓倍数で逓倍することによって第１のドットクロックを生成するドットクロック生成手段と、
前記第１のドットクロック信号に従って前記映像信号をサンプリングすることによって画像データを取得するサンプリング手段と、
前記画像データを分析することによって、前記画像データの１ライン上の有効信号領域の長さの第１の値を求める第１の演算手段と、
前記有効信号領域の長さの前記第１の値と、前記有効信号領域の長さの既知の第２の値とを用いた演算によって、望ましい第２の逓倍数を求める第２の演算手段と、
前記ドットクロック生成手段に前記第２の逓倍数を設定し、これによって、前記水平同期信号の周波数を前記第２の逓倍数で逓倍して望ましい第２のドットクロック信号を生成させる逓倍数設定手段と、
を備えることを特徴とする。

第２のドットクロック調整装置によれば、第２のドットクロック調整方法と同様に、望ましいドットクロック信号を生成することができる。

この発明の第３のドットクロック調整方法は、映像信号のためのドットクロック信号の周波数を調整する方法であって、
（ａ）前記映像信号の水平同期信号の周波数を第１の逓倍数で逓倍することによって第１のドットクロックを生成する工程と、
（ｂ）前記第１のドットクロック信号に従って前記映像信号をサンプリングすることによって画像データを取得する工程と、
（ｃ）前記画像データの１ラインにわたるビート数を求める工程と、
（ｄ）前記第１の逓倍数を前記ビート数で補正することによって、望ましい第２の逓倍数を求める工程と、
（ｅ）前記水平同期信号の周波数を前記第２の逓倍数で逓倍することによって、ビートのない画像データをサンプリングし得る第２のドットクロック信号を生成する工程と、
を備えることを特徴とする。

適切な周波数を有していない第１のドットクロック信号で映像信号をサンプリングすると、得られる画像データにビート（うなり）が生じる。従って、この画像データの１ラインにわたるビート数を求め、このビート数で第１の逓倍数を補正することによって、望ましい第２の逓倍数を求めることができる。そして、この第２の逓倍数を用いて、ビートの無い画像をサンプリングし得る第２のドットクロック信号を生成することができる。但し、この第２のドットクロック信号は、必ずしも映像信号をサンプリングするために使用する必要はなく、他の目的のために使用することが可能である。

上記第３のドットクロック調整方法において、前記工程（ｃ）は、
（ｉ）前記画像データを変換するための変換関数であって、出力レベルが所定の入力レベルを中心として両側に対称で単調な変換関数を用いて、前記画像データを変換後画像データに変換する工程と、
（ｉｉ）前記変換後画像データから前記ビート数を求める工程と、を備えることが好ましい。

画像データ中のビート成分は、映像信号の成分が含まれているため、必ずしも連続値にはならず、ローパスフィルタで取り出すことは困難である。上記の方法によれば、ビート成分と映像信号の成分を所定の入力レベルを中心とした一方の側にまとめた変換後画像データを得ることができる。従って、この変換後画像データから、ビート数を比較的容易に求めることができる。

前記変換関数は、前記所定の入力レベルの両側でそれぞれ非線形な関数である、ことが好ましい。

また、前記変換関数は二次関数である、ことが好ましい。

こうすれば、例えばビート成分が正弦波である場合に、変換後画像データに不要な高調波が現れるのを防止することができる。

上記第３のドットクロック調整方法において、前記工程（ｉ）は、前記変換関数による前記変換の前に、ハイパスフィルタを用いたフィルタリング処理を行う工程を含み、
前記工程（ｉｉ）は、前記ビート数を求める前に、前記変換画像データにローパスフィルタを用いたフィルタリング処理を行う工程を含む、ことが好ましい。

こうすれば、ハイパスフィルタによってビート成分よりも低周波の成分を除去できるので、変換後画像データにビート成分が顕著に現れるようにすることができる。また、変換後画像データにローパスフィルタを施すことによって、高周波成分による影響を除去できるので、ビート数を正確に求めることができる

上記第３のドットクロック調整方法において、前記工程（ｉｉ）は、前記変換後画像データを周波数分析することによって前記ビート数を求める工程を備える、ことが好ましい。

変換後画像データには、ビート成分が顕著に現れているので、変換後画像データの周波数分析を行えば、ビート数を求めることができる。

上記第３のドットクロック調整方法において、前記周波数分析は、前記変換後画像データの高速フーリエ変換を行うことによって、前記ビートの周波数を求める工程を含む、ことが好ましい。

あるいは、前記周波数分析は、前記変換後画像データを複数のコムフィルタでフィルタリングし、前記複数のコムフィルタを通過する周波数から前記ビートの周波数を求める工程を含むことが好ましい

高速フーリエ変換やコムフィルタ等を用いることによって、ビート成分の周波数を求めることができる。

上記第３のドットクロック調整方法において、前記工程（ｂ）は、
互いに異なる第１と第２の位相をそれぞれ有する２種類の前記第１のドットクロック信号を用いて第１と第２の画像データをそれぞれ取得する工程を備え、
前記工程（ｃ）は、
前記第１と第２の画像データの相関演算を行うことによって、前記ビート数を求める工程を備える、ことが好ましい。

位相が異なる２種類の第１のドットクロック信号で得られた第１と第２の画像データでは、１ライン上において、ビートが現れる位置がずれている。そこで、この第１と第２の画像データの相関演算を行うことによって、１ラインにわたるビート数を求めることができる。

上記第３のドットクロック調整方法において、前記第１と第２の位相の差は、前記第１のドットクロック信号の１周期の約１／２である、ことが好ましい。

こうすれば、第１と第２の画像データにおいて、映像信号との位相関係がドットクロック信号の１周期の約１／２ずれた位置に現れるので、２つの画像データの相関演算によって、ビート数を求めることができる。

上記第３のドットクロック調整方法において、前記相関演算を行う工程は、
（ｉ）前記第１と第２の画像データの差が比較的大きな画素位置に対して第１の値を割り当てるとともに、前記第１と第２の画像データの差が比較的小さな画素位置に対して第２の値を割り当てることによって、前記第１と第２の値で構成される２値データを生成する工程と、
（ｉｉ）前記２値データを処理することによって前記ビート数を求める工程と、
を備えることが好ましい。

こうすれば、第１と第２の画像データの相関を２値データで表すことができるので、この２値データからビート数を容易に求めることができる。

上記第３のドットクロック調整方法において、前記工程（ｉ）は、
前記第２の画像データの画素位置を１画素前にシフトさせて得られる、前シフトされた第２の画像データと、前記第１の画像データとの差が比較的大きな画素位置に対して、前記第１の値が割り当てられるとともに、前記前シフトされた第２の画像データと、前記第１の画像データとの差が比較的小さな画素位置に対して、前記第２の値が割り当てられた第１の２値データと、
シフトされない第２の画像データと前記第１の画像データとの差が比較的大きな画素位置に対して、前記第１の値が割り当てられるとともに、シフトされない第２の画像データと前記第１の画像データとの差が比較的小さな画素位置に対して、前記第２の値が割り当てられた第２の２値データと、
前記第２の画像データの画素位置を１画素後にシフトさせて得られる後シフトされた第２の画像データと、前記第１の画像データとの差が比較的大きな画素位置に対して、前記第１の値が割り当てられるとともに、前記後シフトされた第２の画像データと、前記第１の画像データとの差が比較的小さな画素位置に対して、前記第２の値が割り当てられた第３の２値データと、を含む３つの２値データの少なくとも一つを生成する工程を含み、
前記工程（ｉｉ）は、前記第１ないし第３の２値データの少なくとも一つを用いて前記ビート数を求める工程を含む、ことが好ましい。

第１と第２の画像データにおける映像信号との位相関係のずれは、１画素程度ずれている場合もある。上記方法によれば、このような場合にも、第１と第２の画像データの相関を表す２値データを得ることができる。

上記第３のドットクロック調整方法において、前記工程（ｉｉ）は、
前記第１と第２の２値データで構成される第１組の２値データ対と、前記第２と第３の２値データで構成される第２組の２値データ対のそれぞれに関して、各２値データ対の一方の立ち上がりと各２値データ対の他方の立ち上がりとを用いたトグル操作を行うことによって、２つのトグルされた２値データを作成する工程と、
前記２つのトグルされた２値データのうちから平均値が０．５に近い方の２値データを選択する工程と、
前記選択された２値データの１ライン分に含まれるパルス数を測定することによって前記ビート数を求める工程と、を備えることが好ましい。

トグルされた２値データでは、各２値データにおける細かなレベル変動が除去されているので、ビートを正しく反映している可能性が高い。一方、ビートを正しく反映している場合には、トグルされた２値データの平均値は約０．５に近くなると考えられる。従って、２つのトグルされた２値データのうちで、その平均値が０．５に近い方の２値データを選択することによって、ビートを正しく反映した２値データを得ることができる。また、これを用いてビート数を求めるようにすれば、ビート数を正確に得ることができる。

上記第３のドットクロック調整方法において、前記パルス数を測定する工程は、
前記トグルされた２値データについてデータの変化点間の平均距離を求め、前記平均距離から前記パルス数を求める工程を含む、ことが好ましい。

こうすれば、トグルされた２値データのレベルの変動位置に多少の誤差があっても、ビート数を正確に求めることができる。

上記第３ののドットクロック調整方法において、
前記パルス数を測定する工程は、
前記選択された２値データの立ち上がりと立ち下がりの間隔が一定値未満である間隔を削除することによって、修正２値データを求める工程と、
前記修正２値データの１ライン分に含まれるパルス数を測定することによって前記ビートの数を求める工程と、を備えることが好ましい。

あるいは、上記第３のドットクロック調整方法において、
前記工程（ｉｉ）は、
前記３つの２値データの少なくとも１つを選択するとともに、選択された２値データの立ち上がりと立ち下がりの間隔が一定値未満である間隔を削除することによって、修正２値データを求める工程と、
前記修正２値データのうちで平均値が０．５に近い少なくとも１つの２値データを選択する工程と、
選択された修正２値データの１ライン分に含まれるパルス数を測定することによって前記ビートの数を求める工程と、を備えることが好ましい。

こうすれば、修正された２値データからビート数を正確に求めることができる。

また、前記修正２値データを求める工程は、
前記選択された２値データの１ライン分に対して、前記第１と第２の値の一方の値に関して所定の幅で一次元の太らせ処理を行う工程と、
前記太らせ処理された２値データに対して、前記第１と第２の値の一方の値に関して前記所定の幅で一次元の細らせ処理を行う工程と、を備えることが好ましい。

こうすれば、選択された２値データの細かなレベル変動を除去することができるので、ビート数を正確に求めることができる。

上記第３のドットクロック調整方法において、前記パルス数を測定する工程は、
前記修正された２値データについてデータの変化点間の平均距離を求め、前記平均距離から前記パルス数を求める工程を含む、ことが好ましい。

こうすれば、修正された２値データのレベルの変動位置に多少の誤差があっても、ビート数を正確に求めることができる。

上記第３のドットクロック調整方法において前記２値データを作成する演算は、
前記２値データの作成に用いられる２つの画像データを２値化し、２値化された前記２つの画像データの排他的論理和を取る演算である、ことが好ましい。

あるいは、前記２値データを求める演算は、
前記２値データの作成に用いられる２つの画像データの差分を求め、前記差分を所定の閾値で２値化する演算である、ことが好ましい。

これらの演算によれば、第１と第２の画像データの相関を表す２値データを得ることができる。

この発明の第３のドットクロック調整装置は、映像信号のためのドットクロック信号の周波数を調整する装置であって、
前記映像信号の水平同期信号の周波数を第１の逓倍数で逓倍することによって第１のドットクロックを生成するドットクロック生成手段と、
前記第１のドットクロック信号に従って前記映像信号をサンプリングすることによって画像データを取得するサンプリング手段と、
前記画像データの１ラインにわたるビート数を求める第１の演算手段と、
前記第１の逓倍数に前記ビート数を補正することによって、望ましい第２の逓倍数を求める第２の演算手段と、
前記ドットクロック生成手段に前記第２の逓倍数を設定することによって、前記ドットクロック生成手段に、前記水平同期信号の周波数を前記第２の逓倍数で逓倍させ、これによって、ビートのない画像データをサンプリングし得る第２のドットクロック信号を生成させる逓倍数設定手段と、
を備えることを特徴とする。

第３のドットクロック調整装置によれば、第３のドットクロック調整方法と同様に、ビートの無い画像をサンプリングし得る望ましい第２のドットクロック信号を生成することができる。

この発明の第１のドットクロック再生回路は、映像信号を標本化するサンプリング回路に与えるためのドットクロック信号を再生するドットクロック再生回路であって、
前記映像信号の水平同期信号の周波数を所定の逓倍数で逓倍して参照クロック信号を生成するＰＬＬ回路と、
前記参照クロック信号を所定の時間遅延することによって、前記ドットクロック信号を生成する遅延回路と、
前記サンプリング回路から出力される少なくとも１ライン分の画像データを記憶する記憶手段と、
前記記憶手段における前記画像データの書込みを制御するとともに、前記記憶手段に記憶されたデータを読み出して所定の演算を実行し、該演算結果に基づき、前記映像信号と前記ドットクロック信号との間の位相関係が望ましいものになるように前記遅延回路の遅延時間を設定する遅延時間設定手段と、
前記逓倍数を所定の値だけ増減してオフセットを与える加算手段と、
を備え、
前記所定の演算は、隣接する画素位置における画像データ値の差分の絶対値の和を与える関数の演算結果である関数値を求める演算であり、
前記遅延時間設定手段は、増減された逓倍数に関して前記演算を実行することによって複数の遅延時間に関連付けられた複数の関数値を求めるとともに、前記複数の関数値のうちのピーク値に対応する遅延時間を前記遅延回路に設定する。

上記第１のドットクロック再生回路によれば、遅延時間設定手段が、ドットクロック信号でサンプリングされた画像データに所定の演算を実行することによって、映像信号とドットクロック信号との間の位相関係が望ましいものになるようにドットクロック信号の遅延時間を設定するので、ドットクロック信号の位相を適切に調整することができる。

上記第１のドットクロック再生回路において、前記遅延時間設定手段は、１ライン分の画像データを前記記憶手段に記憶した後に読み出して前記演算を実行することを前記遅延回路の遅延時間を変えるごとに繰り返し、得られた前記演算結果から前記ドットクロックに最適位相を与える遅延時間を決定することが好ましい。

このように、異なる遅延時間を有するドットクロック信号でサンプリングされた画像データに基づいてそれぞれ演算を行うことによって、最適なドットクロックの位相を求めることができる。

上記第１のドットクロック再生回路は、さらに、
前記逓倍数を所定の値だけ増減してオフセットを与える加算手段を備え、
前記遅延時間設定手段は、増減された逓倍数に関してそれぞれ前記演算を実行することが好ましい。

逓倍数を変更すれば、映像信号とドットクロック信号との位相関係も変わるので、異なる逓倍数で得られたドットクロック信号を用いてサンプリングされた画像データを演算することによって、映像信号とドットクロック信号との位相関係を調べることができる。

上記第１のドットクロック再生回路において、前記遅延時間設定手段は、
前記加算手段を用いて前記ＰＬＬ回路に第１の逓倍数を設定して前記記憶手段に書き込んだ後に読み出した第１の画像データと、前記ＰＬＬ回路に第２の逓倍数を設定して前記記憶手段に書き込んだ後に読み出した第２の画像データとを用いて前記所定の演算を行うことによって、前記最適位相を与える遅延時間を決定する手段を備えることが好ましい。

異なる第１と第２の逓倍数で得られたドットクロック信号を用いてそれぞれサンプリングされた第１と第２の画像データを用いた演算を実行することによって、映像信号とドットクロック信号との位相関係を調べることができる。従って、ドットクロック信号に最適位相を与えることができる。

上記第１のドットクロック再生回路において、前記遅延時間設定手段は、
前記第１の画像データの中で、画像データ値が一定レベル以下の画素位置に対して、前記第１と第２の画像データに関してそれぞれ補間演算を施す手段を備えることが好ましい。

こうすれば、一定レベル以下の画像データ値が、演算結果に大きな変動を与えないようにすることができる。

上記第１のドットクロック再生回路において、前記所定の演算は、前記１ライン分の画像データを複数のブロックに分割して実行され、前記分割における分割数は、前記第１と第２の逓倍数の差分を前記ドットクロック信号の周波数と前記遅延回路の最少遅延差との積で除した値の整数倍に等しく設定されることが好ましい。

こうすれば、１ライン分の画像データの複数のブロックに対する演算結果から、最適位相を求めることができる。

上記第１のドットクロック再生回路において、前記第１と第２の逓倍数の差は、＋２または−２である。

こうすれば、第１と第２の画像データの位相のずれが４πになるので、１ライン分の画像データの中から望ましい位相を有するブロックを検出することができる。

上記第１のドットクロック再生回路において、前記所定の演算は、前記記憶手段から読み出された前記画像データにおける隣接する画素位置のデータの差分の二乗を求める演算であることが好ましい。

こうすれば、画像データに含まれる高調波成分の影響を除去することができるので、位相のずれを容易に検出することができる。

あるいは、前記所定の演算は、前記記憶手段から読み出された前記画像データにおける隣接する画素位置のデータの差分の絶対値を求める演算であることが好ましい。

こうすれば、画像データに含まれる直流成分の影響を除去することができるので、位相のずれを容易に検出することができる。

この発明の第１の映像信号表示装置は、少なくとも映像信号を標本化するサンプリング手段と、
水平同期信号を所定の分周数で逓倍し所定のドットクロックを生成するクロック発生手段と、
前記サンプリング手段の出力を処理するための駆動手段と、
前記駆動手段の出力を表示するための表示素子と、
前記表示素子の表示タイミングを制御する表示タイミング手段と、
前記サンプリング手段の出力の１ラインのデータを記憶する記憶手段と、
前記記憶手段に書込みイネーブル信号を送る書込みタイミング手段と、
所定のラインのデータを前記記憶手段に書込むために、前記書込みタイミング手段に書込みアーム信号を送り、該記憶手段に書込まれたデータを読出して演算し、該演算結果に基づき前記クロック発生手段の逓倍数を設定する制御手段と、
を備えることを特徴とする。

第１の映像信号表示装置によれば、適切な逓倍数で逓倍されたドットクロックで映像信号をサンプリングして表示することができるので、ビートのない映像を表示することができる。

上記第１の映像表示装置において、前記記憶手段の記憶容量は前記表示素子の水平方向の画素数より多くないようにしてもよい。

こうすれば、処理に必要な記憶容量を削減できると共に、処理時間も短縮することができる。

この発明の第２のドットクロック再生方法は、少なくとも映像信号を標本化するサンプリング手段と、水平同期信号を所定の分周数で逓倍し所定のドットクロックを生成するＰＬＬ回路を含むクロック発生手段と、前記サンプリング手段の出力を処理するための駆動手段と、前記駆動手段の出力を表示するための表示素子と、前記表示素子の表示タイミングを制御する表示タイミング手段と、前記サンプリング手段の出力の１ラインのデータを記憶する記憶手段と、前記記憶手段に書込みイネーブル信号を送る書込みタイミング手段と、さらに所定のラインのデータを前記記憶手段に書込むために、前記書込みタイミング手段に書込みアーム信号を送り、該記憶手段に書込まれたデータを読出して演算し、該演算結果に基づき前記クロック発生手段の逓倍数を設定する制御手段を備えた映像信号表示装置のドットクロック再生方法において、
前記ＰＬＬ回路に仮逓倍数を設定して前記記憶手段にデータを記憶した後、前記記憶手段から読出したデータの隣接アドレス間の差分値と、所定のスレッシュホールド値との比較により、前記映像信号の有効信号領域の、前記記憶手段における開始アドレスと終了アドレスを求め、該開始アドレスと該終了アドレスの差と、前記仮逓倍数とから、演算により前記映像信号の１ラインのドットクロックの数を求め、求めたドットクロックの数を前記クロック発生手段に逓倍数として設定すること、を特徴とする。

第２のドットクロック再生方法によれば、映像信号の有効信号領域の開始アドレスと終了アドレスの差が解るので、この差と有効信号領域の既知の長さとの関係から、１ラインのドットクロックの数を求めることができる。従って、このドットクロックの数を逓倍数としてクロック発生手段に設定することにより、望ましい周波数を有するドットクロックを再生することができる。

上記第２のドットクロック再生方法において、
前記記憶手段にデータを記憶した後、前記記憶手段からデータを読出すこと、を前記映像信号の複数のラインに対して実行し、前記記憶手段の同一アドレスにおける最大値で構成したデータにより、前記有効信号領域の開始および終了アドレスを求めることが好ましい。

こうすれば、１ライン分のデータのみを用いる場合に比べて、有効信号領域の開始アドレスと終了アドレスをより高精度に決定することができる。

上記第２のドットクロック再生方法において、
前記有効信号領域の開始アドレスと、前記演算結果により求めた逓倍数から、前記表示素子に表示する画面の水平表示位置の最適値を求めて、前記表示タイミング手段に設定することが好ましい。

こうすれば、有効信号領域を正しく表示することができる。

この発明の第３のドットクロック再生方法は、少なくとも映像信号を標本化するサンプリング手段と、水平同期信号を所定の分周数で逓倍し所定のドットクロックを生成するクロック発生手段と、前記サンプリング手段の出力を処理するための駆動手段と、前記駆動手段の出力を表示するための表示素子と、前記表示素子の表示タイミングを制御する表示タイミング手段と、前記サンプリング手段の出力の１ラインのデータを記憶する記憶手段と、前記記憶手段に書込みイネーブル信号を送る書込みタイミング手段と、所定のラインのデータを前記記憶手段に書込むために、前記書込みタイミング手段に書込みアーム信号を送り、該記憶手段に書込まれたデータを読出して演算し、該演算結果に基づき前記クロック発生手段の逓倍数を設定する制御手段と、を備えた映像信号表示装置のドットクロック再生方法において、
前記記憶手段から読出したデータにハイパスフィルタ演算を施し、さらに非線形演算した後、高速フーリエ変換を実行し、該変換で得られた結果のピークを求めることによりビート成分の周波数を求め、該ビート成分の周波数がゼロになるように前記クロック発生手段の逓倍数を設定すること、を特徴とする。

第３のドットクロック再生方法によれば、サンプリングされたデータに含まれるビート成分の周波数を高速フーリエ変換によって求めることができる。そして、このビート成分の周波数がゼロになるように、クロック発生手段の逓倍数を設定するので、ビートのない映像を表示するためのドットクロックを再生することができる。

この発明の第４のドットクロック再生方法は、少なくとも映像信号を標本化するサンプリング手段と、水平同期信号を所定の分周数で逓倍し所定のドットクロックを生成するクロック発生手段と、前記サンプリング手段の出力を処理するための駆動手段と、前記駆動手段の出力を表示するための表示素子と、前記表示素子の表示タイミングを制御する表示タイミング手段と、前記サンプリング手段の出力の１ラインのデータを記憶する記憶手段と、前記記憶手段に書込みイネーブル信号を送る書込みタイミング手段と、所定のラインのデータを前記記憶手段に書込むために、前記書込みタイミング手段に書込みアーム信号を送り、該記憶手段に書込まれたデータを読出して演算し、該演算結果に基づき前記クロック発生手段の逓倍数を設定する制御手段と、を備えた映像信号表示装置のドットクロック再生方法において、
前記記憶手段から読出したデータにハイパスフィルタ演算を施し、さらに非線形演算した後、複数のコムフィルタで演算し、該演算結果の積分値の組合わせによりビート成分の周波数を求め、該ビート成分の周波数がゼロになるように前記クロック発生手段の逓倍数を設定すること、を特徴とする。

第４のドットクロック再生方法によれば、サンプリングされたデータに含まれるビート成分の周波数を複数のコムフィルタを用いた演算によって求めることができる。そして、このビート成分の周波数がゼロになるように、クロック発生手段の逓倍数を設定するので、ビートのない映像を表示するためのドットクロックを再生することができる。

上記第３または第４のドットクロック再生方法において、
前記非線形演算が二乗演算であることが好ましい。

こうすれば、データに含まれる高調波成分の影響を除去することができるので、ビートの成分を容易に求めることができる。

この発明の第５のドットクロック再生方法は、少なくとも映像信号を標本化するサンプリング手段と、水平同期信号を所定の分周数で逓倍し所定のドットクロックを生成するＰＬＬ回路を含むクロック発生手段と、前記ドットクロックの位相を制御する位相制御手段と、前記サンプリング手段の出力を処理するための駆動手段と、前記駆動手段の出力を表示するための表示素子と、前記表示素子の表示タイミングを制御する表示タイミング手段と、前記サンプリング手段の出力の１ラインのデータを記憶する記憶手段と、前記記憶手段に書込みイネーブル信号を送る書込みタイミング手段とを備え、さらに所定のラインのデータを前記記憶手段に書込むために、前記書込みタイミング手段に書込みアーム信号を送り、該記憶手段に書込まれたデータを読出して演算し、該演算結果に基づき前記クロック発生手段の逓倍数を設定する制御手段と、を備えた映像信号表示装置のドットクロック再生方法において、
前記ＰＬＬ回路に仮逓倍数を設定して前記記憶手段にデータを記憶した後、前記記憶手段から第１のデータを読出し、
前記位相制御手段に設定する位相制御値を変化させ、前記記憶手段にデータを記憶した後、前記記憶手段から第２のデータを読出し、
前記第１のデータと前記第２のデータの相関演算を行い、該相関演算の結果から前記映像信号の１ラインの総画素数を求める逓倍数演算を行い、該逓倍数演算により求めた総画素数を前記クロック発生手段に逓倍数として設定すること、
を特徴とする。

第５のドットクロック再生方法によれば、１ラインの画素数、即ち水平方向のブランキングと表示領域の画素数の合計が不明な場合にも、その総画素数を求めることができる。この総画素数を逓倍数としてクロック発生手段に設定することによって、ビートの無い映像を表示するためのドットクロックを再生することができる。

上記第５のドットクロック再生方法において、
前記相関演算は、
前記第１のデータを２値化した第３のデータと、前記第２のデータを２値化した第４のデータとの排他的論理和により第５のデータを求める演算であるとすることができる。

こうすれば、簡単な演算で相関演算を実現することができる。

上記第５のドットクロック再生方法において、
前記相関演算は、
前記第１のデータと前記第２のデータの差分により第３のデータを得て、前記第３のデータを２値化して第４のデータを求める演算であるとしてもよい。

この方法によっても、簡単な演算で相関演算を実現することができる。

上記第５のドットクロック再生方法において、
前記逓倍数演算は、
前記相関演算の結果のデータの並びの変化点間の平均距離を求め、
前記ＰＬＬ回路に設定した前記仮逓倍数を該平均距離の２倍の値で除した後に整数化することにより、１ラインのビート数を求め、
前記ＰＬＬ回路に設定した前記仮逓倍数と該ビート数の和、または差により１ラインの総画素数を求めることが好ましい。

このように、相関演算の結果のデータの変化点間の平均距離から１ラインのビート数を求めるようにすれば、映像信号で表される映像の内容に起因するビート数の誤差を低減することができる。

上記第５のドットクロック再生方法において、
第１のデータと第２のデータの間で行う前記相関演算は、
前記第２のデータのアドレスが、前記第１のデータのアドレスより１少ない第１の演算と、
前記第２のデータのアドレスが、前記第１のデータのアドレスと等しい第２の演算と、
前記第２のデータのアドレスが、前記第１のデータより１多い第３の演算と、を行い、
前記第１の演算結果と前記第２の演算結果の並びの変化点により、仮想レジスタを反転させて第３のデータを生成し、
前記第２の演算結果と前記第３の演算結果の並びの変化点により、仮想レジスタを反転させて第４のデータを生成し、
前記第３のデータの平均値と、前記第４のデータの平均値とにおいて、前記第３のデータおよび前記第４のデータの最大値の１／２の値に近い方を第５のデータとして求め、
前記逓倍数演算は、前記第５のデータの並びの変化点間の平均距離と、前記ＰＬＬ手段に設定した仮逓倍数とから前記映像信号の１ラインの総画素数を求めることが好ましい。

こうすれば、映像信号とドットクロックとに位相のずれがあっても、正しい総画素数を求めることができる。

この発明は、以下のような他の態様も含んでいる。第１の態様は、上記のドットクロック調整方法または装置で調整されたドットクロック信号でサンプリングされた映像信号に従って、映像を出力デバイスに出力する映像出力装置である。出力デバイスとしては、表示デバイスやプリンタなどを用いることができる。

第２の態様は、コンピュータに上記の発明の各工程または各手段の機能を実行させるコンピュータプログラムを記録した記録媒体である。記録媒体としては、フレキシブルディスクやＣＤ−ＲＯＭなどのコンピュータが読取り可能な携帯型の記憶媒体や、コンピュータシステムの内部記憶装置（ＲＡＭやＲＯＭなどのメモリ）および外部記憶装置、あるいは、これ以外のコンピュータプログラムが記録された媒体であってコンピュータシステムが読取り可能な種々の媒体を利用できる。

第３の態様は、コンピュータに上記の発明の各工程または各手段の機能を実行させるコンピュータプログラムを通信経路を介して供給するプログラム供給装置である。

第１実施例による映像表示装置を示すブロック図。 第１実施例に使用されるＰＬＬ回路７の構成を示すブロック図。 遅延回路１０の構成を示すブロック図。 第１実施例における位相決定手段と遅延量設定手段１６の処理の手順を示すフローチャート。 数式１で与えられる位相関係指標Ｖ1 を算出する手順を示すフローチャート。 図５のステップＳ３２からステップＳ３４までの処理をハードウエアで等価的に実現する回路を示すブロック図。 図６の回路の周波数特性を示すグラフ。 ステップＳ３において位相関係指標Ｖ１を求める処理を実際の波形に即して示すタイミングチャート。 ステップＳ３において位相関係指標Ｖ１を求める処理を実際の波形に即して示すタイミングチャート。 ドットクロック２０１の位相と位相関係指標Ｖ１（またはＶ２）との関係を示すグラフ。 ドットクロック２０１の遅延時間φを変化させながら位相関係指標Ｖ₁ を演算した結果の一例を示すグラフ。 本発明の第２の実施例による映像表示装置の構成を示すブロック図。 第２実施例に使用されるＰＬＬ回路７ａの構成を示すブロック図。 第２実施例において最適位相を決定する方法を示す説明図。 第２実施例における位相決定手段１５と遅延量設定手段１６の処理手順を示すフローチャート。 １ライン上の４０個のブロック＃１〜＃４０について得られた位相関係指標Ｖ₃ の一例を示すグラフ。 本発明の第３の実施例による映像表示装置の構成を示すブロック図。 第３実施例においてＰＬＬ回路７の逓倍数Ｎｄを求める処理内容を示す説明図。 第３実施例における処理の手順を示すフローチャート。 図１９のステップＴ３〜Ｔ６の処理の内容を示す説明図。 図１９のステップＴ３〜Ｔ６の処理の手順の詳細を示すフローチャートである。 図１９のステップＴ７の詳細手順を示すフローチャートである。 図１９のステップＴ８の詳細手順を示すフローチャートである。 本発明の第４の実施例における処理手順を示すフローチャート。 第４実施例における非線形演算の内容を示す説明図。 非線形演算に用いられる関数を示すグラフ。 本発明の第５の実施例における処理手順を示すフローチャート。 第５実施例で使用されるコムフィルタ群の等価回路を示すブロック図。 本発明の第６実施例による映像表示装置の構成を示すブロック図。 位相制御回路２０の最も簡単な一例を示すブロック図。 第６実施例の処理手順を示すフローチャート。 ラインメモリ４のアドレスＡＤと、画像データＰＤ（ＡＤ）の位相のずれとの関係を示すグラフ。 ラインメモリ４のアドレスＡＤと、画像データＰＤ（ＡＤ）およびＰＥ（ＡＤ）のアドレスのずれとの関係を示すグラフ。 第６実施例において処理される種々の画像データを示す説明図。 第６実施例における映像信号とドットクロックの位相の関係を示す説明図。 ステップＵ８の詳細手順を示すフローチャート。 第６実施例における２つの２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）のレベル変化と、それらの排他的論理和出力との関係を示す説明図。 第６実施例の第２のレジスタＱ２（ＡＤ）のデータにおいて、データレベルが反転したアドレスを示す説明図。 第７実施例におけるステップＵ８の詳細手順を示すフローチャート。 従来の映像信号表示装置の例を示すブロック図。 映像信号１０１とドットクロック２０１の関係を示すタイミングチャート。 水平同期信号１０２と参照クロック２００とドットクロック２０１との関係を示すタイミングチャート。 映像信号１０１のタイミングを２次元的に表わした説明図。 映像信号１０１とドットクロック２０１およびデジタル映像信号１１０の関係を示すタイミングチャート。

Ａ．第１実施例：
次に、本発明の実施の形態を実施例に基づき説明する。図１は本発明の第１の実施例によるドットクロックの位相調整を行う映像表示装置を示すブロック図である。

この映像表示装置は、Ａ／Ｄコンバータ１と、駆動回路２と、表示素子３と、ラインメモリ４と、表示タイミング制御回路５と、書込タイミング制御回路６と、ＰＬＬ回路７と、ＣＰＵ８と、ＲＡＭ９と、遅延回路１０と、メインメモリ１２と、不揮発性メモリ１４とを備えている。

ＰＬＬ回路７は、アナログ映像信号１０１に関連する水平同期信号１０２の周波数を一定の逓倍数Ｎｄで逓倍することによって参照クロック２００を生成する。遅延回路１０は、この参照クロック２００に遅延φを与えることによって、ドットクロック２０１（ドットクロック信号）を生成する。アナログ映像信号１０１は、Ａ／Ｄコンバータ１においてドットクロック２０１の立ち上がりでサンプリングされてデジタル映像信号１１０に変換される。駆動回路２は、デジタル映像信号１１０に対して、表示素子３に対応した信号処理を行ない、表示素子３に処理済みの映像信号を供給することによって映像を表示する。なお、ドットクロック信号２０１は、駆動回路２と表示素子３とラインメモリ４と表示タイミング制御回路５と書込タイミング制御回路６にも供給されている。また、表示タイミング制御回路５と書込タイミング制御回路６には水平同期信号１０２が供給されている。表示タイミング制御回路５は、水平同期信号１０２とドットクロック２０１に応じて表示素子３の表示タイミングを制御している。書込タイミング制御回路６は、水平同期信号１０２とドットクロック２０１とに応じてラインメモリ４への書込タイミングを制御している。

ＣＰＵ８は、メインメモリ１２に記憶されたコンピュータプログラムを実行することによって、位相決定手段１５および遅延量設定手段１６としての機能を実現する。位相決定手段１５は、ラインメモリ４に格納された画像データに対して所定の演算を行って、ドットクロック２０１に望ましい位相を与える遅延量φを決定する機能を有する。遅延量設定手段１６は、遅延量φを遅延回路１０に設定する機能を有する。位相決定手段１５と遅延量設定手段１６の機能の詳細については、さらに後述する。

表示素子３としては、液晶ディスプレイやプラズマディスプレイのようなマトリクス構造の表示デバイスを使用することができる。駆動回路２は、ガンマ補正、増幅、多相展開、交流反転などの各種の処理を行う。

Ａ／Ｄコンバータ１の出力１１０は、ラインメモリ４に接続されている。ラインメモリ４は、ＣＰＵ８に接続されており、少なくとも１ライン分の画像データを記憶する容量を有している。ラインメモリ４には、少なくとも１ライン分のディジタル映像信号が格納される。ラインメモリ４に記憶された画像データは、ＣＰＵ８により読み出すことができる。

不揮発性メモリ１４には、ドットクロックの調整に用いられる種々の規格値や初期設定値が記憶されている。不揮発性メモリ１４としては、フラッシュメモリや、ＥＥＰＲＯＭ、メモリーカード等の種々の固体記憶素子を用いることができる。

図２は、ＰＬＬ回路７の構成を示すブロック図である。ＰＬＬ回路７は、位相周波数比較回路（ＰＦＤ）６１と、ローバスフィルタ（ＬＰＦ）６２と、電圧制御発振器（ＶＣＯ）６３と、分周器６４とを備えている。水平同期信号１０２は、分周器６４の出力とともに位相周波数比較回路６１に入力される。位相周波数比較回路６１は、分周器６４からの入力と、水平同期信号１０２とに関して位相と周波数とを比較し、これらの差に対応する電圧レベルを有する信号を出力する。位相周波数比較回路６１の出力は、ローバスフィルタ６２を通してＶＣＯ６３に与えられる。ＶＣＯ６３の出力は、参照クロック２００として出力されるとともに、分周器６４に入力される。分周器６４は、逓倍数設定信号７０３によって設定された逓倍数Ｎｄまでパルス数のカウントを行うカウンタであり、設定された逓倍数Ｎｄで参照クロック２００を分周する。このような構成により、ＶＣＯ６３の出力としては、水平同期信号１０２の周波数を分周器６４に設定した逓倍数Ｎｄ（分周比１／Ｎｄの逆数）で逓倍した参照クロック２００が得られる。

なお、第１実施例においては、参照クロック２００とドットクロック２０１を得るための適切な逓倍数Ｎｄは既知であるものと仮定する。従って、遅延回路１０における遅延量φ（図１）を調整することによって、望ましい位相を有する適切なドットクロック２０１を得ることができる。

図３は、遅延回路１０の構成を示すブロック図である。参照クロック２００は、多段に直列接続された複数のゲート素子３１に入力される。各ゲート素子３１の出力は、マルチプレクサ３２に接続されている。マルチプレクサ３２は、ＣＰＵ８（図１）から与えられる遅延制御信号１０５に応じて入力を選択し、ドットクロック２０１として出力する。

図４は、位相決定手段１５と遅延量設定手段１６が行う処理の手順を示すフローチャートである。本発明の各実施例では、水平方向の表示画素数が８００、表示画素数とブランキング期間に相当する画素数の合計である水平１ラインの総画素数が１０４０、映像信号１０１のビデオクロックが５０ＭＨｚの、ＳＶＧＡと呼称されるパーソナルコンピュータの代表的な映像信号に従って画像を表示する場合を説明する。第１実施例において、ＰＬＬ回路７の逓倍数Ｎｄにはあらかじめ水平の総画素数である１０４０が設定されている。参照クロック２００の周波数は、アナログ映像信号１０１を出力する映像出力装置のビデオクロックの周波数に等しい５０ＭＨｚになっている。

図４のステップＳ１では、ＣＰＵ８から遅延回路１０に遅延制御信号１０５を出力し、遅延回路１０の遅延時間φをゼロに設定する。

次にステップＳ２では、ＣＰＵ８から書込タイミング制御回路６に、画像データの書込みを指示するための書き込みアーム信号７０１を送り、書込タイミング制御回路６にラインメモリ４への１ライン分の画像データの書込みを実行させる。書込タイミング制御回路６とラインメモリ４は、アーム信号７０１に応じて書き込み待機状態になる。書込タイミング制御回路６は、内蔵するラインカウンタ（図示せず）を用いて水平同期信号１０２のパルス数（すなわちライン数）をカウントする。書込タイミング制御回路６には、書き込みを行うべき所定のライン位置が予め設定されている。書込タイミング制御回路６は、映像信号のライン位置が所定のライン位置に達した時に、ラインメモリ４における書込みを許可する。ラインメモリ４には、ドットクロック２０１のタイミングに従って１ライン分のデジタル映像信号１１０が書き込まれる。なお、ラインメモリ４は、少なくとも１ライン分の画像データを記憶する容量があればよいが、複数ライン分の画像データを記憶する容量を有するようにしてもよい。

次にステップＳ３では、ラインメモリ４に書き込まれた画像データをＣＰＵ８が読み出し、一旦ＣＰＵ８内部のＲＡＭ９に蓄えた後に、次の数式１に示す演算を実行して、位相関係指標Ｖ₁ （φ）を算出する。

ここで、ＰＤ（ｉ）はｉ番目のアドレス（画素位置）の画像データ（画素データとも呼ぶ）、ＮｄはＰＬＬ回路７における逓倍数（すなわち１ラインの総画素数）、φは遅延回路１０に設定された遅延量である。すなわち、数式１で定義される位相関係指標Ｖ₁ （φ）は、同一ライン上の隣接画素位置における画像データの差分の二乗の和である。この値を「位相関係指標」と呼ぶ理由は、この値がアナログ映像信号１０１とドットクロック２０１との位相関係を示しているからである。なお、位相関係指標Ｖ₁ （φ）の値は、遅延回路１０における遅延量φに依存する。

図５は、数式１で与えられる位相関係指標Ｖ₁ を算出する手順を示すフローチャートである。まず、ステップＳ３１では、ＣＰＵ８内の加算値レジスタをリセットし、ステップＳ３２ではＲＡＭ９の現在のアドレスｉにおける画像データＰＤ（ｉ）と、１つ後のアドレス（ｉ＋１）における画像データＰＤ（ｉ＋１）との差分をとる。ステップＳ３３ではこの差分結果を二乗し、ステップＳ３４で加算値レジスタに加算する。こうして、ステップＳ３２からステップＳ３４までの処理を、ステップＳ３５で終了と判断されるまで１ラインの画像データＰＤ（ｉ）について繰り返した後に、加算値レジスタの加算結果を位相関係指標Ｖ₁ として出力する。

図６は、ステップＳ３２からステップＳ３４までの処理を実現する等価回路を示すブロック図である。この回路は、１クロック分（すなわち１画素分）の遅延を与える遅延素子４０１と、減算を行うための加算器４０２と、減算結果を二乗するための乗算器４０３とで構成されている。このような等価回路をハートウェア回路で実現する場合には、図１におけるラインメモリ４を省略することも可能である。

なお、数式１の代わりに、次の数式２に従って位相関係指標Ｖ₂ を算出するようにしてもよい。

この位相関係指標Ｖ₂ （φ）は、同一ライン上の隣接画素位置における画像データの差分の絶対値の和である。一般に、位相関係指標を表す関数は、隣接する画素位置における画像データ値の差分の２乗の和に対して一義的かつ単調な関数を使用することができる。なお、数式２を使用する場合には、図６の回路の乗算器４０３が、差分の絶対値を得るための符号変換器に置き換えられる。

図７は、図６の回路の周波数特性を示すグラフである。第１の特性４０４は数式１における二乗の値｛ＰＤ（ｉ＋１）−ＰＤ（ｉ）｝² の特性であり、第２の特性４０５は数式２における絶対値｜ＰＤ（ｉ＋１）−ＰＤ（ｉ）|の特性である。これらの特性は、ドットクロック２０１の周波数ｆ₂₀₁ の１／２のところ、即ち、アナログ映像信号１０１の最高周波数のところに最大通過域を持つ、一種のハイパスフィルタ特性を示していることが解る。

図８および図９は、ステップＳ３において位相関係指標Ｖ₁ を求める処理を実際の波形に即して示すタイミングチャートである。図８は、ドットクロック２０１の位相とＡ／Ｄコンバータの出力１１０（すなわちデジタル映像信号）の関係を示している。図８（ｂ）に示すように、ドットクロック２０１ａが、映像信号１０１の安定領域で立ち上がる位相を有している場合には、Ａ／Ｄコンバータ１の出力１１０ａは、図８（ｃ）に示すものになり、この波形のデータがラインメモリ４に記憶される。なお、ラインメモリ４の入出力は実際にはディジタル信号であるが、ここでは解りやすいようにアナログ信号に戻して示している。一方、図８（ｄ）に示すように、ドットクロック２０１ｂが映像信号１０１の過渡領域で立ち上がる位相を有している場合には、Ａ／Ｄコンバータ１の出力１１０ｂは図８（ｅ）に示すものになり、この波形がラインメモリ４に記憶される。

図９は、こうして記憶された画像データを用いた演算過程を示している。図９（ａ）のラインメモリ出力１１０ａは、図８（ｃ）に示すＡ／Ｄコンバータ出力１１０ａをラインメモリ４に書き込んだ後に、ラインメモリ４から読み出されたものである。図９（ｂ）の信号２２１ａは、図９（ａ）の信号を１クロック遅延させたものである。また、図９（ｃ）の信号２２２ａは、図９（ａ）と（ｂ）の差分であり、図９（ｄ）の信号２２３ａは、この信号２２２ａを二乗したものである。なお、ラインメモリ出力１１０ａと１クロック遅延させた信号２２１ａの差分をとるのは、図５のステップＳ３２において現在のアドレスｉのデータと、１つ後のアドレス（ｉ＋１）のデータとの差分をとるのと等価である。

一方、図９（ｅ）のラインメモリ出力１１０ｂは、図８（ｅ）に示すＡ／Ｄコンバータ出力１１０ｂをラインメモリ４に書き込んだ後に、ラインメモリ４から読み出されたものである。図９（ｆ）〜（ｈ）に示す各信号は、この信号１１０ｂから得られた信号であり、図９（ｂ）〜（ｄ）にそれぞれ対応している。

ここで、図示した波形の範囲において、図９（ｄ）に示す信号２２３ａの信号値を加算すると、その加算値は「４」となる。一方、図９（ｈ）の信号２２３ｂの信号値の加算値は「１．５」となる。すなわち、安定領域で映像信号１０１をサンプリングして得られたＡ／Ｄコンバータ出力１１０ａを用いた方が、隣接画素データの差分の二乗の和（すなわち位相関係指標Ｖ₁ ）の値が大きいことが解る。

図１０は、ドットクロック２０１の位相と位相関係指標Ｖ₁ （またはＶ₂ ）との関係を示すグラフである。ここでは、安定領域のもっともピークにおいてサンプリングを行うときのドットクロック２０１の位相を最適位相としている。横軸は、この最適位相と実際の位相とのずれを示し、縦軸は、位相関係指標Ｖ₁ （またはＶ₂ ）を示している。図１０に示す特性の形状は、映像信号１０１のなまり等によっていくらか変化し、また、映像信号のレベル変化の頻度等によって位相関係指標Ｖ₁ （またはＶ₂ ）の絶対レベルは異なる。しかし、同じ映像を示す映像信号１０１についてドットクロック２０１の位相（すなわち遅延量φ）を変化させた場合には、図１０に示す特性において山（ピーク、最大値、極大値）と谷（最小値、極小値）が表れ、ピークとなるようなサンプリング位相が最適である。すなわち、この最適位相を有するドットクロック２０１を用いることによって、鮮鋭度が最も高く、ノイズが最も少ない映像を表す画像データをサンプリングすることができる。

なお、図９（ａ）と（ｅ）に示すラインメモリ出力１１０ａ，１１０ｂを比較すれば解るように、エッジ成分は図９（ａ）に示す出力１１０ａの方が明らかに大きく、これに応じて関係指標指標Ｖ₁ （またはＶ₂ ）の値も大きくなる。すなわち、位相関係指標Ｖ₁ （またはＶ₂ ）を求める処理は、図６で示したようにハイパスフィルタの特性を有することがわかる。ラインメモリ出力１１０のエッジ成分は、サンプリングされた映像の鮮鋭度が高いほど大きい。従って、位相関係指標Ｖ₁ （またはＶ₂ ）は、サンプリングされた映像の鮮鋭度を表す指標であるとも考えることができる。

このように、１つの遅延量φに関し、１ライン分の画像データを用いて算出された位相関係指標Ｖ₁ （φ）（またはＶ₂ （φ））は、ＣＰＵ８内部のＲＡＭ９に保存される。

図４のステップＳ４では、すべての遅延時間φについて位相関係指標Ｖ₁ （またはＶ₂ ）を求める処理が終了したかか否かを確認し、終了してない場合には、ステップＳ５に移行する。ステップＳ５では、ＣＰＵ８から遅延回路１０に遅延制御信号１０５を与えて、遅延時間φを１遅延ステップ分（すなわち、図３の１個のゲート素子３１に相当する単位遅延量）だけ増加させ、再度ステップＳ２からステップＳ４までの処理を繰り返す。ステップＳ２〜Ｓ４の繰り返しは、ドットクロック２０１の１周期以上の範囲（すなわち、２π以上の位相の範囲）に相当する遅延量φの範囲に対して実行すればよい。なお、本実施例では前述のように、ドットクロック２０１の周波数が５０ＭＨｚであり、その１周期が２０ｎｓであると想定している。従って、遅延回路１０における１遅延ステップが１ｎｓである場合には、ステップＳ２〜Ｓ４の処理を２０回以上繰り返せばよい。

図１１は、ドットクロック２０１の遅延時間φと、位相関係指標Ｖ₁ との関係の一例を示すグラフである。横軸は遅延時間φ、縦軸は位相関係指標Ｖ₁ である。図１１（Ａ）の位相関係指標Ｖ₁ には映像信号の内容等に起因するノイズが含まれている。そこで、図４のステップＳ６では、フィルタ処理を行って、その低域成分だけを取り出す。このフィルタリング処理は、一次元のローパスフィルタを用いたコンボリューション演算によって実現できる。図１１（Ｂ）は、このようにして得られたフィルタ済みの位相関係指標Ｖ_1aを示している。なお、ステップＳ６のフィルタ処理は省略することも可能である。しかし、フィルタ処理を行うようにすれば、ドットクロック２０１に最適な位相を与える遅延時間を、より高精度に決定することができる。

図４のピーク検出ステップＳ７では、図１１（Ｂ）のグラフのピーク位置２４１（すなわち、最大値、極大値の位置）を求める。このピーク位置２４１に対応する遅延時間φ_opだけドットクロック２０１を遅延させれば、最適位相で映像信号１０１をサンプリングできる。そこで、ステップＳ８では、ＣＰＵ８が遅延回路１０に遅延制御信号１０５を与えて、この遅延時間φ_opを設定する。

なお、図１１（Ｂ）に示すように、ピーク位置は、ドットクロックの１周期だけ離れた遅延時間φにおいて繰り返し表れるが、これらはドットクロックに等価な位相を与えるものである。従って、これらのピーク位置の遅延時間の中で、対応する遅延時間が最も短いものを選ぶことができる。

以上のように、第１実施例によれば、映像信号１０１がなまっていたり、歪んだりしていても、もっとも安定なサンプリング結果が得られる最適位相を有するように、ドットクロック２０１の遅延量φを自動的に調整することができる。

なお、本実施例のラインメモリ４は、駆動回路２にメモリを使用する場合にはこれと兼用することができ、特別にラインメモリとして備える必要がないことは明らかである。また、ラインメモリ４はドットクロック２０１の周波数で動作するので、本実施例では２０ｎｓ以下のサイクルタイムが必要である。しかし、ＣＰＵ８による演算処理はドットクロックとは全く無関係な速度で処理ができるので、ＣＰＵ８には低速のものを使うことができる。

また、ＣＰＵ８は前述の制御、演算の専用である必要はなく、表示装置の画面調整用等の目的で設けられているマイクロプロセッサを利用することも可能である。

なお、上述した第１実施例においては、予め決められた複数の遅延量φに関して位相関係指標を全て求めた後に、そのピーク値を決定するようにしたが、この代わりに、各遅延量φに関して位相関係指標が得られる度にピーク値を決定する処理を実行し、ピーク値が得られた時点で処理を中止するようにしてもよい。こうすれば、全ての遅延量に関して処理を行わなくてもよいので、処理時間を短縮することが可能である。

また、１ライン分の全ての画像データを処理対象とする必要はなく、１ラインの一部を処理対象とするようにしてもよい。こうすれば、処理時間を短縮することが可能である。逆に、複数ライン分の画像データを処理対象としてもよい。こうすれば、位相調整の精度を向上させることができる。

Ｂ．第２実施例：
図１２は本発明の第２の実施例によるドットクロックの位相調整を行う映像表示装置の構成を示すブロック図である。図１と同じ部分は同じ記号で示している。この映像表示装置は、図１の装置のＰＬＬ回路７の内部構成を変更したものである。ＣＰＵ８からＰＬＬ回路７ａには、逓倍数Ｎｄの加算または減算を指示するための加算信号１０６が与えられる。

図１３は、第２実施例に使用されるＰＬＬ回路７ａの構成の一例を示す図である。このＰＬＬ回路７ａは、図２に示すＰＬＬ回路７に加算回路６５を追加したものである。加算回路６５に加算信号１０６が入力されると、分周器６４の分周数Ｎｄ（すなわちＰＬＬ回路７ａの逓倍数）に所定のオフセット値Ｎoff が加算または減算される。

図１４は、第２実施例においてドットクロックの最適位相を決定する方法を示す説明図である。図１４の横軸は１ライン分に相当する時間（またはアドレス）を示し、縦軸は、適切な逓倍数Ｎｄ（＝１０４０）にオフセット値Ｎoff （例えば＋２）を加算した逓倍数（＝１０４２）を用いて得られるドットクロックの位相のずれを示している。ここで、まず、適切な逓倍数Ｎｄ（＝１０４０）を用いて得られる第１のドットクロックを考える。この第１のドットクロックは、アナログ映像信号１０１を出力する映像出力装置におけるビデオクロックと同じ周波数を有するので、第１のドットクロックの各パルスは、映像信号に対する絶対的な位相は不定であるが、互いに同じ位相関係を有しているはずである。図１４の基準位相（位相ずれゼロ）は、このような第１のドットクロックと映像信号の位相関係を意味している。一方、オフセット値が加算された逓倍数（Ｎｄ＋２）を用いて得られる第２のドットクロックの各パルスは、映像信号に対する位相関係が水平１ラインの上で徐々に変化する。１クロックパルスは２πの位相に相当するので、２クロックパルスは４πに相当する。従って、この第２のドットクロックは、水平１ライン上において、基準位相からの位相のズレが０〜４πの範囲で徐々に変化する。但し、２π〜４πの範囲は０〜２πの範囲と等価なので、図１４では、０〜２πの範囲の位相ズレが２回繰り返される波形が実線で描かれている。

なお、逓倍数のオフセット値Ｎoff を＋１とすれば、位相の変化は２πまで、即ちクロックの１周期分に相当する変化になる。また、オフセット値Ｎoff が負の場合には、図１４の波形と傾きが逆になる。

図１４の横軸は、水平１ライン分に相当するので、映像信号と第２のドットクロックとの位相関係は、同一ライン上の位置に応じて直線的に変化していることが解る。そこで、第２実施例では、１ライン分の画像データを複数のブロック（＃１〜＃４０の４０個のブロック）に分割し、各ブロック毎に、第１実施例で用いたものと同様な位相関係指標を算出する。各ブロックでは、映像信号と第２のドットクロックの位相関係が異なるので、位相関係指標も異なる値を示す。すなわち、位相関係指標のピーク値を有するブロック（例えばブロック＃ｊ）では、第２のドットクロックが最適な位相を有していると考えることができる。このブロック＃ｊの位相が、基準位相（１ラインの初期の位相）からどの程度ずれているかは、図１４の関係からブロック＃ｊの位置に基づいて容易に算出できる。従って、このブロック＃ｊの位置から、最適位相を与える遅延量を決定することができる。

図１５は、第２実施例における位相決定手段１５と遅延量設定手段１６の処理の手順を示すフローチャートである。まずステップＳ１０１では、ＣＰＵ８より遅延制御信号１０５を出力し、遅延回路１０の遅延時間φを０に設定する。なお、初期の遅延時間φとしては、０以外の任意の値を設定することができる。ステップＳ１０２では、ＣＰＵ８が加算信号１０６を加算回路６５（図１３）に供給し、逓倍数Ｎｄにオフセット値Ｎoff として２を加算する。前述したように、ドットクロック２０１を生成するための適切な周波数Ｎｄの値は１０４０であり、これに応じて分周器６４の分周値も１０４０に初期設定されている。従って、ステップＳ１０２では、分周器６４の分周値Ｎｄが加算回路６５によって１０４２に設定される。この結果、ＰＬＬ回路７ａは、適切な周波数よりも高い周波数を有するドットクロックを生成する。

次にステップＳ１０３では、ＣＰＵ８より書込タイミング制御回路６に書き込みアーム信号７０１を送り、ラインメモリ４に１ライン分のデータを記憶させる。前述した図１４は、こうしてサンプリングされた１ライン分の画像データにおける位相ずれを示している。なお、図１４の横軸は時間軸であるが、ラインメモリ４のアドレスにも対応している。すなわち、ラインメモリ４に書き込まれた画像データは、アドレスの進みに従ってドットクロック２０１の位相を変化させながら映像信号をサンプリングして得られたものになっている。

図１５のステップＳ１０４では、ラインメモリ４に書き込まれたデータをＣＰＵ８が順に読み出し、一旦ＣＰＵ８内部のＲＡＭ９に蓄えた後に、以下に説明する演算処理を実行する。

この演算処理にあたっては、まず１ラインの既知の総画素数Ｎｄ（＝１０４０）にわたる画像データを、位相調整で必要な分解能に合わせて複数のブロックに分割する。位相調整で必要な最低分解能は、典型的には、遅延回路１０における１遅延ステップ（最小遅延差）に対応している。例えば遅延回路１０の１遅延ステップを１ｎｓとすれば、位相調整の分解能は１ｎｓまたはその整数分の一に設定することができる。ところで、ドットクロックの周波数は５０ＭＨｚなので、その１周期は２０ｎｓである。また、第２実施例では、ドットクロックを２周期変化させているので、１ライン分の位相のずれ（図１４に示す４πのずれ）は４０ｎｓに相当する。１ラインを４０ブロックに分割すれば、その１ブロックが最低必要分解能である１ｎｓに相当する。このとき、各ブロックの画素数は、１０４０／４０＝２６となる。なお、１ラインの分割数を４０の整数倍の値（例えば８０，１２０）にすれば、１ブロックが最低必要分解能の整数分の１に相当することになる。

換言すれば、１ラインの分割数は、逓倍数のオフセット値Ｎoff （例えば２）を、クロック周波数（例えば５０ＭＨｚ）と遅延回路の最小ステップ（例えば１ｎｓ）の積で除した結果を丸めた値の整数倍に等しく設定することが好ましい。こうすれば、遅延回路における最小ステップに対して１個以上の整数個のブロックが対応するので、最適位相に対応する遅延量を正確に設定することができる。

図１５のステップＳ１０４では、以下に示す数式３に従って 各ブロックに関する位相関係指標Ｖ₃を算出する。

ここで、＃ｋはブロックの番号、ＰＤ（ｊ）はｋ番目のブロック内のｊ番目の画素位置の画像データ、Ｍｂはｋ番目のブロックの画素数である。上記の例では、１ラインが４０ブロックに分割されるので、ｋは１〜４０の範囲をとり、また、Ｍｂは約２６である。この位相関係指標Ｖ₃ は、前述した数式１で与えられる位相関係指標Ｖ₁ を各ブロック毎に求めたものに相当する。従って、この位相関係指標Ｖ₃ を求めるための処理手順は、前述した図４に示すものと同じである。

なお、数式３の代わりに、次の数式４を用いて、第１実施例の第２の位相関係指標Ｖ₂ に対応する位相関係指標Ｖ₄ を求めるようにしてもよい。

このようにして得られた各ブロックの位相関係指標Ｖ₃ （またはＶ₄ ）を、以下では「実データ」とも呼ぶ。各ブロックの位相関係指標Ｖ₃ は、ＣＰＵ８内部のＲＡＭ９に保存される。

図１６（Ａ）は、１ライン上の４０個のブロック＃１〜＃４０について得られた位相関係指標Ｖ₃ の一例を示すグラフである。図１６の横軸のブロック番号＃１〜＃４０は、前述した図１４の横軸にも示すように、ラインメモリ４のアドレスの範囲（０〜１０４１）にも対応しいる。すなわち、図１６（Ａ）に示す各ブロックの位相関係指標Ｖ₃ （実データ８１）は、図１４で示したように、位相が直線的に変化している１ライン分の映像を４０個に分割したときの、各映像部分における位相ずれの情報を有するデータとなっている。

仮に、映像信号１０１が、２つの画像レベル（例えば白黒）が周期的に交代するような縞模様の画像を示している場合には、図１６（Ａ）における各ブロック間の位相関係指標Ｖ₃ の差異は、各ブロックの映像における位相ずれのみに依存する。ところが、映像信号１０１の内容がこのような縞模様ではない場合には、各ブロックの位相関係指標Ｖ₃ も、映像信号１０１の内容による影響を含むことになる。そこで、第２実施例では、このような場合を考慮して、以下に説明するように、図１６（Ｂ）に示す補正用データを求め、この補正用データを用いて、図１６（Ａ）に示す実データを補正することによって、映像信号１０１の内容による影響を除去している。なお、アナログ映像信号１０１として、２つの画像レベルが周期的に交代するような縞模様の画像を表すものを使用した場合には、以下に説明する補正用データによる補正処理は不要であ。この場合には、上述した位相関係指標Ｖ₃ から直接に最適な位相を与える遅延量φを決定することができる。

図１５のステップＳ１０５では、図１３に示す加算信号１０６をゼロに戻すことにより分周器６４の逓倍数を元の適切な値Ｎｄ（＝１０４０）に戻す。ステップＳ１０６では、ステップＳ１０３と同様にラインメモリ４に映像信号を書き込む。ステップＳ１０７では、ステップＳ１０４と全く同様に、ブロックごとに位相関係指標Ｖ₃ を演算する。この結果、図１６（Ｂ）に示す補正用データ８２が得られる。

図１６（Ｂ）に示す補正用データ８２（位相関係指標Ｖ₃'）では、映像信号のビデオクロックとドットクロック２０１の周波数は一致している。このため、映像信号１０１とドットクロック２０１の位相関係は不定であるが、１ラインに渡って位相は一定であり、また、最適位相からのずれも一定である。従って、補正用データ８２には、映像信号１０１で表される画像の内容の変化による成分と、位相ずれによる成分とが含まれることになる。しかし、位相ずれによる成分は１ラインに渡って同じなので無視することができる。すなわち、この補正用データ８２は、映像の内容による成分だけが含まれたデータである。

なお、映像信号１０１が、信号レベルの変化のないベタの画像部分を含む場合には、図１６（Ａ），（Ｂ）に示す無出力部分３１１、３１２のように、実データ８１と補正用データ８２に、出力レベルがほぼゼロの部分が生じてしまう。これらの部分では補正用データ８２を用いた補正演算ができない。そこで、ステップＳ１０８では、まず、補正用データ８２のレベルが所定の閾値以下である無出力部分３１２を検出する。そして、実データ８１の無出力部分３１１と補正用データ８２の無出力部分３１２を、それぞれ前後のデータから補間して、値がゼロでないデータをそれぞれ求める。なお、この補間演算には、直線補間や任意の非線形補間を用いることができる。

次にステップＳ１０９では、補間済の実データを、補間済みの補正用データで除算することによって、最適位相からのずれの情報だけを持った補正済データを求める。

こうして得られた補正済データにはノイズが含まれているため、ステップＳ１１０ではフィルタ処理により、ノイズ成分を除去してその低域成分だけを取り出す。これは通常のローパスフィルタを用いたコンボリューション演算で実現できる。図１６（Ｃ）はこのようにして得られた補正済みデータ８３を示している。図１６（Ｃ）に示す補正済みデータ８３は、各ブロックにおける位相ずれの程度を示す位相関係指標として使用できる。なお、ステップＳ１１０のフィルタ処理は省略することも可能である。しかし、フィルタ処理を行うようにすれば、最適な位相を示す遅延時間をより高精度で決定することができる。

図１５のピーク検出ステップＳ１１１では、補正済みデータ８３がピークとなるブロックを求める。前述のように、ブロック番号と位相との関係は、図１４に示すように直線的なので、最適位相を与える位相ズレθ_opをブロック番号から決定することができる。例えば、図１６（Ｃ）に示すように、ｊ番目のブロックにピークがあれば、図１４におけるブロック番号＃ｊから、最適位相を与える位相ずれθ_opを以下の数式５に従って得ることができる。

図１５のステップＳ１１２では、求めた位相ズレθ_opから、遅延回路１０に設定する遅延量φ_op［ｎｓ］を求める。例えば、ドットクロックの１周期、すなわち２πの位相が２０ｎｓに相当する場合には、遅延量φ_opは、以下の数式６で与えられる。

もちろん、位相関係指標がピークを与えるブロックのブロック番号ｊから、数式５，６で与えられる遅延量φ_opを直接算出することも可能である。この遅延量φ_opだけドットクロック２０１を遅延させれば、最適位相で映像信号１０１をサンプリングできることになる。図１５のステップＳ１１３では、ＣＰＵ８から遅延制御信号１０５を出力して、この遅延量φ_opを遅延回路１０に設定する。この結果、遅延回路１０からは、最適位相を有するドットクロック２０１が出力される。

なお、この実施例では、加算信号１０６によって加算される逓倍数を＋２としているので、図１６（Ｃ）に示す補正済みデータ８３には、ピークが潜在的に２点生じることになる。従って、ピークの一方が映像信号のブランキング部分にかかってしまった場合にも、他方は必ずブランキング以外の部分に存在する。従って、最適な位相を与える遅延量を確実に求めることが可能である。

なお、以上では逓倍数のオフセット値を＋２とした場合について説明したが、−２としても同様である。さらに、オフセット値を＋１または−１とした場合にも、最適位相を与える遅延量を同様にして求めることができる。この場合に、ピークがブランキングにかかって検出できないようなときには、あらかじめ遅延時間にバイアスを設けてピーク位置をずらすことによってピーク位置を特定する。そして、求めた遅延時間からバイアス分を取り除くことによって、最適位相を与える遅延時間を求めることができる。

なお、逓倍数のオフセット値の絶対値を２以上の整数とすれば、ブランキング部分以外のところに補正済みデータ８３のピークが必ず現れるので、上述したようなバイアスの調整は不要である。この意味ではオフセット値の絶対値を２以上の整数とすることが好ましい。但し、オフセット値を＋２または−２とすれば、各ブロックに含まれる画素数を比較的多く保つことができるので、補正済みデータ８３（すなわち位相評価指標）を比較的精度よく求めることができるという利点がある。従って、オフセット値としては＋２または−２とすることが最も好ましい。なお、補正済みデータ８３にピークが２点以上表れる場合には、例えば最も短い遅延時間を選択すればよい。

上述の第２実施例によれば、映像信号がなまっていたり、歪んだりしていても、もっとも安定なサンプリング結果が得られるように、ドットクロックの位相を自動的に調整することができる。

なお、上述した第１および第２の実施例は、例えば次のように変形することも可能である。

位相関係指標は、数式１〜４で与えられるものに限らず、一般に、画像データの鮮鋭度を示す指標であればよい。例えば、数式１〜４で与えられる位相関係指標の代わりに、画像データの統計的な分散や標準偏差を位相関係指標として使用することも可能である。

なお、ドットクロック２０１を生成する際に使用される適切な逓倍数Ｎｄが未知の場合には、以下に説明する実施例に従って適切な逓倍数Ｎｄを最初に決定した後に、上述した第１または第２実施例に従って位相を調整するようにすればよい。こうすれば、ドットクロックの周波数と位相の両方を自動的に調整することができる。

Ｃ．第３実施例：
図１７は本発明の第３の実施例によるドットクロックの周波数調整を行う映像表示装置の構成を示すブロック図である。この映像表示装置は、図１に示す第１実施例の装置における位相決定手段１５と遅延量設定手段１６を、演算手段１７と逓倍数設定手段１８で置き換えた構成を有している。これらの手段１７，１８の機能も、メインメモリ１２に記憶されたコンピュータプログラムをＣＰＵ８が実行することによって実現される。

第３実施例は、ドットクロック２０１の周波数（すなわちＰＬＬ回路７の逓倍数Ｎｄ）を適切な値に自動的に設定することを目的としている。図１８は、第３実施例において適切な逓倍数Ｎｄを求める処理内容を示す説明図である。図１８（ａ）は水平同期信号１０２を示し、図１８（ｂ）は映像信号１０１の水平１ライン分の波形を示している。

ここで求めたいのは、水平同期信号１０２の周波数を逓倍するための望ましい逓倍数Ｎｄ（水平１ラインの総画素数）である。そこで、まず、ＰＬＬ回路７に仮の逓倍数Ｎｋを設定して、映像信号１０１をサンプリングする。そして、サンプリングされた映像信号を分析して、有効信号領域の長さΔＡＤｋを求める。この長さΔＡＤｋは、有効信号領域の開始位置のアドレスＡＤｓと、終了位置のアドレスＡＤｔとの差分から得られる。なお、有効信号領域の開始位置と終了位置は、映像信号のレベル変化が所定の閾値以上になる位置として検出される。

仮の逓倍数Ｎｋと、これに応じて得られた有効信号領域の長さΔＡＤｋは、望ましい逓倍数Ｎｄおよび有効信号領域の真の長さΔＡＤと、次の数式７で与えられる比例関係を有している。

ここで、有効信号領域の真の長さΔＡＤは既知である。例えば、ＶＧＡではΔＡＤ＝６４０［画素］、ＳＶＧＡではΔＡＤ＝８００［画素］、ＸＧＡではΔＡＤ＝１０２４［画素］、ＳＸＧＡではΔＡＤ＝１２８０［画素］である。従って、数式７を変形すれば、望ましい逓倍数Ｎｄは、次の数式８から与えられる。

すなわち、仮に設定された逓倍数Ｎｋに、有効信号領域の既知の長さΔＡＤと、測定された長さΔＡＤｋとの比を乗ずることによって、望ましい逓倍数Ｎｄを求めることができる。

図１９は、演算手段１７および逓倍数設定手段１８によって実行される処理の手順を示すフローチャートである。まずステップＴ１では、ＣＰＵ８からＰＬＬ回路７に逓倍数設定信号７０３を供給することによって、仮の逓倍数Ｎｋを設定する。この際、市場の代表的なパーソナルコンピュータ等の映像出力装置の種々の機種に対する複数の逓倍数をあらかじめ不揮発性メモリ１４に登録しておき、映像表示装置に接続されている映像出力装置の機種に応じて、登録されている逓倍数を選択し、これを仮の逓倍数Ｎｋとして使用することができる。映像表示装置に接続されている映像出力装置の機種は、水平同期信号と垂直同期信号の周波数や極性を分析することによって判別することができる。

ステップＴ２では、ＣＰＵ８内部のＲＡＭ９がクリアされる。このＲＡＭ９のアドレスは、ラインメモリ４のアドレスと１対１に対応付けられている。

ステップＴ３では、ＣＰＵ８が、書込みタイミング制御回路６に対して、ラインメモリ４にどのライン番号のデジタル映像信号１１０を書込むかを設定する。

ステップＴ４では、ＣＰＵ８より書込みタイミング制御回路６に書き込みアーム信号７０１を送る。書込みタイミング制御回路６は、デジタル映像信号１１０のライン位置が、ステップＴ３で設定したライン番号に一致したタイミングで書込みイネーブル信号５０２を出力して、ラインメモリ４における書込みを開始させる。これに応じて、ラインメモリ４に１ライン分の画像データが記憶される。

ステップＴ５では、複数ラインの画像データに関して、画素位置毎に最大値を求めて保存する。そして、ステップＴ６では、所定数のラインに関してステップＴ３〜Ｔ５の処理が終了したか否かを判断し、終了していなければステップＴ３に戻る。

図２０は、ステップＴ３〜Ｔ６の処理内容を示す説明図である。ステップＴ３〜Ｔ６では、複数ライン分の画像データに関して、同番目のデータ毎に（すなわち、複数ラインにわたって同じアドレス位置毎に）最大値が求められている。最大値を求める範囲は、図２０（ｂ）に示すように、１ラインの有効信号領域の開始アドレスＡＤｓを含む第１の範囲（アドレスＡＤａ〜ＡＤｂの範囲）と、有効信号領域の終了アドレスＡＤｔを含む第２の範囲（アドレスＡＤｃ〜ＡＤｄの範囲）である。このように、最大値を求める演算の対象範囲を限定している理由は、最終的に求めたいものが開始アドレスＡＤｓと終了アドレスＡＤｔであり、この付近だけを処理すればよいからである。有効信号領域の開始アドレスＡＤｓと終了アドレスＡＤｔの位置は、予め正確に知ることはできないが、有効信号領域の既知の長さΔＡＤからほぼ推定することができる。従って、ステップＴ３〜Ｔ６の処理では、この推定された開始アドレスと終了アドレスの位置をそれぞれ含むように、第１の範囲ＡＤａ〜ＡＤｂと第２の範囲ＡＤｃ〜ＡＤｄが決定される。

この第３実施例では複数ライン分の画像データを用いているが、原理的には、１ライン分の画像データのレベル変化から、有効信号領域を判別することも可能である。しかし、有効信号領域の開始アドレスＡＤｓと終了アドレスＡＤｔの付近におけるレベル変化が明瞭でない場合には、１ライン分の画像データのみから開始アドレスＡＤｓと終了アドレスＡＤｔとを精度良く決定することが困難な場合がある。そこで、第３実施例では、図２０（ｃ），（ｄ）に示すように、複数ライン分の画像データに関して、各画素位置の最大値を求めている。こうすれば、有効信号領域の開始アドレスＡＤｓと終了アドレスＡＤｔにおけるレベル変化を容易に見いだせるようなデータが得られる。

なお、１ライン分の画像データによって有効信号領域の開始アドレスＡＤｓと終了アドレスＡＤｔとを判別できる場合には、複数ラインの画像データに関して同番目のデータ毎に最大値を求める処理を省略することができる。

図２１は、ステップＴ３〜Ｔ６の処理の詳細手順を示すフローチャートである。なお、破線は、繰り返しの範囲を示している。

まずステップＴ５１では、開始アドレスＡＤｓと終了アドレスＡＤｔの検出の対象とする範囲を示すアドレスＡＤａ，ＡＤｂ，ＡＤｃ，ＡＤｄを設定し、これらのアドレスで規定される２つの範囲について処理を繰り返すように設定する。例えば、映像信号１０１の１ラインの画素の番号を０から１０３９として、ラインメモリ４のアドレスも０から始まっているとすれば、例えば第１の範囲（ＡＤａ〜ＡＤｂ）として０から２５０の範囲が設定され、第２の範囲（ＡＤｃ〜ＡＤｄ）として８００から１０４０の範囲が設定される。これらのアドレスＡＤａ，ＡＤｂ，ＡＤｃ，ＡＤｄの値は、有効信号領域の既知の長さΔＡＤに応じた適切な値が不揮発性メモリ１４に予め登録されている。従って、演算手段１７は、映像信号１０１の水平同期信号および垂直同期信号から、映像信号１０１が従っている規格（ＶＧＡ，ＳＶＧＡ等）を決定し、この規格に応じたアドレスＡＤａ，ＡＤｂ，ＡＤｃ，ＡＤｄの値を不揮発性メモリ１４から読み出す。

次にステップＴ５２ではラインメモリ４に記憶されている画像データをＣＰＵ８が１画素ずつ順に読み出す。ステップＴ５３では、ＣＰＵ８内部のＲＡＭ９に記憶されている最大値データと、ラインメモリ４内の対応するアドレスの画像データとを比較し、大きい方をステップＴ５４でＲＡＭ９の同じアドレスに上書きする。これを所定数（例えば５本）のラインに関してくり返し実行することによって、各画素毎に最大値を求めることができる。

図１９のステップＴ６では、所定数のラインに関する処理が終了したか否かが判定される。このライン数は予め設定されており、ステップＴ６の判定では、このライン数を満たせば終了と判定する。終了していない場合には、再びステップＴ３に戻り、ステップＴ３〜ステップＴ６を繰り返す。

このように、ステップＴ３において異なるライン番号を順次設定しながら、ステップＴ３〜ステップＴ６を複数回繰り返すようにすれば、有効信号領域の開始アドレスＡＤｓと終了アドレスＡＤｔを精度良く検出できるデータを得ることができる。例えば、黒白の市松模様（チェッカーフラグパターン）の映像を表す映像信号では、ラインによって黒と白の位置が異なるので、最終的にＲＡＭ９に記憶される最大値データは、有効信号領域においてほとんどの画素が白を示すデータになる。また、幾何学的な模様の背景の中に窓状に特定の映像を表示するような映像信号の場合には、ラインによっては有効信号領域の左端（開始位置）または右端（終了位置）付近の１画素以上が黒の場合がある。この場合にも、複数ラインの中で画面の左端または右端が黒レベル以外のラインが存在すれば、最終的にＲＡＭ９に記憶される最大値データとしては、有効信号領域の左右の端部がいずれも黒レベル（ゼロレベル）では無いデータを得ることができる。従って、このような最大値データから、以下に示す手順に従って、有効信号領域の開始アドレスＡＤｓと終了アドレスＡＤｔとを容易に検出することができる。

図１９のステップＴ７では、ＲＡＭ９から読出した最大値データを基に、有効信号領域の水平方向の開始位置（開始アドレスＡＤｓ）を検出する。図２２は、図１９のステップＴ７の詳細手順を示すフローチャートである。

ステップＴ７１では、ＲＡＭ９のアドレスを開始アドレスの検出対象となる第１の範囲ＡＤａ〜ＡＤｂ（図２０参照）の始点ＡＤａから終点ＡＤｂまで順次インクリメントすることが設定される。例えば、始点ＡＤａは０であり、終点ＡＤｂは２５０である。なお、ＲＡＭ９のアドレスは、前述のようにラインメモリ４のアドレスと一致している。

ステップＴ７２では、右側隣接データ（即ち次のアドレスから読出したデータ）から、現在のアドレスから読出したデータを差し引いて、差分値を求める。この差分値は、現在のアドレスよりも次のアドレスのデータの方が大きければ正になり、さらにデータの変化が大きいほど大きくなる。

ステップＴ７３では、この差分値と、あらかじめ設定しておいたスレッシュホールド値（閾値）とを比較し、差分値の方が小さければ映像信号１０１のブランキング３０２（図４３）またはノイズと判定し、再びステップＴ７１へ戻る。逆に差分値の方が大きければ、有効信号領域３０１が始まったと判断して、次のステップＴ７４において、現在のアドレスＡｓを開始位置のアドレスＡＤｓとしてＣＰＵ８の開始位置レジスタ（図示せず）に記憶する。このように、図２２の手順では、ＲＡＭ９に記憶されている最大値データにおける隣接画素の差分値が一定のスレッシュホールド値以上になった位置を、有効信号領域の開始位置として判断している。換言すれば、画像データのレベル変化が一定のスレッシュホールド値以上となる位置を、有効信号領域の開始位置と判断している。

図１９のステップＴ８では、ステップＴ７と同様に、ＲＡＭ９から読出した最大値データを基に、有効信号領域３０１の終了位置が検出される。図２３は、ステップＴ８の詳細手順を示すフローチャートである。

ステップＴ８１ではＲＡＭ９のアドレスをＡＤｆからＡＤｇまでデクリメントしていく。ここでアドレスＡＤｆとＡＤｇは、例えば、ステップＴ７で求めた開始位置のアドレスＡＤｓに、有効信号領域の水平方向の画素数８００の１割（＝８０）程度の余裕を持たせた数を加算した値とすることもできる。例えば、ＡＤｆ＝ＡＤｓ＋８８０、ＡＤｇ＝ＡＤｓ＋７２０と設定すればよい。

なお、ステップＴ８１で設定されるアドレスの範囲ＡＤｆ〜ＡＤｇは、図２０（ｂ）に示す第２の範囲ＡＤｃ〜ＡＤｄと同じ範囲に設定してもよい。但し、上述のように、有効信号領域の開始アドレスＡＤｓから推定した範囲のみを処理するようにすれば、処理対象となる範囲を小さくすることができ、処理時間を短縮することができる。

図２３のステップＴ８２では、左側隣接データ（即ち１つ小さいアドレスから読出したデータ）から、現在のアドレスから読出したデータを差し引いて、差分値を求める。この差分値は、現在よりも１つ小さいアドレスのデータの方が大きければ正になり、さらにデータの変化が大きいほど大きくなる。

ステップＴ８３では、差分値とあらかじめ設定しておいたスレッシュホールド値を比較し、差分値の方が小さければ映像信号１０１のブランキング３０２またはノイズと判定して再びステップＴ８１へ戻る。逆に差分値の方が大きければ、有効信号領域３０１の終わりの点と判断して、ステップＴ８４で現在のアドレスＡｅを終了位置ＡＤｔとしてＣＰＵ８の終了レジスタに記憶する。

このように、第３実施例では、画像データのレベル変化が一定のスレッシュホールド値以上となる位置を検出することによって、有効信号領域の開始位置および終了位置を特定している。

図１９のステップＴ９では、こうして得られた有効信号領域の開始位置ＡＤｓおよび終了位置ＡＤｔから、ＰＬＬ回路７に設定すべき最適逓倍数Ｎｄが算出される。

ここで上述の処理の結果を整理すると、水平方向の有効信号領域の画素数が８００の映像信号１０１に対して、仮の逓倍数Ｎｋでサンプリングしてラインメモリ４に書込んだ画像データから、有効信号領域の開始アドレスＡＤｓと終了アドレスＡＤｔとが決定された。これらのアドレスＡＤｓ，ＡＤｔから算出される有効信号領域の幅は、（Ａｅ−Ａｓ＋１）［画素］である。一方、この映像信号に対する真の有効信号領域の幅（画素数）は、８００画素であることが予め知られている。

従って、映像信号１０１の水平１ライン分の総画素数Ｎｄは、次の数式９によって算出される。

ここで、演算子ＩＮＴは小数点以下を切り捨てる演算を示す。この数式９は、前述した数式８と等価である。但し、数式９においては、右辺のかっこ内に０．５を加えているので、小数点以下を四捨五入する丸め演算を含んでいる。なお、この丸め演算を省略することも可能である。但し、通常は、丸め演算を行う方が総画素数Ｎｄの精度をより高めることができる。

数式９は有効信号領域の画素数が８００の場合についての式であるが、一般に、有効信号領域の画素数がΔＡＤの場合には、次の数式１０を使用することができる。

ここで得られた値Ｎｄは映像信号１０１の水平総画素数に相当する。この値ＮｄをＰＬＬ回路７の逓倍数Ｎｄとして設定すれば、表示素子３にビートに起因する縦縞の無い映像を表示することができる。

図１９のステップＴ１０では、ＣＰＵ８からＰＬＬ回路７に逓倍数設定信号７０３を与えることによって、ステップＴ９で求めた望ましい水平総画素数Ｎｄを逓倍数として設定する。

ステップＴ１１では、有効信号領域の開始アドレスＡＤｓから、有効信号領域の実際の開始位置を求める。開始アドレスＡＤｓは仮の逓倍数Ｎｋに対して得られた開始位置のアドレスであるから、真の逓倍数Ｎｄを用いる場合には補正が必要になる。即ち、真の逓倍数Ｎｄを用いた場合の有効信号領域の開始位置のアドレスＡＤｐは、次の数式１１に従って算出される。

すなわち、望ましい開始位置のアドレスＡＤｐは、仮の逓倍数Ｎｋを用いて得られた開始位置のアドレスＡＤｓに、望ましい逓倍数Ｎｄと仮の逓倍数Ｎｋとの比（Ｎｄ／Ｎｋ）を乗じることによって得られる。この時、数式１１のように四捨五入による丸め演算を行えば、より精度が向上する。

ステップＴ１２では、このように求めた開始位置ＡＤｐを表示タイミング手段である表示タイミング制御回路５に設定する。これによって、表示素子３において映像信号１０１で表される映像が、水平方向に最適な位置に表示されることになる。

なお、第３実施例のラインメモリ４は、駆動回路２にメモリを使用する場合にはこれと兼用することができ、専用のラインメモリとして備える必要がないことは明らかである。

また、第３実施例では、有効信号領域３０１の水平方向の開始位置と終了位置とが検出できればよいので、ラインメモリの記憶容量としては表示素子３の水平方向の画素数よりは少なくてもよい。すなわち、少なくとも図２０（ｂ）に示す第１の範囲ＡＤａ〜ＡＤｂと、第２の範囲ＡＤｃ〜ＡＤｄの画像データを記憶できる容量があればよい。従って、ＲＡＭ９を、別の回路と一緒にＬＳＩに集積することが容易である。

また、図１９における種々の演算処理はクロック２０１と非同期に行うことができるので、ＣＰＵ８には低速のものを使うことができる。

また、ＣＰＵ８は、前記の演算処理や逓倍数の設定処理のための専用のプロセッサである必要はなく、表示装置の明るさやコントラスト等の画面調整用の目的で設けられたマイクロプロセッサを兼用することも可能である。

なお、上記第３実施例では、有効信号領域の開始位置と終了位置とから、有効信号領域の長さ（幅）を求めていたが、開始位置と終了位置のアドレスを独立に求めることなく有効信号領域の長さを直接求めるようにしてもよい。例えば、１ライン上の各画素のレベル変化を順次調べてゆき、有効信号領域の開始位置から画素数をカウントアップを始め、終了位置においてカウントアップを停止することによって、有効信号領域の長さを求めることも可能である。

上述の第３実施例によれば、特別な専用のハードウエアを用意することなく、水平方向のブランキングと有効信号領域の画素数の合計の水平総画素数Ｎｄが不明な場合にも、サンプリングされた画像データを分析することによって、水平総画素数Ｎｄを自動的に求めることができる。そして、この総画素数Ｎｄを用いて水平同期信号の周波数を逓倍することによって、ビートによる縦線が現れないように映像をサンプリングするためのドットクロックを生成することができる。

Ｄ．第４実施例：
図２４は本発明の第４の実施例における処理手順を示すフローチャートである。第４実施例では、第３実施例と同じ図１７の映像表示装置を利用する。まずステップＴ１０１では、ＣＰＵ８がＰＬＬ回路７内の分周器６４に仮逓倍数Ｎｋを設定する。仮逓倍数Ｎｋは、市場の代表的なパーソナルコンピュータ等の機種の複数の値をあらかじめプリセットしておき、水平同期信号と垂直同期信号の周波数や極性を判別して、接続された機種を特定してプリセット値を読出すことにより実施すればよい。

ステップＴ１０２では、ＣＰＵ８が書込タイミング制御回路６に指示を与えて、ラインメモリ４にどのライン番号のデジタル映像信号１１０を書込むかを設定する。

ステップＴ１０３では、ＣＰＵ８より書込みタイミング制御回路６に書き込みアーム信号７０１を送る。書込みタイミング制御回路６からは、デジタル映像信号１１０がステップＴ１０２で設定したライン番号に一致したタイミングで、書込みイネーブル信号５０２が出力され、これに応じてラインメモリ４に１ライン分のデータが記憶される。

ステップＴ１０４では、ラインメモリ４に記憶された画像データを読出し、ハイパスフィルタをかけて低域成分を除去することによって、画像データからビートの周波数成分を分離しやすくなるようにする。フィルタ処理後の画像データは、ＲＡＭ９の対応するアドレスに書込まれる。このハイパスフィルタはコンボリューション演算で実現でき、例えば（−０．２５、０．５、−０．２５）というフィルタ係数を用いることができる。このコンボリューション演算は、現在のアドレスの画像データに係数０．５を掛け、前後のアドレスの画像データには係数−０．２５を掛けて３つのデータの和をとり、現在のアドレスの新たな画像データとすることを意味する。

ステップＴ１０５では、ＲＡＭ９に記憶された画像データに対して以下に説明する非線形演算を実行する。図２５は、非線形演算の内容を示す説明図である。図２５（ａ）の黒丸は、アナログ映像信号１０１が２画素ごとに白と黒に交互に変化する画像を表す信号である場合に、適切な周波数とは異なる周波数のドットクロック２０１でサンプリングした画像データを示している。図２５（ａ）の垂直方向の細線は画素の繋がりを示し、太線は表示素子３に表示された画像において観察されるビート８０１を示している。なお、図２５のデータレベルは、わかりやすいようにアナログに変換して示している。

実際の画像データは、サンプリングデータ８０２の黒丸を順次たどるような変化をしているが、表示素子３に表示すると、ビート８０１の太線で示されるような大きな周期の輝度分布が目立ってしまう。

図２５（ａ）のビート８０１の波の数は、適切なドットクロック２０１を再生するための望ましい逓倍数Ｎｄと、仮の逓倍数Ｎｋとの差に等しい。従って、図２５（ａ）のサンプリングデータ８０２から、ビート８０１の数（または周波数）を抽出したい。

ところが、図２５（ａ）を見ればわかるように、ビート８０１を生じさせているのは隣接した画素位置のデータではなく、離れた画素位置にあるデータである。従って、サンプリングデータ８０２に単純にローパスフィルタをかけると、サンプリングデータ８０２が有している高周波成分が低減するとともに、ビート８０１の成分も低減してしまう。

そこで、ステップＴ１０５では、図２５（ａ）に示すサンプリングデータ８０２に非線形演算を行って、図２５（ｂ）に示すような、ビートの検出をしやすいデータを生成している。図２６は、ステップＴ１０５の非線形演算に用いられる関数を示すグラフである。図２６（ａ）は、以下の数式１２に示す関数を示している。

ここで、ｙは出力（演算後のデータ）、ｘは入力（演算前のデータ）である。数式１２による非線形演算は、各データのレベルを２倍にするとともに、マイナスレベルのデータの符号をプラスに変更する処理を意味している。なお、数式１２は、入力０の片側では入出力関係がそれぞれ直線的であるが、全体としては直線的ではない。この明細書において「非線形」とは、このように入出力関係が全体として非直線的であることを言う。図２５（ｂ）に示す非線形演算後のデータ（黒丸で示す）は、数式１２による非線形演算を行った結果である。

図２５（ｂ）に示す非線形演算後のデータに対して、ステップＴ１０６でローパスフィルタをかけることにより、図２５（ｂ）に平均値８０３として示したようなビート成分を取り出すことができる。このローパスフィルタは、前記のステップＴ１０４の場合のハイパスフィルタと同様に、コンボリューション演算で実現できる。図２５（ｂ）において平均値８０３で示されるビート成分は、図２５（ａ）におけるビート８０１の群の数（波の数）に一致しており、周波数としてはビート８０１の２倍となっている。

ステップＴ１０５における非線形演算には、次の数式１３および図２６（ｂ）で与えられる二次関数を用いることもできる。

図２５（ａ）に示すビート８０１の２つの波形の一方がｘ＝ｃｏｓθで表される場合には、数式１３の関数を用いた非線形演算後のデータは、ｙ＝２（１＋ｃｏｓ２θ）となる。すなわち、二次関数を用いた非線形演算後のデータｙには、ビート８０１の２倍の周波数成分が含まれるだけであり、不要な高調波成分が現れないという利点がある。

なお、図２５（ａ）に示すサンプリングデータ８０２を変換するための非線形演算に使用される変換関数は、所定の入力レベルを中心として出力レベルが両側に対称で単調な種々の変換関数を用いることができる。数式１２および図２６（ａ）に示される第１の変換関数と、数式１３および図２６（ｂ）に示される第２の変換関数は、いずれのゼロレベルの両側に対称で単調な関数である。なお、変換関数の対称の中心となる入力レベルは、ゼロレベル以外のレベルにも設定することが可能である。例えば、サンプリングデータ８０２の最大値および最小値の平均を、変換関数の対称の中心とすることも可能である。

この第４実施例では、後述するように、図２５（ｂ）に示すデータを高速フーリエ変換することによって、ビート成分の周波数（ビート数）を求める。ビート数は、アナログ映像信号１０１の水平総画素数ＮｄとステップＴ１０１で設定された仮逓倍数Ｎｋとの差に等しい。仮逓倍数Ｎｋの値は、代表的な機種についてプリセットしてあるので、ビート数は通常は約２０〜３０以下の値である。高速フーリエ変換（ＦＦＴ）によってビート数を求める場合には、ビート数の２倍以上のデータを用いてＦＦＴを行えばよい。ビート数が２０〜３０程度の場合には、ＦＦＴでの演算データの数は６４または１２８あれば十分である。そこで、図２４のステップＴ１０７では、図２５（ｂ）のデータをサブサンプリングして、データ点数を、ビート数を求めることができる程度のデータ数に低減する。アナログ映像信号１０１をサンプリングした際のデータ数（すなわち仮逓倍数Ｎｋ）は約１０４０個である。１０４０個のデータを１６：１の割合でサブサンプリングすれば、６５個のデータが得られ、また、８：１の割合でサブサンプリングすれば、１３０個のデータが得られる。従って、この実施例では、１６：１または８：１の割合でサブサンプリングを行えば、ＦＦＴでビート数を求めるために十分なデータ数が得られる。なお、サブサンプリングは必ずしも行う必要はないが、サブサンプリングを行うことによって、ＦＦＴの演算時間を短縮することができる。

図２４のステップＴ１０８では、サブサンプリングしたデータに対してＦＦＴ演算を行う。ここでのＦＦＴの出力は、２の整数乗を１周期とする単位で現れる。この実施例においては、ＦＦＴの出力は、１０２４画素を１周期とする単位で現れるが、元のアナログ映像信号１０１は１０４０画素を１周期としているので、ＦＦＴ出力は１０２４／１０４０だけずれている。しかし、このずれは、わずかなので無視できる。なお、ＶＧＡ等の信号の場合には、このずれを補正すればよい。

ステップＴ１０９では、ＦＦＴのスペクトルが最大となる周波数を求める。この周波数は、ビート数Ｎｂ（水平１ラインの総画素数Ｎｄと仮逓倍数Ｎｋとの差）の２倍の値を示している。

ステップＴ１１０では、逓倍数設定手段１８が仮逓倍数Ｎｋをビート数Ｎｂによって補正することにより最適逓倍数を求める。そして、逓倍数設定信号７０３をＰＬＬ回路７の分周器６４に与えることによって最適逓倍数を設定する。ここで、「最適逓倍数」とは、ビートのない画像データをサンプリングする望ましいドットクロック２０１を生成するための逓倍数を意味している。

なお、仮逓倍数Ｎｋは、最適逓倍数に対してどちらにずれているかは不明である。すなわち、ステップＴ１０９で求めたビート数Ｎｂを、仮逓倍数Ｎｋに加算すべきなのか、または、減算すべきなのかは不明である。そこで、例えばまず、仮逓倍数Ｎｋにビート数Ｎｂを加算した逓倍数（Ｎｋ＋Ｎｂ）を分周器６４に設定し、ステップＴ１０８、ステップＴ１０９を再度実施する。この逓倍数（Ｎｋ＋Ｎｂ）が最適逓倍数でなければ、始めに求めたビート数Ｎｂの２倍に相当する周波数にＦＦＴのスペクトルのピークが現れる。この場合には、仮逓倍数Ｎｋからビート数Ｎｂを減算した数（Ｎｋ−Ｎｂ）を最適逓倍数として分周器６４に設定すればよい。

このように、第４実施例では、仮逓倍数Ｎｋを用いて生成されたドットクロックでサンプリングされた画像データに生じているビート数（すなわちビートの周波数）を高速フーリエ変換で求めることによって、ビートが発生しない望ましい、画像データをサンプリングするための逓倍数Ｎｄを求めている。この結果、ビートによる縦縞の無い画像を表示素子３に表示することができる。

Ｅ．第５実施例：
図２７は、第５実施例の手順を示すフローチャートである。第５実施例では、第３実施例および第４実施例と同じ図１７の映像表示装置を利用する。図２７のステップＴ１０１〜Ｔ１０６は、図２４に示す第４実施例の手順と同じである。第５実施例では、高速フーリエ変換の代わりに、ステップＴ１２１においてコムフィルタ（くし形フィルタ）を用いた周波数分析を行うことによってビート数を求めている。

図２８は、ステップＴ１２１で使用されるコムフィルタ群の等価回路を示すブロック図である。このコムフィルタ群は、５つのコムフィルタを有しており、遅延量がＣ（ｊ）（ｊ＝０〜３）の４つの遅延回路８２０〜８２３と、４つの加算回路８３０〜８３３とを備えている。

ｊ番目のコムフィルタの遅延量Ｃ（ｊ）は、Ｎを自然数とすると、次の数式１４で与えられる。

このコムフィルタは、コンボリューション演算で実現することができる。なお、自然数Ｎの値は、最大の遅延量Ｃ（３）が１ライン分のサンプリングデータのデータ数（すなわち仮逓倍数Ｎｋ）の半分以下になるように設定される。第５実施例ではサンプリングデータのデータ数は１０４０なので、Ｎ＝６５に設定される。また、通過帯域のピーク周波数は、仮逓倍数Ｎｋを遅延量Ｃ（ｊ）の２倍で除した値となる。

ステップＴ１２２では、各コムフィルタの出力Ｑ（０）〜Ｑ（３）を積分し、どのコムフィルタに出力が現れているかを検出して、ビート数Ｎｂを求める。なお、第５実施例では２の整数倍の通過帯域を有するコムフィルタを組み合わせて使用したが、他の仕様のコムフィルタを組み合わせてもよい。ここで求めたビート数Ｎｂが、最適逓倍数Ｎｄと仮逓倍数Ｎｋの差となる。

以上のように、第５実施例では、コムフィルタを用いて１ライン分のサンプリングデータに含まれるビート数（すなわちビートの周波数）を求め、このビート数Ｎｂで仮逓倍数Ｎｋを補正することによって、望ましい逓倍数Ｎｄを決定する。この結果、第４実施例と同様に、ビートの無い画像を表示素子３に表示することが可能である。

なお、上述した第４実施例では高速フーリエ変換を用いて周波数分析を行い、また、第５実施例ではコムフィルタを用いて周波数分析を行ったが、他の種々の周波数分析手法を用いてサンプリングデータ中のビート数を決定するようにすることも可能である。

Ｆ．第６実施例：
図２９は、第６実施例によるドットクロックの周波数調整を行う映像表示装置を示すブロック図である。この映像表示装置は、図１７に示す映像表示装置の遅延回路１０の後段に位相制御回路２０を追加した構成を有している。

図３０は、位相制御回路２０の最も簡単な一例を示すブロック図である。この位相制御回路２０は、１つのＥＸ−ＯＲ回路１１で構成されている。ＥＸ−ＯＲ回路１１の片側の入力には遅延回路１０から出力されたクロック２０１が接続されており、他方の入力にはＣＰＵ８から与えられた位相制御信号７０４が接続されている。位相制御信号７０４の入力が０の場合には、入力クロック２０１がそのまま出力クロック２０２として出力される。一方、位相制御信号７０４の入力が１の場合には、入力クロック２０１が反転して出力クロック２０２として出力される。換言すれば、位相制御信号７０４によって、出力クロック２０２の位相がπだけ変更される。この出力クロック２０２が、図２９の映像表示装置におけるドットクロックとして使用される。

図３１は、第６実施例における演算手段１７と逓倍数設定手段１８による処理の手順を示すフローチャートである。ステップＵ１からステップＵ３は、第４実施例（図２４）のステップＴ１０１〜Ｔ１０３と同じである。すなわち、ステップＵ１では、分周回路６４に仮逓倍数Ｎｋが設定される。ステップＵ２では、ラインメモリ４に書き込まれるラインのライン番号が書込みタイミング制御回路６に設定される。ステップＵ３では、ラインメモリ４に１ラインの画像データが記憶される。

ステップＵ４では、ラインメモリ４から画像データＰＤ（ＡＤ）を読み出してＲＡＭ９に記憶する。ここで、ＡＤはラインメモリ４のアドレスである。ＲＡＭ９は、ラインメモリ４のアドレスと１：１に対応するアドレスを有している。ラインメモリ４に記憶されている画像データＰＤ（ＡＤ）は、望ましい逓倍数とは異なる仮の逓倍数Ｎｋで得られたドットクロックを用いてサンプリングされたデータである。従って、この画像データＰＤ（ＡＤ）は、望ましいドットクロックを用いてサンプリングされた望ましい画像データからは、位相がずれたデータが存在するはずである。

図３２は、ラインメモリ４のアドレスＡＤと、画像データＰＤ（ＡＤ）の位相のずれとの関係を示すグラフである。ここでは、アナログ映像信号１０１に対応する真のドットクロックの１ライン当たりの総画素数（すなわちＰＬＬ回路７に設定すべき望ましい逓倍数Ｎｄ）は１０４０であると仮定し、また、ＰＬＬ回路７に設定された仮逓倍数Ｎｋを１０３４と仮定する。仮逓倍数Ｎｋと望ましい逓倍数Ｎｄとに差がある時には、望ましいドットクロックで得られる望ましい画像データと、実際のドットクロック２０２で得られた画像データＰＤ（ＡＤ）との相対的な位相は、図３２に示すように、画像データＰＤ（ＡＤ）のアドレスＡＤに比例して変化する。この実施例では、望ましい逓倍数Ｎｄ（＝１０４０）と仮逓倍数Ｎｋ（＝１０３４）との差が６なので、望ましい画像データと実際の画像データＰＤ（ＡＤ）との相対的な位相は、１ラインで６周期分（１２π）だけずれることになる。なお、図３２はアドレス０における位相のずれを基準として描いている。

図３３（ａ）は、図３２の位相のずれを、アドレスのずれに置き換えたグラフである。ここで、２πの位相が、１アドレスに相当する。図３３（ａ）の縦軸は、望ましい画像データの仮想的なアドレスと、実際の画像データＰＤ（ＡＤ）のアドレスとの間のずれを意味している。ラインメモリ４のアドレスＡＤが０から始まっているとすると、０から１０３３の実際のアドレスに、本来ならば０から１０３９のアドレスに書き込まれるべき画像データが書込まれている。従って、図３３（ａ）において実線で示すように、実際のアドレスＡＤに比例して、アドレスの相対的なずれが０から６まで変化する。

図３４は、第６実施例において処理される種々の画像データを示す説明図である。図３４（ａ）は、図３１のステップＵ４においてＲＡＭ９に記憶された画像データＰＤ（ＡＤ）のレベル変化を示している。この画像データＰＤ（ＡＤ）は、実際のパーソナルコンピュータが生成した文字を表示するためのデータをサンプリングしたものであり、ビートが生じていることがわかる。このビートは、望ましい逓倍数Ｎｄと仮逓倍数Ｎｋとの差の数だけ生じるが、図３４（ａ）では有効信号領域の部分だけが見えている。ブランキングまで含んだビートの数を調べることによって、水平方向の総画素数、すなわち最適逓倍数Ｎｄを決定することができる。

図３１のステップＵ５では、ＣＰＵ８から位相制御回路２０に位相制御信号７０４を送り、ドットクロック２０２の位相を反転させる。ステップＵ６ではステップＵ３と全く同様に、ラインメモリ４に１ラインの画像データを記憶させる。次にステップＵ７では、ステップＵ４と同様に、ラインメモリ４から画像データＰＥ（ＡＤ）を読み出してＲＡＭ９に記憶する。図３４（ｂ）は、ステップＵ７でＲＡＭ９に記憶された画像データＰＥ（ＡＤ）のレベル変化を示している。

図３３（ｂ）には、ステップＵ７で得られた画像データＰＥ（ＡＤ）に関するアドレスのずれが示されている。同じアドレスＡＤs1で比較すると、図３３（ａ）の点２０３における画像データＰＤ（ＡＤ）は、図３５（ｂ）のドットクロックの立ち上がりにおいて、映像信号１０１の安定領域をサンプリングして得られたデータである。一方、図３３（ｂ）の点２０４における画像データＰＥ（ＡＤ）は、図３５のドットクロックの立ち上がりにおいて、映像信号１０１の過渡領域をサンプリングして得られたデータである。図３３（ａ），（ｂ）に示す他のアドレスＡＤs2では、上述とは逆に、図３３（ａ）の点２０５における画像データＰＤ（ＡＤ）が映像信号１０１の過渡領域をサンプリングして得られたデータであり、図３３（ｂ）の点２０６における画像データＰＥ（ＡＤ）が安定領域をサンプリングして得られたデータである。

図３４（ａ）に示す画像データＰＤ（ＡＤ）において、データレベルが交差しているように見えるのは、図３３（ａ）の点２０５のように、映像信号１０１の過渡領域をサンプリングしているので、振幅が低下しているからである。図３４（ｂ）の画像データＰＥ（ＡＤ）についても同様である。データレベルが交差している部分は、表示素子３では縦線のようなノイズとして見える。

図３１のステップＵ８では、前記の２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の相関演算により、１ライン中のビート数を求める。図３６は、ステップＵ８の詳細手順を示すフローチャートである。

ステップＵ２１では、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）をそれぞれ２値化して、２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）を生成する。この２値化処理は、例えば画像データの最大振幅の１／２のところにスレシュホールドを設け、これを越えた画像データに１を割り当て、これ未満の画像データに０を割り当てることによって実行できる。

ステップＵ２２では、これら２つの２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）の排他的論理和（ＥＸ−ＯＲ）をとる。すなわち、各アドレスＡＤについて、２つの２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）が一致していれば０が出力され、異なれば１が出力される。つまり、アナログ映像信号１０１の同じ画素のデータが画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）において同じアドレス位置に書込まれていれば、そのアドレスにおける排他的論理和出力は０となる。一方、別のアドレスに書込まれている場合には、排他的論理和出力は１となる。但し、後者の場合にも、アナログ映像信号の隣接画素のデータが偶然に一致している時には、その排他的論理和出力は０となる。

図３７は、２つの２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）のレベル変化と、それらの排他的論理和出力との関係を示す説明図である。図３７（ａ）は前述した図３２と同じように、位相のずれとアドレスＡＤとの関係を示すグラフであるが、図３７（ａ）では位相が０〜２πの範囲だけを示している。図３７（ｂ）はアナログ映像信号１０１のレベル変化を示している。ここでは、安定領域におけるレベルが比較的高い（すなわち、輝度が高い）画像の例を用いている。図３７（ｃ）は、画像データＰＤ（ＡＤ）のサンプリングタイミング（クロックの立ち上がり）と、この画像データＰＤ（ＡＤ）を２値化して得られた２値データＰＦ（ＡＤ）の値とを示している。

図３７（ｃ），（ｄ）に示されている２つのドットクロック波形は、位相がπだけずれている。図３７（ｅ）の最初の排他的論理和出力は、映像信号の異なる画素をサンプリングして得られた２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）から得られているので、その値は１となる。一方、図３７（ｅ）の２番目の排他的論理和出力は、同じ画素をサンプリングして得られた２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）から得られているので、その値は０となる。図３７（ｅ）の３番目の排他的論理和出力も同様である。図３７（ｂ）と（ｃ）を比較すれば解るように、映像信号１０１の位相と、ドットクロックの位相とは、アドレスＡＤに比例して次第にずれてゆく。従って、２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）の相関（この例では排他的論理和出力）も、アドレスＡＤとともに次第に変化する。図３７（ａ）に示すような、２πの位相ずれに相当するアドレス範囲の始点と終点では、映像信号１０１（図３７（ｂ））とドットクロック（図３７（ｃ），（ｄ））の相対関係が一致しており、一方、その間のアドレスでは両者の相対関係がアドレスＡＤとともに直線的に変化する。従って、図３７（ｅ）に示す排他的論理和出力の１と０のパターンは、映像信号のパターンによって異なるが、少なくとも画像データＰＤ（ＡＤ）（またはＰＥ（ＡＤ））に含まれているビート成分を含むように現れる。

なお、映像信号１０１と水平同期信号１０２の位相関係は不定であるので、水平同期信号１０２から生成されるドットクロック２０２とデジタル映像信号１１０の相対的な位相も不定である。従って、画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）のアドレスのずれは、前述した図３３（ａ），（ｂ）に破線で示したように、前後に１だけずれることがある。

そこで、図３６のステップＵ２２においては、２つの２値データＰＦ（ＡＤ），ＰＧ（ＡＤ）の排他的論理和を取る際に、第２の２値データＰＧ（ＡＤ）として、第１の２値データＰＦ（ＡＤ）と同じアドレスのデータＰＧ（ＡＤ）と、１つ前のアドレスのデータＰＧ（ＡＤ−１）と、１つ後のアドレスのデータＰＧ（ＡＤ＋１）とを使用する。すなわち、以下の数式１５に示す３つの排他的論理和出力Ａ（ＡＤ），Ｂ（ＡＤ）Ｃ（ＡＤ）が求められる。

なお、これらの排他的論理和出力Ａ（ＡＤ），Ｂ（ＡＤ）Ｃ（ＡＤ）は、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の相関を示すデータなので、以下では「相関データ」とも呼ぶ。

図３４（ｃ）〜（ｅ）には、これらの３種類の排他的論理和出力Ａ（ＡＤ），Ｂ（ＡＤ），Ｃ（ＡＤ）の一例が示されている。図３４（ｃ）の出力Ａ（ＡＤ）では、図３４（ａ），（ｂ）に示す画像データＰＤ（ＡＤ）、ＰＥ（ＡＤ）のビートとは無関係なデータになっており、画像データＰＤ（ＡＤ）、ＰＥ（ＡＤ）が偶然に一致したところでのみ０レベルが出力されている。

一方、図３４（ｄ），（ｅ）に示す出力Ｂ（ＡＤ），Ｃ（ＡＤ）では、画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）のビートに対応した位置に、０レベルになる部分が現れている。１レベルの部分は、０レベルと同じ周期で出る傾向にはあるが、偶然にデータが一致するところがあるので必ずしも連続した部分としては現れず、１レベルの部分の途中に０レベルが時々現れている。

２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）に含まれるビートの数は、図３４（ｄ），（ｅ）に示す２つの排他的論理和出力Ｂ（ＡＤ），Ｃ（ＡＤ）の少なくとも一方を分析して、その０レベルと１レベルの出現の周期（または回数）を求めることによって決定できる。特に、２つの排他的論理和出力Ｂ（ＡＤ），Ｃ（ＡＤ）の両方を用いると、以下のように比較的簡単にビートの数（周波数）を検出することができる。

図３６のステップＵ２３では、ＣＰＵ８内の図示しないレジスタを使用し、２つの排他的論理和出力Ｂ（ＡＤ），Ｃ（ＡＤ）を用いたトグル操作を行った結果をレジスタに登録する。すなわち、アドレスＡＤを０からインクリメントしていき、２つの排他的論理和出力Ｂ（ＡＤ），Ｃ（ＡＤ）の一方が立上がったらレジスタをセットし、他方が立上がったらレジスタをリセットすることによって、ビートの検出を行う。

ところで、一般には、前述したステップＵ２２で得られた３つの排他的論理和出力Ａ（ＡＤ）、Ｂ（ＡＤ）、Ｃ（ＡＤ）のうちで、いずれがビートに対応する０と１のパターンを有するかは不明である。そこで、トグル操作の結果を登録するためのレジスタとしては、２つのレジスタを準備することが好ましい。図３４（ｆ）に示す第１のレジスタ出力Ｑ１（ＡＤ）は、第１と第２の排他的論理和出力Ａ（ＡＤ），Ｂ（ＡＤ）の立上がりで交互に反転する。一方、図３４（ｇ）に示す第２のレジスタ出力Ｑ２（ＡＤ）は、第２と第３の排他的論理和出力Ｂ（ＡＤ），Ｃ（ＡＤ）の立上がりで交互に反転する。

図３４（ｇ）に示すように、第２のレジスタ出力Ｑ２（ＡＤ）にはビートに対応するパターンを有するデータが得られている。図３６のステップＵ２４では、２つのレジスタＱ１出力（ＡＤ），Ｑ２（ＡＤ）のデータレベルの反転点の周期から、ビートの周期を決定する。

図３８は、第２のレジスタ出力Ｑ２（ＡＤ）においてレベルが反転したアドレスを示す説明図である。反転点は＃１〜＃１１の１１箇所であるが、最初の反転点＃１は有効信号領域の始まりのために反転したものであり、無効な反転点であるので除外し、残りの１０箇所の反転点の相互の距離の平均値を求める。即ち、図３８の例では、反転点の距離の平均値は（８５３−８７）／９＝８５．１となる。この値は、ビートの半周期に相当する。

ところで、図３４（ｆ），（ｇ）の２つのレジスタ出力Ｑ１（ＡＤ），Ｑ２（ＡＤ）のうちで、いずれがビートに対応したパターンを有しているか、を決定する必要がある。図３４（ｆ），（ｇ）を観察すれば理解できるように、レジスタ出力の波形の特徴として、ビートの周期で変化するレベルパターンを有している場合には、レベルの平均値が０．５に近くなる。一方、ビートに無関係なパターンを有している場合には、レジスタのセットまたはリセットのいずれかが非常に多く入るので、レベルの平均値は１または０に近い値となる。

そこで、図３６のステップＵ２５では、２つのレジスタ出力Ｑ１（ＡＤ），Ｑ２（ＡＤ）についてレベルの平均値をそれぞれ求め、０．５に近い方のレジスタ出力を採用する。図３４（ｆ），（ｇ）に示す例では、第１のレジスタ出力Ｑ１（ＡＤ）ではレベルの平均値が０．９１であり、第２のレジスタ出力Ｑ２（ＡＤ）ではレベルの平均値は０．５１になる。従って、第２のレジスタ出力Ｑ２（ＡＤ）が、ビートに対応したレベルパターンを有しているものと決定される。そして、第２のレジスタ出力Ｑ２（ＡＤ）の反転点の距離の平均値（８５．１）がビートの１／２周期を示しているものとして採用される。

なお、レジスタ出力Ｑ１（ＡＤ）またはＱ２（ＡＤ）にビートの周期に対応する波形が現れている場合にも、アドレスのずれが生じる過渡的な部分において、ビートの周期の１／１０以下程度の周期でレベル反転が生じるときがある。そのような場合を考慮して、ステップＵ２４で仮に反転点の間の距離の平均値を求め、その１／５程度より短いアドレスの差分ではレジスタのセット、リセットの動作を無効にするようなマスクを設定し、再度ステップＵ２３、ステップＵ２４を実施すればよい。こうすることにより、ビート周期の誤検出を避けることができる。

図３１のステップＵ９では最適逓倍数Ｎｄを演算する。この実施例では、仮逓倍数Ｎｋは１０３４であり、ステップＵ８で求めた反転点間の距離の平均値は、８５．１である。反転間の距離の平均値はビートの半周期に相当するアドレスの差分である。従って、水平総画素数に相当する１周期（すなわち水平１ライン）でのビート数は、１０３４／（８５．１＊２）＝６．０８となる。但し、ビート数は必ず整数となるから、求めるビート数は６である。一般には、最適逓倍数Ｎｄは、以下の数式１６で求められる。

ここで、Ｎｂはビート数、Ｌavは反転点間の距離の平均値である。また、ＩＮＴ［］はかっこ内を整数化（切り捨て）する演算を示している。かっこ内の０．５は、四捨五入の演算を行うために付加されている。なお、四捨五入を行わずに、単に切り捨てによる整数化を行っても良い。

望ましい逓倍数Ｎｄは、仮逓倍数Ｎｋ（＝１０３４）をビート数Ｎｂ（＝６）で補正（加算または減算）することによって得られる。上記の例では、望ましい逓倍数は１０４０または１０２８となる。ステップＵ１０では、このようにして求めた最適逓倍数ＮｄをＰＬＬ回路７の分周回路６４に設定する。

なお、ステップＵ９では、望ましい逓倍数Ｎｄに対して２つの値（１０２８，１０４０）が得られるので、まず、いずれか一方をＰＬＬ回路７に設定して、ステップＵ２〜ステップＵ９を再度実施する。この時、逓倍数が不適当であれば、ビート数が２倍になるので、どちらが正しい値であるのかの判別は容易である。一方の逓倍数の値が不適当な場合には、他方の逓倍数の値をＰＬＬ回路７に設定すればよい。

上述したように、第６実施例によれば、位相を反転させた２つのドットクロックでそれぞれサンプリングされた２つの画像データの相関演算を行うことによって、１ラインに含まれるビート数（ビート周期）を得ることができる。このビート数で仮逓倍数を補正することによって、映像信号１０１をサンプリングする適切なドットクロックを得るための望ましい逓倍数Ｎｄを決定することができる。

Ｇ．第７実施例：
第７実施例は、図３１に示すステップＵ１〜ステップＵ７，Ｕ９の処理内容は第６実施例と同じであり、ステップＵ８の詳細手順が異なるだけである。前述したように、ステップＵ８では、互いに位相の異なる２種類のドットクロックでそれぞれサンプリングされた２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の相関演算を行うことによって、ビート周期のアドレスの数を求めている。

図３９は、第７実施例におけるステップＵ８の詳細手順を示すフローチャートである。ステップＵ３１では、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の差分の絶対値をとる。すなわち、各アドレスＡＤにおいて、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の値が一致していれば０が出力され、一致していなければ、最大でデジタル映像信号１１０のフルスケールの値が出力される。前述した図３３（ａ），（ｂ）を比較すればわかるように、アドレスのずれの階段状の変化は、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）において異なる位置に生じている（具体的には、アドレスのずれの１／２に相当する期間だけずれている）。また、両者のアドレスのずれ量が一致する部分が、ビートの周期と同じ周期で現れる。従って、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の差分は、ビートの周期で０になる。

なお、第６実施例においても述べたように、アナログ映像信号１０１と水平同期信号１０２の位相関係は不定であるので、ドットクロック２０２とデジタル映像信号１１０の相対的な位相も不定である。従って、画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）のアドレスのずれは、図３３（ａ），（ｂ）に破線で示したように、前後に１だけずれることがある。

そこで、図３９のステップＵ３１では、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の差分を取る際に、第２の画像データＰＥ（ＡＤ）として、第１の画像データＰＤ（ＡＤ）と同じアドレスのデータＰＥ（ＡＤ）と、１つ前のアドレスのデータＰＥ（ＡＤ−１）と、１つ後のアドレスのデータＰＥ（ＡＤ＋１）とを使用する。すなわち、以下の数式１７に示す３つの差分データＦ（ＡＤ），Ｇ（ＡＤ），Ｈ（ＡＤ）が得られる。

次にステップＵ３２ではステップＵ３１で求めた３つの差分データＦ（ＡＤ），Ｇ（ＡＤ），Ｈ（ＡＤ）のデータを２値化して、３つの２値データＡ’（ＡＤ），Ｂ’（ＡＤ），Ｃ’（ＡＤ）を求める。

こうして得られた３つの差分データＡ’（ＡＤ），Ｂ’（ＡＤ），Ｃ’（ＡＤ）は、第６実施例で得られた３つの排他的論理和出力データＡ（ＡＤ），Ｂ（ＡＤ），Ｃ（ＡＤ）と等価な相関データである。すなわち、３つの差分データＡ’（ＡＤ），Ｂ’（ＡＤ），Ｃ’（ＡＤ）は、前述した図３４（ｃ），（ｄ），（ｅ）に示すものとほぼ同じパターンを有している。

図３９のステップＵ３３，Ｕ３４，Ｕ３５は、図３６に示す第６実施例のステップＵ２３，Ｕ２４，Ｕ２５と同じである。すなわち、２組の差分データ｛Ａ’（ＡＤ），Ｂ’（ＡＤ）｝，｛Ｂ’（ＡＤ），Ｃ’（ＡＤ）｝のそれぞれでトグル操作を行ない、２つのレジスタにその結果を記憶する。そして、レジスタ出力Ｑ１（ＡＤ），Ｑ２（ＡＤ）のデータパターンの反転点の距離の平均値から、ビート数Ｎｂを決定する。

以上の説明から解るように、第７実施例は、ステップＵ３１において、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の相関（すなわち差分）を取った後で、相関を示すデータＦ（ＡＤ），Ｇ（ＡＤ），Ｈ（ＡＤ）を２値化しているのに対して、前述した第６実施例（図３６）では２つの画像データの２値化処理（ステップＵ２１）の後で、２つの２値データの相関を取る演算（ステップＵ２２の排他的論理和）を行っている。換言すれば、第６実施例と第７実施例とは、相関演算（差分や排他的論理和などの狭義の相関演算）と、２値化処理との順序を逆にしたものであり、ほぼ等価な相関演算処理（２値化を含めた広義の相関演算）を実現していると見ることができる。この例からも解るように、２つの画像データＰＤ（ＡＤ），ＰＥ（ＡＤ）の相関を取る演算としては、上述したもの以外の種々の処理を採用することができる。但し、上述した排他的論理和や差分を用いた相関演算は、演算が単純なので、短時間で演算結果を得ることができるという利点がある。

また、第６および第７実施例では、図３４（ｃ），（ｄ），（ｅ）に示す３つの相関データＡ（ＡＤ），Ｂ（ＡＤ），Ｃ（ＡＤ）の２つの組合せを用いてビート数Ｎｂを決定していたが、３つの相関データＡ（ＡＤ），Ｂ（ＡＤ），Ｃ（ＡＤ）のうちの少なくとも１つを用いてビート数Ｎｂを決定することも可能である。

例えば、まず、第１の相関データＡ（ＡＤ）を１ライン分の２値画像データと見なして、１レベルの画素を所定の幅（例えば１０画素）だけ太らせ処理した後に、同じ幅で細らせ処理を行うことによって、細かなレベル変動を消去することができる。こうして得られた相関データに基づいて、前述した図３６のステップＵ２４と同様にレベルの反転点間の平均距離を求めることによって、ビート数Ｎｂを決定することができる。第２および第３の相関データＢ（ＡＤ），Ｃ（ＡＤ）についても、同様にしてビート数Ｎｂを求めることができる。この時、第１の相関データＡ（ＡＤ）から確からしいビート数Ｎｂが得られる場合（例えば、太らせ処理および細らせ処理後の相関データの平均値が約０．５である場合）には、第２と第３の相関データＢ（ＡＤ），Ｃ（ＡＤ）についての処理を省略することができる。

ビート数Ｎｂを求める他の方法では、まず、第１の相関データＡ（ＡＤ）において、所定の間隔（例えば１０画素）以下のレベル変動を無視することによって、この所定の間隔以上のレベル変動のみを抽出する。この処理は、広義のフィルタリング処理の一種である。こうして得られた相関データに基づいて、前述した図３６のステップＵ２４と同様にレベルの反転点間の平均距離を求めることによっても、ビート数Ｎｂを決定することができる。

上述した第６および第７実施例によれば、１ラインの総画素数（即ち水平方向のブランキングと表示領域の画素数の合計の水平総画素数）が不明でも、画像データを処理することによって最適逓倍数を自動的に決定し、この最適逓倍数を用いて望ましいドットクロックを生成することができる。このドットクロックを用いてアナログ映像信号１０１をサンプリングすれば、ビートによる縦線が現れたり情報が欠落したりすることのない画像を表示することができる。

なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。

（１）上記実施例において、ハードウェアによって実現されていた構成の一部をソフトウェアに置き換えるようにしてもよく、逆に、ソフトウェアによって実現されていた構成の一部をハードウェアに置き換えるようにしてもよい。

（２）この発明は、映像信号１０１に応じて表示素子３に映像を表示する際に使用されるドットクロックの調整に限らず、一般に、映像信号のためのドットクロック信号の調整を行う種々の場合に適用することができる。例えば、映像信号をメモリに記憶する際に使用されるドットクロック信号の調整にも適用することができ、また、映像信号に応じて映像をプリンタに出力する際に使用されるドットクロック信号の調整にも適用することができる。

（３）第１実施例および第２実施例で説明したドットクロックの位相調整処理と、第３実施例ないし第７実施例で説明したドットクロックの周波数調整処理は、それぞれ別個に実行することもでき、また、組み合わせて実行することもできる。位相調整処理と周波数調整処理とを組合せる場合には、まず、周波数調整処理を行って望ましい周波数を有するドットクロックを生成し、その後、位相調整処理を行うことが好ましい。こうすれば、ドットクロックでサンプリングされた画像データに基づいて、ドットクロックの適切な周波数と位相とをそれぞれ自動的に設定することができる。

（４）なお、ドットクロックの望ましい位相は、装置の環境（温度等）に依存する。特に、装置の起動時には装置環境が変化しやすいので、ドットクロックの望ましい位相もこれに応じて変化する。従って、装置の起動後の一定時間（例えば３０分間）は、位相調整処理を一定時間（例えば１０分間）毎に自動的に行うようにしてもよい。こうすれば、装置環境の変化に応じてドットクロックの位相を自動的に再調整することができる。

１…Ａ／Ｄコンバータ
２…駆動回路
３…表示素子
４…ラインメモリ
５…表示タイミング制御回路
６…書込タイミング制御回路
７…ＰＬＬ回路
８…ＣＰＵ
９…ＲＡＭ
１０…遅延回路
１１…ＯＲ回路
１２…メインメモリ
１４…不揮発性メモリ
１５…位相決定手段
１６…遅延量設定手段
１７…演算手段
１８…逓倍数設定手段
２０…位相制御回路
３１…ゲート素子
３２…マルチプレクサ
６１…位相周波数比較回路
６２…ローパスフィルタ
６３…ＶＣＯ
６４…分周器
６５…加算回路
１０１…アナログ映像信号
１０２…水平同期信号
１０３…垂直同期信号
１０５…遅延制御信号
１０６…加算信号
１１０…デジタル映像信号
２００…参照クロック信号
２０１…ドットクロック（サンプリングクロック）
２０２…ドットクロック（サンプリングクロック）
３０１…有効信号領域
３０２…ブランキング領域
４０１…遅延素子
４０２…加算器
４０３…乗算器
５０２…書込みイネーブル信号
７０１…書込みアーム信号
７０３…逓倍数設定信号
７０４…位相制御信号
８２０〜８２４…遅延回路
８３０〜８３４…加算回路

Claims (10)

1. 映像信号のためのドットクロック信号の位相を調整する方法であって、
   （ａ）互いに異なる複数の遅延量を与えて複数のドットクロック信号を生成し、各ドットクロック信号を用いて前記映像信号をサンプリングすることによって、画面の同一位置における画像をそれぞれ表す複数組の画像データを取得する工程と、
   （ｂ）各組の画像データに関して所定の演算をそれぞれ行うことによって、前記位相関係を示す位相関係指標を前記各組の画像データに関して算出するとともに、前記複数組の画像データに関する前記位相関係指標に基づいて、前記ドットクロック信号に適用すべき望ましい位相を決定する工程と、
   （ｃ）前記望ましい位相を有するように前記ドットクロック信号の遅延量を設定する工程と、
   を備え、
   前記工程（ｂ）は、
   （１）前記複数の遅延量に対応する前記複数組の画像データのそれぞれに関して、隣接する画素位置における画像データ値の差分の絶対値の和を与える関数の演算結果である関数値を求めることによって、前記複数の遅延量に関連付けられた複数の前記関数値を前記複数の遅延量に対する前記位相関係指標としてそれぞれ求める工程と、
   （２）前記複数の遅延量に対応付けられた前記複数の関数値のうちの極値を決定する工程と、
   （３）前記複数の遅延量の中で、前記関数値の極値に関連づけられた遅延量を、前記望ましい位相を得るための遅延量として選択する工程と、
   を備える、ドットクロック調整方法。
2. 請求項１記載のドットクロック調整方法であって、
   前記複数の遅延量の範囲は、少なくとも２πの位相に相当する範囲である、ドットクロック調整方法。
3. 請求項１または請求項２記載のドットクロック調整方法であって、
   前記複数の遅延量は相互に一定の差分を有する、ドットクロック調整方法。
4. 請求項１ないし請求項３のいずれかに記載のドットクロック調整方法であって、
   前記遅延量を順次変更する度に、前記工程（１）と前記工程（２）とを実行し、前記関数値の極値が得られた時点で前記工程（ａ）ないし（ｃ）の処理を終了する、ドットクロック調整方法。
5. 映像信号のためのドットクロック信号の位相を調整する装置であって、
   互いに異なる複数の遅延量を与えて複数のドットクロック信号を生成し、各ドットクロック信号を用いて前記映像信号をサンプリングすることによって、画面の同一位置における画像をそれぞれ表す複数組の画像データを取得するサンプリング手段と、
   各組の画像データに関して所定の演算をそれぞれ行うことによって、前記位相関係を示す位相関係指標を前記各組の画像データに関して算出するとともに、前記複数組の画像データに関する前記位相関係指標に基づいて、前記ドットクロック信号に適用すべき望ましい位相を決定する位相決定手段と、
   前記望ましい位相を有するように前記ドットクロック信号の遅延量を設定する遅延量設定手段と、
   を備え、
   前記位相決定手段は、
   前記複数の遅延量に対応する前記複数組の画像データのそれぞれに関して、隣接する画素位置における画像データ値の差分の絶対値の和を与える関数の演算結果である関数値を求めることによって、前記複数の遅延量に関連付けられた複数の前記関数値を前記複数の遅延量に対する前記位相関係指標としてそれぞれ求め、
   前記複数の遅延量に対応付けられた前記複数の前記関数値のうちの極値を決定し、
   前記複数の遅延量の中で、前記関数値の極値に関連づけられた遅延量を、前記望ましい位相を得るための遅延量として選択する、ドットクロック調整装置。
6. 映像信号を標本化するサンプリング回路に与えるためのドットクロック信号を再生するドットクロック再生回路であって、
   前記映像信号の水平同期信号の周波数を所定の逓倍数で逓倍して参照クロック信号を生成するＰＬＬ回路と、
   前記参照クロック信号を所定の時間遅延することによって、前記ドットクロック信号を生成する遅延回路と、
   前記サンプリング回路から出力される少なくとも１ライン分の画像データを記憶する記憶手段と、
   前記記憶手段における前記画像データの書込みを制御するとともに、前記記憶手段に記憶されたデータを読み出して所定の演算を実行し、該演算結果に基づき、前記映像信号と前記ドットクロック信号との間の位相関係が望ましいものになるように前記遅延回路の遅延時間を設定する遅延時間設定手段と、
   前記逓倍数を所定の値だけ増減してオフセットを与える加算手段と、
   を備え、
   前記所定の演算は、隣接する画素位置における画像データ値の差分の絶対値の和を与える関数の演算結果である関数値を求める演算であり、
   前記遅延時間設定手段は、増減された逓倍数に関して前記演算を実行することによって複数の遅延時間に関連付けられた複数の関数値を求めるとともに、前記複数の関数値のうちのピーク値に対応する遅延時間を前記遅延回路に設定する、ドットクロック再生回路。
7. 請求項６記載のドットクロック再生回路であって、
   前記遅延時間設定手段は、
   前記加算手段を用いて前記ＰＬＬ回路に第１の逓倍数を設定して前記記憶手段に書き込んだ後に読み出した第１の画像データと、前記ＰＬＬ回路に第２の逓倍数を設定して前記記憶手段に書き込んだ後に読み出した第２の画像データとを用いて前記所定の演算を行うことによって、前記最適位相を与える遅延時間を決定する手段を備える、ドットクロック再生回路。
8. 請求項７記載のドットクロック再生回路であって、
   前記遅延時間設定手段は、
   前記第１の画像データの中で、画像データ値が一定レベル以下の画素位置に対して、前記第１と第２の画像データの画像データ値を前後の画像データ値から補間する補間演算をそれぞれ施す手段を備える、ドットクロック再生回路。
9. 請求項７または請求項８のいずれかに記載のドットクロック再生回路であって、
   前記所定の演算は、前記１ライン分の画像データを複数のブロックに分割して実行され、前記分割における分割数は、前記第１と第２の逓倍数の差分を前記ドットクロック信号の周波数と前記遅延回路の最少遅延差との積で除した値の整数倍に等しく設定される、ドットクロック再生回路。
10. 請求項７ないし請求項９のいずれか一項に記載のドットクロック再生回路であって、
    前記第１と第２の逓倍数の差は、＋２または−２である、ドットクロック再生回路。

Images