JPH07306668A

JPH07306668A - クロック・スキューを最小限に抑えたドット・クロック発生

Info

Publication number: JPH07306668A
Application number: JP7075244A
Authority: JP
Inventors: Steven J Kommrusch; スティーヴン・ジェイ・コムラッシュ; Bradly J Foster; ブラッドリー・ジェイ・フォスター
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1994-03-31
Filing date: 1995-03-31
Publication date: 1995-11-21
Also published as: US5539473A

Abstract

(57)【要約】（修正有）【構成】画素クロック発生システムが、A/D変換器１４
用の画素クロックを発生する電圧制御発振器を有する。
画素クロック同期発生器２４が、画素クロック信号のサ
イクルをカウントし、画素クロック同期信号を発生す
る。アナログビデオ信号が、アナログビデオ同期信号を
作り出すために第１差動バッファ４２ａに、そして第１
記憶素子３４ａを介して位相検出器２６に通される。画
素クロック同期信号が、第２記憶素子３４ｂそして第２
差動バッファ４２ｂを介してPD２６に通される。第２バ
ッファ４２ｂが、画素クロック同期信号のエッジと、画
素クロック信号のサンプリング・エッジとを厳密に一致
させる。さらに、第１と第２のバッファ４２ａ，４２ｂ
及び記憶素子３４ａ，３４ｂが、アナログビデオ同期信
号と画素クロック同期信号に同様の伝搬時間遅延を導入
する。【効果】位相検出器２６が、同期信号の位相を正確に比
較し、高度に正確な電圧制御信号を発生し、高精度の画
素クロック信号が生じる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオ信号の処理に関
し、特に、位相ロック式ループを使用して、アナログビ
デオ信号から画素（ピクセル）に対するドット・クロッ
ク信号をより正確に発生するためのシステムおよび方法
に関する。

【０００２】

【従来の技術】図１には、アナログビデオ・ディスプレ
イを駆動するための典型的なアナログビデオ信号１１が
示されている。図１に示すように、アナログビデオ信号
１１は、フロントポーチ１４ａ及びバックポーチ１４ｂ
を有するブランクレベル、及び同期（ｓｙｎｃ）レベル
を含む、他の掃引及びｓｙｎｃ信号と組み合わせた、ア
ナログ・データ信号のライン１２を有する複合信号であ
る。ブランク期間１４’は、アナログビデオ信号１１が
フロントポーチ１４ａ、ｓｙｎｃレベル１６、及びバッ
クポーチ１４ｂを示す時間期間として定義され、ｓｙｎ
ｃ期間１６’は、アナログビデオ信号１１が、ｓｙｎｃ
レベル１６を示す時間期間として定義される。フロント
ポーチ１４ａは、本質的に、ビームが走査線の終わりか
ら次の走査線の始めまで掃引する際、ラスタ・ディスプ
レイに関連した電子ビームに指示を与えて、オフにする
ものである。ｓｙｎｃレベル１６は、電子ビームに指示
を与え、その時間期間に基づいて、走査線またはフレー
ムを変化させ、及び／又はカウンタ及び他の支援回路を
リセットする。ｓｙｎｃレベル１６が、走査線に指示を
与える場合、「水平ｓｙｎｃ」（Ｈｓｙｎｃ）と呼ばれ
る。ｓｙｎｃレベル１６が、フレームに指示を与える場
合、すなわち、延長時間期間を示す場合、「垂直ｓｙｎ
ｃ」（Ｖｓｙｎｃ）と呼ばれる。さらに、バックポーチ
１４ｂは、新しい走査線またはフレームに作用する前
に、電子ビーム及び他の支援回路の初期設定を可能にす
る。

【０００３】アナログビデオ・ディスプレイが、マルチ
・カラーの場合、一般に、赤、緑、及び、青のような各
カラーに対して、アナログビデオ信号１１の１つが割り
当てられる。しかし、アナログビデオ信号のうちの１つ
だけが、例えば、緑に割り当てられた１つのアナログビ
デオ信号が、通常ｓｙｎｃレベル１６を有する。

【０００４】最近、業界には、アナログビデオ信号とは
対照的な、デジタル画素データによって駆動されるビデ
オ・ディスプレイを開発しようとする傾向がある。こう
したデジタルビデオ・ディスプレイの一例が、日本のシ
ャープによって製造され、市販されているモデルＬＱ１
２Ｄ０１１ＴＦＴＬＣＤフラット・パネル・ディス
プレイである。従って、最近では、図１のアナログビデ
オ信号１１をデジタル画素データに変換して、デジタル
制御ディスプレイを駆動するのが望ましくなってきた。
このプロセスについては、図１を参照して、グラフで解
説することが可能である。図１を参照すると、アナログ
ビデオ信号１１をデジタル画素データに変換するプロセ
スにおいて、アナログ・データ信号１２は、所与の時点
における振幅に基づいて、一連のデジタル・コードに変
換される。シャープのデジタル・ディスプレイ装置の場
合、アナログビデオ信号１１がＲＳ３４３Ａ工業規格に
準拠していれば、一般に、特定のカラーについて２５６
の異なる輝度レベルを表すアナログ・データ１２を、図
１にレベル０〜７で表した、８つだけの輝度レベルに変
換しなければならない。最低でありえるカラー輝度レベ
ルは、一般に、「黒」レベルと呼ばれ、一方、最高であ
りえるカラー輝度レベルは、一般に、「白」レベルと呼
ばれる。

【０００５】アナログ・データ信号１２をデジタル画素
データ、すなわち、一連のデジタル・コードに変換する
ためには、ドット（ピクセル）・クロック信号を発生し
て、アナログビデオ信号１１を生じた元来のドット・ク
ロックと同期させなければならない。一般に、ドット・
クロック信号は、図２に示すように、位相ロック式ルー
プ（ＰＬＬ）１９を用いるドット・クロック発生システ
ム１７によって発生する。図２に示すように、接続１３
におけるアナログビデオ信号１１は、アナログ・デジタ
ル変換器（ＡＤＣ）１４を介して、本質的に、一連のデ
ジタル・コードまたはバイトである、接続１５における
デジタル画素データに変換される。さらに、ＡＤＣ１４
は、接続１８における位相ロック式ループ１９からのド
ット・クロック信号によって刻時される。位相ロック式
ループ１９は、接続２２において、ｓｙｎｃレベル１６
（図１）の存在を示すアナログビデオｓｙｎｃ信号を発
生するアナログビデオｓｙｎｃ分離器２１と、接続１８
においてドット・クロック信号を発生するための電圧制
御発振器（ＶＣＯ）２３と、接続１８のドット・クロッ
ク信号を接続２５のドット・クロックｓｙｎｃ信号に変
換するためのドット・クロックｓｙｎｃ発生器２４と、
接続２２におけるアナログビデオｓｙｎｃ信号の位相と
接続２５におけるドット・クロックｓｙｎｃ信号の位相
を比較して、それぞれの接続２８ａ、２８ｂにアップ位
相制御信号及びダウン位相制御信号を発生するための位
相検出器２６と、接続２８ａ及び２８ｂで制御信号を受
信し、ＶＣＯ２３から出力される接続１８におけるドッ
ト・クロック信号の周波数を高くしたり、低くしたりす
るため、接続３１の電圧制御信号をＶＣＯ２３に供給す
るループ・フィルタとから構成される。要するに、ルー
プ・フィルタ２７は、接続２８ａ、２８ｂの制御信号を
ＶＣＯ２３を制御するための電圧振幅に変換する。一般
に、絶対電圧の上昇は、絶対周波数の上昇に対応する。
最後に、通常は、ＶＣＯ２３、位相検出器２６、また
は、ループ・フィルタ２７のように、ＰＬＬ１９を同調
させて、ドット・クロックｓｙｎｃ信号とアナログビデ
オｓｙｎｃ信号を整合させる、ＰＬＬ１９に関連した調
整機構が設けられている。

【０００６】ドット・クロック発生システム１７の一般
的な動作は次の通りである。まず、ＶＣＯ２３は自励発
振器である。アナログビデオ信号１１が、アナログビデ
オｓｙｎｃ分離器２１に送られ、該分離器は、アナログ
ビデオ信号１１のブランク・レベル１４を超える任意の
部分を除去することによって、アナログビデオ信号１１
からｓｙｎｃレベル１８を分離出力する。結果生じる接
続２２のアナログビデオｓｙｎｃ信号と接続２５のドッ
ト・クロックｓｙｎｃ信号とが、位相検出器２６によっ
て比較される。接続２２におけるアナログビデオｓｙｎ
ｃ信号のエッジ（立ち上がりまたは立ち下がり）が、接
続２５におけるドット・クロックｓｙｎｃ信号のエッジ
に先行する場合、位相検出器２６は、ＶＣＯ２３が、接
続２７ａにおけるアップ制御信号を介して接続１８にお
けるドット・クロック信号の周波数を上昇させるように
しむける。代わりに、接続２２におけるアナログビデオ
ｓｙｎｃ信号のエッジが、接続２５におけるドット・ク
ロックｓｙｎｃ信号に遅れる場合、位相検出器２６は、
ＶＣＯ２３が、接続２７ｂにおけるダウン制御信号を介
して接続１８におけるドット・クロック信号の周波数を
低下させるようにしむける。従って、接続２５のドット
・クロックｓｙｎｃ信号は、最終的には、接続２２にお
けるアナログビデオｓｙｎｃ信号に一致し、結果とし
て、接続１８のドット・クロック信号は、アナログビデ
オ信号１１内の接続１２のアナログ・データ信号を生じ
たドット・クロックと一致する。次に、接続１８のドッ
ト・クロック信号を利用して、ＡＤＣ１４が刻時され、
アナログビデオ信号１１が、デジタル画素データ１５に
変換される。

【０００７】

【発明が解決しようとする課題】図２のシステム１７で
例示のように、先行技術によるドット・クロック発生シ
ステムの場合、接続１８におけるドット・クロック信号
の正確な発生が行われない。理由の１つは、アナログビ
デオｓｙｎｃ分離器２１によって、接続２２のアナログ
ビデオｓｙｎｃ信号にあるレベルの伝搬遅延が導入され
るが、この遅延は、接続２５のドット・クロックｓｙｎ
ｃ信号には導入されないということである。従って、位
相ロック式ループによって、接続２５のドット・クロッ
クｓｙｎｃ信号と、アナログビデオ信号１１内における
ｓｙｎｃレベル１６の発生を正確に反映しない、接続２
２のアナログビデオｓｙｎｃ信号との同期がとられるこ
とになる。結果として、接続１８におけるドット・クロ
ック信号は、アナログビデオ信号１１内のアナログ・デ
ータ信号１２を発生したドット・クロックに対して、わ
ずかにスキューを生じることになる。

【０００８】図３には、アナログ・データ信号１２に関
係して、接続１８におけるドット・クロック信号にスキ
ューが生じた場合の、ＡＤＣ１４内におけるアナログ・
デジタル変換がグラフで示されている。接続１８におけ
るドット・クロック信号には、周波数及び／又は位相に
関してスキューを生じる可能性もある（より一般的）。
すなわち、図３に示すように、ｓｙｎｃレベル１４とブ
ランク・レベル１６の間に位置するアナログ・データ１
２は、元来のドット・クロック信号によって刻時された
デジタル・アナログ変換器（ＤＡＣ）からの出力を表す
カラー値に対応した、多くの離散レベル領域から構成さ
れる。例えば、接続１８におけるドット・クロック信号
は、アナログ・データ信号１２に関して周波数と位相の
両方についてスキューを生じるものと思われる。スキュ
ーのため、接続１８におけるドット・クロック信号によ
って、ＡＤＣ１４は、必ずしもレベル領域２９内に含ま
れない位置３２におけるアナログ・データ１２のサンプ
リングを行うことになる。この状態は、結果として、カ
ラー・データの不正確なサンプリング、並びに、大部分
のカラー情報の除去を生じることになる。すなわち、図
３に示すように、位置１におけるサンプリングによっ
て、デジタル画素データ１５が、レベル２９内とは対照
的なレベル領域２９間に位置するアナログ・データ１２
の振幅に基づくものであることが明らかになる。さら
に、レベル領域３４は、接続１８におけるドット・クロ
ック信号にスキューが生じる結果、ＡＤＣ１４によって
事実上スキップされることになる。

【０００９】さらに、メモリへの記憶または表示のため
に、アナログ・テレビジョン信号をデジタル画素データ
に変換するための従来のシステム及びプロセスは、デジ
タル化ディスプレイへの入力のための、アナログビデオ
信号１１の処理に対して適用することはできない。この
理由は、テレビジョン信号が、本質的にアナログのため
である。これら従来のシステムにおけるＡＤＣは単に、
任意の所望画素レート及び位相において、アナログ・テ
レビジョン信号のサンプリングを行うだけである。さら
に、テレビジョン信号は、本来、ドット・クロックから
発生したものではなく、レベル領域２９（図３）を示さ
ないので、画素サンプリング誤差は生じない。

【００１０】従って、本発明の目的は、上述の、業界に
おいては周知のところである、先行技術の欠陥及び不足
を克服することにある。

【００１１】本発明の他の目的は、アナログビデオ信号
から、画素に対するドット・クロック信号をより正確に
発生するためのシステム及び方法を提供することにあ
る。

【００１２】本発明の他の目的は、入力アナログビデオ
信号から再生されるドット・クロック信号と、アナログ
ビデオ信号を作り出すために用いられた元来のドット・
クロック信号との間におけるクロック・スキューを最小
限に抑えるためのシステム及び方法を提供することにあ
る。

【００１３】本発明の他の目的は、アナログビデオ信号
からドット・クロック信号を発生するために利用される
位相ロック式ループ内における伝搬の不確実性及び遅延
の不一致を最小限に抑えるためのシステム及び方法を提
供することにある。

【００１４】本発明の他の目的は、高周波ドット・クロ
ック信号から作り出されたアナログビデオ信号から、ド
ット・クロック信号を正確に発生するためのシステム及
び方法を提供することにある。

【００１５】

【課題を解決するための手段】要するに、本発明は、ド
ット・クロック発生システム及び方法である。該システ
ムは、アナログ・デジタル変換器（ＡＤＣ）のためにド
ット・クロック信号を発生する、可変周波数発振器（電
圧制御発振器（ＶＣＯ）が望ましい）を有する。ドット
・クロック同期（ｓｙｎｃ）発生器が、ドット・クロッ
ク信号のサイクルをカウントし、ドット・クロックｓｙ
ｎｃ信号を発生する。アナログビデオ信号は、第１の差
動バッファに通され、アナログビデオｓｙｎｃ信号が生
じる。アナログビデオｓｙｎｃ信号は、第１のフリップ
・フロップ記憶素子を通って、位相検出器に送られる。
ドット・クロックｓｙｎｃ信号は、第２の記憶素子、さ
らに、第２の差動バッファを通って、位相検出器に送ら
れる。第２の記憶バッファによって、位相検出器が利用
するドット・クロックｓｙｎｃ信号のエッジと、ＡＤＣ
がアナログビデオ信号内におけるアナログ・データのサ
ンプリングを行うために利用する、ドット・クロック信
号のサンプリング・エッジを厳密に一致させることが保
証される。さらに、第１及び第２のバッファ、及び、記
憶素子によって、アナログビデオｓｙｎｃ信号及びドッ
ト・クロックｓｙｎｃ信号に同様の伝搬時間遅延が導入
される。第１及び第２のバッファは、好適には同じ基板
上において近接するように単一の集積回路に配置され、
第１及び第２の記憶素子は、好適には同じ基板上におい
て近接するように単一の集積回路に配置されることが望
ましい。従って、位相検出器は、これらｓｙｎｃ信号の
位相を正確に比較して、電圧制御発振器のために極めて
正確な電圧制御信号を発生し、これによってドット・ク
ロック信号を発生するための発振器によって、高精度の
ドット・クロック信号が生じることになる。

【００１６】本発明は又、位相ロック式ループを利用し
て、アナログビデオ信号から画素に対するドット・クロ
ック信号をより正確に発生するための方法として、概念
化することも可能である。この方法は、発振器によって
ドット・クロック信号を発生するステップと、ドット・
クロック信号からドット・クロック同期信号を発生する
ステップと、アナログビデオ信号を差動バッファに通し
て、特定の伝搬時間遅延を伴うアナログビデオ同期信号
を発生するステップと、ドット・クロック同期信号をも
う１つのバッファに通すことによって、ドット・クロッ
ク同期信号に特定の伝搬時間遅延を導入するステップ
と、発振器制御信号を発生するため、特定の伝搬時間遅
延の導入後、アナログビデオ同期信号及びドット・クロ
ック同期信号に対応する位相の比較を行うステップと、
発振器制御信号によって発振器に制御を加え、位相を互
いに収束させるステップとから構成される。さらに、ド
ット・クロック同期信号を差動バッファに通す前に、ド
ット・クロック同期信号を第１の記憶素子に通すステッ
プと、アナログビデオ同期信号を第２の記憶素子に通す
ステップと、第１及び第２の記憶素子によって、ドット
・クロック同期信号及びアナログビデオ同期信号に同様
の伝搬時間遅延を導入するステップとを追加することが
可能である。

【００１７】さらに、前述の目的の全てを実現するた
め、本発明は、さらに、下記の追加利点を提供する。例
えば、本発明を利用して、１００メガヘルツ（ＭＨｚ）
を超える周波数で、アナログビデオ信号からドット・ク
ロックを発生することが可能である。

【００１８】本発明の他の利点は、設計が単純で、製造
コストが低く、動作に信頼性があるということである。

【００１９】本発明の他の利点は、先行技術による多く
の実施例のように、如何なる調整またはチューニングを
も必要としないということである。

【００２０】添付図面及び以下の詳細な説明の検討基づ
いて、当業者には、本発明の他の目的、特徴、及び利点
が明らかになるであろう。こうした追加目的、特徴、及
び利点は、全て、本発明に含まれるものとする。

【００２１】

【実施例】次に、同様の参照番号がいくつかの図の至る
所で対応する部分を表している図面を参照すると、図４
には、アナログビデオ信号１１から接続１８’における
ドット・クロック信号を正確に発生することによって、
アナログビデオ信号１１に関係して、高精度で、デジタ
ル画素データ１５のサンプリング及び生成を行うことが
できるようにするための、本発明によるドット・クロッ
ク発生システム３０及び関連する方法が示されている。
アナログビデオ信号１１は、真のアナログ信号とするこ
とも、あるいは、デジタル・アナログ変換器により元来
のドット・クロックで発生したものとすることも可能で
ある。

【００２２】図４に示すように、ドット・クロック発生
システム３０は、位相ロック式ループ１９’から構成さ
れる。位相ロック式ループ１９’は、ドット・クロック
信号を接続１８’に発生するために、可変周波数発振器
２３、好適には、米国のモトローラ社によって製造さ
れ、市販されているモデル１２１４８集積回路発振器の
ような電圧制御発振器（ＶＣＯ）を備えている。接続１
８’のドット・クロック信号は、アナログ・デジタル変
換器（ＡＤＣ）１４にアナログビデオ信号１１のサンプ
リング及びそのデジタル画素データ１５への変換を行わ
せるため、ＡＤＣ１４に送られる。ドット・クロックｓ
ｙｎｃ発生器２４は、また、接続１８’のドット・クロ
ック信号を受信する。ドット・クロックｓｙｎｃ発生器
２４は、一般に、接続１８’におけるドット・クロック
信号のサイクル（立ち上がりエッジまたは立ち下がりエ
ッジ）をカウントし、特定の数のサイクルをカウントす
ると、接続２５にドット・クロックｓｙｎｃ信号を送り
出す。好適な実施例の場合、ドット・クロックｓｙｎｃ
発生器２４は、接続２５のドット・クロックｓｙｎｃ信
号における各論理状態の変化毎に、１３４４のエッジを
カウントする。構成上、ドット・クロックｓｙｎｃ発生
器２４は、おそらくは、プログラマブル・アレイ・ロジ
ック（ＰＡＬ）内に配置された制御論理回路と組み合わ
せた、１組のカウンタとして実現するのが望ましい。

【００２３】位相ロック式ループ１９’には、さらに、
第１の記憶素子３４ａ及び第２の記憶素子３４ｂが含ま
れている。第２の記憶素子３４ｂは、ＰＬＬ１９’が接
続１８’にドット・クロック信号を発生するために利用
するドット・クロックｓｙｎｃ信号のエッジが、最終的
にＡＤＣ１４におけるアナログ・データ信号１２のサン
プリングを行うドット・クロック信号のエッジと厳密に
一致する、又は整列することを保証する。第２の記憶素
子３４ｂは、ドット・クロックｓｙｎｃ信号にある量の
伝搬時間遅延を導入する。位相の正確な比較を可能にす
るため、アナログビデオｓｙｎｃ信号は、好適には第２
の記憶素子３４ｂと同じ伝搬時間遅延を有する第１の記
憶素子３４ａに通される。このため、第１と第２の記憶
素子３４ａ、３４ｂは、それぞれの記憶素子３４ａ、３
４ｂを通るデータに付与される伝搬遅延が実質的に同じ
になるように、好適には同じ基板上において近接するよ
うに、同じ集積回路３３上に実装される。さらに、適合
する第１と第２の記憶素子３４ａ、３４ｂは、米国のモ
トローラ社によって製造され、市販されているモデル１
０Ｅ１３１集積回路内のＤタイプのフリップ・フロップ
機構である。Ｄタイプのフリップ・フロップ機構の構造
及び機能性は、当該技術において周知のところである。
該機構は、一般に、データ入力（Ｄ）、リセット入力
（Ｒ）、データ出力（Ｑ）、反転データ出力（ｎｏｔ
Ｑ）、及びクロック入力（ＣＫ）を備えている。

【００２４】第１の記憶素子３４ａのデータ入力は、接
続３６における論理高（ブール論理の場合、「１」）に
接続される。第１の記憶素子３４ａのリセット入力は、
さらに後述するように、接続４４ａのアナログビデオｓ
ｙｎｃ信号を受信する。さらに、クロック入力は、接続
１８’のドット・クロック信号に接続される。第２の記
憶素子３４ｂの場合、データ入力は、接続２５における
ドット・クロックｓｙｎｃ信号を受信する。第２の記憶
素子３４ｂのリセット入力は、参照番号３７で表示のよ
うに、グランドに接続される。さらに、第２の記憶素子
３４ｂのクロック入力は、接続１８’のドット・クロッ
ク信号に接続される。

【００２５】図４に示すように、位相ロック式ループ１
９’には、第１の差動バッファ４２ａ及び第２の差動バ
ッファ４２ｂも配置されている。第１と第２の差動バッ
ファ４２ａ、４２ｂは、一般に、それぞれの入力におい
て、電圧の比較を行う。すなわち、図４に示すように、
第１の差動バッファ４２ａは、出力接続４４ａにおける
論理状態を導き出すため、接続１３ａの入力アナログビ
デオ信号１１と第１の基準電圧Ｖ_REF1を比較する。第１
の基準電圧Ｖ_REF1は、ライン１３ａにおける入力アナロ
グビデオ信号内におけるｓｙｎｃレベル１６（図１）を
検出するために選択される。好適な実施例の場合、アナ
ログビデオ信号のｓｙｎｃレベル１６は、そのいくつか
は、当該技術において周知のところである、適合する任
意の機構によって、動的に約３．７ボルトにクランプさ
れ、第１の基準電圧Ｖ_REF1は、約３．８ボルトに設定さ
れる。従って、アナログビデオ信号１１の電圧レベル
が、約３．８ボルトの第１の基準電圧Ｖ_REF1より低くな
ると、接続４４ａのアナログビデオｓｙｎｃ信号におい
て、ｓｙｎｃが表明される。接続４４ａのアナログビデ
オｓｙｎｃ信号は、第１の記憶素子３４ａのリセット入
力に伝達される。

【００２６】同様に、第２の差動バッファ４２ｂは、そ
れぞれの出力接続４４ｂにおける論理状態を導き出すた
め、接続４６ｂの入力ドット・クロック信号と第２の基
準電圧Ｖ_REF2とを比較する。第２の差動バッファ４２ｂ
は、参照番号４６ｂによって示すように、第２の記憶素
子３４ｂからのデータ出力（Ｑ）に接続される。しか
し、第２の基準電圧Ｖ_REF2は、接続４６ｂにおけるドッ
ト・クロックｓｙｎｃ信号が修正を受けずに、該デバイ
スをただ通るだけになるように選択される。好適な実施
例の場合、第２の基準電圧Ｖ_REF2は、約３．７ボルトに
設定されるが、これは、エミッタ結合論理回路（ＥＣ
Ｌ）の論理電圧範囲、すなわち、３．３〜４．０ボルト
の範囲の中心である。要するに、ＰＬＬ１９’に第２の
差動バッファ４２ｂを組み込む重要な理由は、アナログ
ビデオｓｙｎｃ信号とドット・クロックｓｙｎｃ信号と
の伝搬時間遅延の一致をさらに援助することによって、
正確な比較を可能にすることにある。従って、アナログ
ビデオ信号１１は、アナログｓｙｎｃ信号を発生するた
め、第１の差動バッファ４２ａを通らなければならない
ので、ドット・クロックｓｙｎｃ信号は、第２の差動バ
ッファ４２ｂに通される。さらに、第１と第２の差動バ
ッファ４２ａ、４２ｂの伝搬時間遅延は、一致すること
が望ましい。

【００２７】伝搬時間遅延を一致させるため、第１と第
２の差動バッファ４２ａ、４２ｂは、できれば、同じ基
板上において近接するように、単一の集積回路３８に配
置される。米国のモトローラ社によって製造され、市販
されているモデル１０Ｅ４１６集積回路によって、本発
明における適正な差動バッファ４２ａ、４２ｂが得られ
る。

【００２８】位相検出器２６は、比較される第１及び第
２の入力と、アップ出力（Ｕ）２８ａ及びダウン出力
（Ｄ）２８ｂから構成される。位相検出器２６は、米国
のモトローラ社によって製造され、市販されているモデ
ル１２１４０位相検出器が望ましい。第１の入力は、接
続４６ａを介して、第１の記憶素子３４ａの反転出力
（ｎｏｔＱ）に接続される。位相検出器２６の第２の入
力は、接続４４Ｂを介して、第２の差動バッファ４２ｂ
に接続される。位相検出器２６は、最終的に、接続１
８’におけるドット・クロック信号の周波数を駆動し
て、上昇または低下させるために、第１と第２の入力、
すなわち、反転データ出力４６ａからのアナログビデオ
ｓｙｎｃ信号と接続４４ｂからのドット・クロックｓｙ
ｎｃ信号の位相を比較する。

【００２９】すなわち、反転データ出力４６ｂからのア
ナログビデオｓｙｎｃ信号のエッジ（立ち上がりと立ち
下がりのいずれかであるが、好適な実施例の場合は、立
ち上がり）が、接続４４ｂからのドット・クロックｓｙ
ｎｃ信号のエッジ（立ち上がりと立ち下がりのいずれか
であるが、好適な実施例の場合は、立ち上がり）に先行
する場合、位相検出器２６は、接続２８ａにおけるアッ
プ制御信号に適した論理状態を発生し、このため、ルー
プ・フィルタ２７は、ＶＣＯ２３がドット・クロック１
８’の周波数を上昇させるようにする。代わりに、アナ
ログビデオｓｙｎｃ信号のエッジが、ドット・クロック
ｓｙｎｃ信号の対応するエッジに遅れる場合、位相検出
器２６は、接続２８ｂにおけるダウン制御信号に適した
論理状態を発生し、このため、ループ・フィルタ２７
は、ＶＣＯ２３が接続１８’におけるドット・クロック
信号の周波数を低下させるようにする。ループ・フィル
タ２７は、接続２８ａのアップ制御信号を積分し、その
値から、接続２８ｂにおけるダウン制御信号の積分値を
引くことによって、ＶＣＯ２３に対する接続３１にＶＣ
Ｏ制御信号を発生することが望ましい。

【００３０】バッファ４２ａ、４２ｂ及び記憶素子３４
ａ、３４ｂに関する前述の伝搬時間遅延によって、位相
検出器２６における位相の比較は極めて正確なものにな
る。既述のように、第１の差動バッファ４２ａによっ
て、アナログビデオ信号１１に、従って、接続４４ａの
アナログビデオｓｙｎｃ信号に一定量の伝搬遅延が導入
される。さらに、第２の差動バッファ４２ａによって、
接続２５からのドット・クロックｓｙｎｃ信号にほぼ同
じ一定量の伝搬時間遅延が導入される。同様に、第１の
記憶素子３４ａによって、接続４４ａからのアナログビ
デオｓｙｎｃ信号に特定の量の伝搬時間遅延が導入され
る。さらに、第２の記憶素子３４ｂによって、接続２５
からのドット・クロックｓｙｎｃ信号にこの特定の量の
伝搬時間遅延が導入される。従って、アナログビデオ信
号１１と接続２５のドット・クロック信号は、両方と
も、同じ量の伝搬遅延を示し、位相検出器２６による正
確な比較及び同期が可能になる。

【００３１】さらに、第２の記憶素子３４ｂから第２の
差動バッファ４２ｂへの接続４６ｂに伝搬遅延素子を実
装し、位相検出器２６においてドット・クロックｓｙｎ
ｃ信号と入力アナログビデオｓｙｎｃ信号のそれぞれの
位相を比較する前に、これらの信号の伝搬時間遅延を一
致させる、あるいは、微同調させるのが望ましい場合も
ある。この特徴は、例えば、接続４６ｂを所望の長さの
長いプリント回路基板トレースとして実施することによ
って実現することが可能である。

【００３２】動作ドット・クロック発生システム３０の動作は、次の通り
である。アナログビデオ信号１１が、ドット・クロック
発生システム３０に受信され、同時に、第１の差動バッ
ファ４２ａ及びＡＤＣ１４に送られる。まず、ＶＣＯ２
３は、接続１８’において発振する非同期のドット・ク
ロック信号を有する自励発振器である。第１の差動バッ
ファ４２ａが、アナログビデオ信号１１に処理を加え
て、接続４４ａにアナログビデオｓｙｎｃ信号を発生
し、これが、第１の記憶素子３４ａのリセット入力に送
られる。第１の記憶素子３４ａは、接続１８’のドット
・クロック信号からの適合するクロック信号を待たず
に、アナログビデオｓｙｎｃ信号を即座に位相検出器２
６に受け渡す。換言すれば、接続４４ａのアナログビデ
オｓｙｎｃ信号は、接続１８’のドット・クロック信号
とは非同期に、第１の記憶素子３４ａに通される。

【００３３】ＶＣＯ２３が、接続１８’にドット・クロ
ック信号を発生すると、ドット・クロックｓｙｎｃ発生
器２４は、ドット・クロック・サイクルをカウントする
ことによって接続２５にドット・クロックｓｙｎｃ信号
を発生し、これが、第２の記憶素子３４ｂのデータ入力
に送られる。ドット・クロック信号が、第２の記憶素子
３４ｂの出力に送られるのは、接続１８’のドット・ク
ロック信号が第２の記憶素子３４ｂの刻時を行う場合に
限られる。これにより、ＰＬＬ１９’が接続１８’のド
ット・クロック信号を発生するために利用するドット・
クロックｓｙｎｃ信号のエッジと、ＡＤＣにおいて、最
終的にはアナログ・データ信号１２のサンプリングを行
うドット・クロック信号のサンプリング・エッジとが厳
密に一致することが保証される。

【００３４】接続１８’のドット・クロック信号による
第２の記憶素子３４ｂの刻時が済むと、参照矢印４６ｂ
で示すように、ドット・クロックｓｙｎｃ信号は、第２
の差動バッファ４２ｂに送られる。接続２５のドット・
クロックｓｙｎｃ信号は、第２の差動バッファ４２ｂに
通され、同時に、第２の差動バッファ４２ｂによって、
差動バッファ機構３８に対応する一定量の伝搬遅延が導
入される。

【００３５】アナログビデオ信号１１が、第１の差動バ
ッファ４２ａに通されると、第１の差動バッファ４２ａ
は、差動バッファ機構３８に関連した一定量の伝搬遅延
を接続４４ａのアナログビデオｓｙｎｃ信号に導入す
る。さらに、接続４４ａのアナログビデオｓｙｎｃ信号
は、第１の記憶素子３４ａに送られ、該記憶素子によっ
て、記憶素子機構３３に関連した特定の量の伝搬遅延が
導入される。次に、位相検出器２６が、両方とも、同じ
伝搬の不確実性を有する、それぞれの接続４４ｂ、４６
ａにおける信号の位相を比較する。従って、位相検出器
２６は、正確な比較を行ない、ＶＣＯ２３に対する電圧
を正確に制御することが可能になるので、接続１８’に
正確なドット・クロック信号が発生される。次に、接続
１８’のドット・クロック信号を利用して、ＡＤＣ１４
が刻時され、高精度のデジタル画素データ１５が実現す
ることになる。

【００３６】新規のドット・クロック発生システム３０
の結果として、図３に参照番号５２で示すように、ＡＤ
Ｃ１４は、アナログビデオ信号１１内のアナログ・デー
タ信号１２のサンプリングを正確に行うことになる。図
３を参照すると、より正確なドット・クロック１８’を
利用するＡＤＣ１４は、各レベル領域２９の中点をわず
かに超えた位置でアナログ・データ信号１２のサンプリ
ングを行う。アナログ・データ信号１２の立ち上がり及
び立ち下がりエッジになるため、中点をちょうど超えた
あたりが最適である。図３から明らかなように、レベル
領域２９とドット・クロック・エッジ（並びに、デジタ
ル画素データ１５におけるデジタル・コード）は１対１
で対応する。

【００３７】留意すべきは、本発明の精神を表した範囲
をほとんど逸脱することなく、本書において、これまで
に説明した実施例に対して、多くの変更及び修正を加え
ることが可能であるという点である。こうした変更及び
修正は、全て、該実施例に、及び、本発明の請求項に記
載された本発明の範囲内に含まれるものとする。

【００３８】以下に、本発明の実施態様を列挙する。

【００３９】１．位相ロック式ループを利用して、アナ
ログビデオ信号から画素に関するドット・クロック信号
をより正確に発生するためのシステムにおいて、前記ド
ット・クロック信号を発生するように構成された可変周
波数発振器と、前記ドット・クロック信号のサイクルを
カウントし、ドット・クロック同期信号を発生するため
のドット・クロック同期発生器と、前記アナログビデオ
信号と基準電圧を比較して、前記アナログビデオ信号内
における同期レベルを識別し、前記同期レベルの発生を
示すアナログビデオ同期信号を発生し、前記アナログビ
デオ同期信号に特定の伝搬時間遅延を導入するように構
成された第１のバッファと、前記ドット・クロック同期
信号を受信して、前記ドット・クロック同期信号に前記
特定の伝搬時間遅延を導入するように構成された第２の
バッファと、前記アナログビデオ同期信号、及び前記ド
ット・クロック同期信号に対応する位相の比較を行い、
前記位相の前記比較結果に基づいて、前記発振器のため
の発振器制御信号を発生する位相検出器とから構成され
る、システム。

【００４０】２．さらに、前記第１のバッファから前記
位相検出器に、アナログビデオ同期信号を伝達するため
の第１の記憶素子と、前記発振器から前記第２のバッフ
ァに、前記ドット・クロック同期信号を伝達するための
第２の記憶素子が設けられていることと、前記第１と第
２の記憶素子が、それぞれ、ほぼ同じ所定の伝搬時間遅
延を導入するように構成されていることを特徴とする前
項１に記載のシステム。

【００４１】３．前記第１と第２のバッファが、同じ基
板上の、単一集積回路内において、近接して配置される
ことを特徴とする前項１に記載のシステム。

【００４２】４．さらに、前記第２のバッファに入力す
る前に、前記ドット・クロック同期信号を遅延させるた
めの遅延素子を備えることを特徴とする前項１に記載の
システム。

【００４３】５．前記第１と第２の記憶素子が、同じ基
板上の、単一集積回路内において、近接して配置される
ことを特徴とする前項２に記載のシステム。

【００４４】６．前記第１と第２の記憶素子が、前記ド
ット・クロック信号によって刻時されることと、前記ア
ナログビデオ同期信号が、前記ドット・クロック信号に
関して非同期で、前記第１の記憶素子に通されること
と、前記ドット・クロック同期信号が、前記ドット・ク
ロック信号に関して同期して、前記第２の記憶素子に通
されることを特徴とする前項２に記載のシステム。

【００４５】７．前記第１と第２の記憶素子が、デー
タ、リセット、及びクロック入力と、データ、及び反転
データ出力を備えた、フリップ・フロップ機構であるこ
とと、前記第１の記憶素子の前記データ入力が論理高に
接続され、前記第１の記憶素子の前記リセット入力が前
記第１のバッファに接続されて、前記アナログビデオ同
期信号を受信し、前記第１の記憶素子の前記反転データ
出力が前記位相検出器に接続されることと、前記第２の
記憶素子の前記データ入力が前記ドット・クロック同期
発生器に接続されて、前記ドット・クロック同期信号を
受信し、前記第２の記憶素子のリセット入力がグランド
に接続され、前記第２の記憶素子の前記データ出力が前
記第２のバッファに接続されて、前記ドット・クロック
同期信号の伝達を行うことを特徴とする前項６に記載の
システム。

【００４６】８．位相ロック式ループを利用して、アナ
ログビデオ信号から画素に関するドット・クロック信号
をより正確に発生するための方法において、発振器によ
ってドット・クロック信号を発生するステップと、前記
ドット・クロック信号からドット・クロック同期信号を
発生するステップと、アナログビデオ信号を差動バッフ
ァに通して、特定の伝搬時間遅延を有するアナログビデ
オ同期信号を発生するステップと、前記ドット・クロッ
ク同期信号をもう１つのバッファに通すことによって、
前記ドット・クロック同期信号に前記特定の伝搬時間遅
延を導入するステップと、発振器制御信号を発生するた
めに、前記特定の伝搬時間遅延の導入後、前記アナログ
ビデオ同期信号及び前記ドット・クロック同期信号に対
応する位相の比較を行うステップと、前記発振器制御信
号によって前記発振器を制御し、前記位相を互いに収束
させるステップとから構成される、方法。

【００４７】９．さらに、前記ドット・クロック同期信
号を前記もう１つのバッファに通す前に、前記ドット・
クロック同期信号を第２の記憶素子に通すステップと、
前記アナログビデオ同期信号を第１の記憶素子に通すス
テップと、前記第１及び第２の記憶素子によって、前記
アナログビデオ同期信号及び前記ドット・クロック同期
信号に同様の伝搬時間遅延を導入するステップとが含ま
れることを特徴とする前項８に記載の方法。

【００４８】１０．さらに、前記ドット・クロック信号
に関して非同期で、前記アナログビデオ同期信号を前記
第１の記憶素子に通すステップと、前記ドット・クロッ
ク信号に関して同期して、前記ドット・クロック同期信
号を前記第２の記憶素子に通すステップとが含まれるこ
とを特徴とする前項９に記載の方法。

【００４９】

【発明の効果】本発明は上述のように構成したので、入
力アナログビデオ信号から再生されるドット・クロック
信号と、アナログビデオ信号を作り出すために用いられ
た元来のドット・クロック信号との間におけるクロック
・スキューを最小限に抑え、アナログビデオ信号からド
ット・クロック信号を発生するために利用される位相ロ
ック式ループ内における伝搬の不確実性及び遅延の不一
致を最小限に抑え、ＡＤＣにおけるカラー・データのよ
り正確なサンプリング、並びに、カラー情報のより正確
な獲得が可能となり、設計が単純で、製造コストが低
く、動作に信頼性があるドット・クロック発生システム
を達成できるという効果がある。

【図面の簡単な説明】

【図１】アナログ・データ、並びに、ブランク及び同期
レベルを備えた、典型的なアナログビデオ信号を示すグ
ラフである。

【図２】図１のアナログビデオ信号をデジタル画素デー
タに変換するため、位相ロック式ループを用いてドット
・クロック信号を発生する、先行技術によるドット・ク
ロック発生システムの略回路図である。

【図３】図２の先行技術のドット・クロック発生システ
ムによる図１のアナログビデオ・データのサンプリング
と、本発明の新規のドット・クロック発生システムによ
るものを比較したグラフである。

【図４】図１のアナログビデオ信号からより正確にドッ
ト・クロック信号を発生するための、本発明による新規
のドット・クロック発生システム及び方法に関する略回
路図である。

【符号の説明】

１４アナログ・デジタル変換器１９’ 位相ロック式ループ２３可変周波数発振器２４ドット・クロックｓｙｎｃ発生器２６位相検出器２７ループ・フィルタ２８ａアップ制御信号出力２８ｂダウン制御信号出力３０ドット・クロック発生システム３３集積回路３４ａ第１の記憶素子３４ｂ第２の記憶素子３８差動バッファ機構４２ａ第１の差動バッファ４２ｂ第２の差動バッファ４８遅延素子

Claims

【特許請求の範囲】

【請求項１】位相ロック式ループを利用して、アナログ
ビデオ信号から画素に関するドット・クロック信号をよ
り正確に発生するためのシステムにおいて、前記ドット・クロック信号を発生するように構成された
可変周波数発振器と、前記ドット・クロック信号のサイクルをカウントし、ド
ット・クロック同期信号を発生するためのドット・クロ
ック同期発生器と、前記アナログビデオ信号と基準電圧を比較して、前記ア
ナログビデオ信号内における同期レベルを識別し、前記
同期レベルの発生を示すアナログビデオ同期信号を発生
し、前記アナログビデオ同期信号に特定の伝搬時間遅延
を導入するように構成された第１のバッファと、前記ドット・クロック同期信号を受信して、前記ドット
・クロック同期信号に前記特定の伝搬時間遅延を導入す
るように構成された第２のバッファと、前記アナログビデオ同期信号、及び前記ドット・クロッ
ク同期信号に対応する位相の比較を行い、前記位相の前
記比較結果に基づいて、前記発振器のための発振器制御
信号を発生する位相検出器とから構成される、システ
ム。