JPH07326965A - 位相ロックループ用の位相検出器 - Google Patents

位相ロックループ用の位相検出器

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JPH07326965A
JPH07326965A JP7079124A JP7912495A JPH07326965A JP H07326965 A JPH07326965 A JP H07326965A JP 7079124 A JP7079124 A JP 7079124A JP 7912495 A JP7912495 A JP 7912495A JP H07326965 A JPH07326965 A JP H07326965A
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Abstract

(57)【要約】 【目的】 簡単化された位相ロックループ用の位相検出
器回路を有する位相ロックループ回路を提供する。 【構成】 ビデオ信号（ＶＩＤＥＯ ＩＮ）の水平周波
数よりも高い周波数でクロック信号（ＣＬＫ）を発生す
る位相ロックループ回路は位相検出器（１０１ａ、６
２）を含む。位相検出器は水平同期パルス（ＣＳＩ）が
出現したときにセットされるフリップフロップ（６２）
を含む。周波数分割を供するカウンタ（５２）の出力
（Ｑ０．．．Ｑ９）はそれぞれの水平期間内でフリップ
フロップをリセットするためにデコードされる。フリッ
プフロップ及びカウンタの計数ステージの他に組み合わ
せ論理部品（１０１ａ）のみが位相ロックループ回路の
発振器（５３）の制御入力（５３ａ）に低域通過フィル
ター（５４）を介して結合される位相誤差指示信号（Ｏ
ＵＴ）を発生するのに用いられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は位相ロックループクロッ
ク信号を発生する配置に関する。
【０００２】
【従来の技術】テレビジョン受信機及びビデオテープレ
コーダー信号源の両方に対してテキスト及びピクチャー
インピクチャーのオンスクリーン表示のような特徴を有
するデジタルビデオ信号処理システムはラインロックさ
れたクロックと称される水平同期信号に対する位相ロッ
クされたクロック信号を必要とする。典型的には位相ロ
ックループ（ＰＬＬ）システムはラインロックされたク
ロック発生に対して形成される。典型的にはその様なＰ
ＬＬは位相検出器とカウンタとを必要とする。
【０００３】位相検出器内で水平同期信号のデューティ
ーサイクルに独立に位相誤差指示信号を発生する事が望
ましい。位相ロック状態でクロックのエッジと同期信号
とは整列され、又はほぼ同時に発生するようにクロック
信号を発生することがまた望ましい。水平同期信号が位
相検出器内の唯一のフリップフロップに印加され、同期
信号の信号路が位相検出器内の他のフリップフロップを
含まないように位相誤差指示信号を発生することが更に
望ましい。斯くして唯一のフリップフロップは位相誤差
が正及び負の時の両方で用いられる。それ故に位相検出
器の回路は簡単化される。
【０００４】
【発明が解決しようとする課題】本発明の目的は簡単化
された位相ロックループ用の位相検出器回路を有する位
相ロックループ回路を提供することである。
【０００５】
【課題を解決するための手段】本発明の特徴を実施する
位相ロックループ回路は制御可能な発振器と同期信号源
とを含む。フリップフロップは該同期信号に応答し、該
同期信号のエッジが出現したとき第一の状態でフリップ
フロップ出力信号を発生する。出力信号は第一の状態と
第二の状態との間で切り替わる。デコーダーは該フリッ
プフロップを含む該同期信号の信号路を介して該デコー
ダーの出力に該同期信号を印加するのに用いられる。位
相差を表わす信号はデコーダーの出力に発生される。該
位相差を表わす信号は該同期信号と該発振器の出力信号
との間の位相差に応じて発生される。正と負の両方の位
相差に対して、他のフリップフロップは該同期信号源と
該デコーダーの該出力との間の該同期信号のどのような
信号路内にも含まれない。低域通過フィルターは該位相
差を表わす信号に応答し、位相ロックループの方式で該
発振器を制御する該発振器の制御入力に結合される。定
常状態位相ロック動作で該発振器出力信号のエッジが該
同期信号の該エッジと整列される。
【０００６】
【実施例】図１は本発明の特徴を実施する位相検出器１
０１を含む位相ロックループ（ＰＬＬ）１００のブロッ
ク系統図を示す。例えばテレビジョン受信機の図示して
いないビデオ検出器から得られたベースバンド輝度ビデ
オ信号ＶＩＤＥＯ−ＩＮは例えばＮＴＳＣ規格１５７３
４Ｈｚ内の水平偏向周波数ｆH で周期Ｈを有する水平同
期信号ＣＳＩのパルスを発生する従来技術の同期分離器
５０に結合される。
【０００７】出力信号ＣｌｋＤｉｖは電圧制御発振器５
３内で発生されるＰＬＬ１００の発振器出力信号Ｃｌｋ
を周波数分割によりＮ分割２進カウンタ５２の１１の出
力Ｑ０ーＱ１０の最上位ビットの出力Ｑ１０で発生され
る。信号Ｃｌｋはビデオ信号処理用のテレビジョン受信
機の図示されない種々のステージで用いられうる。定常
状態の動作では信号Ｃｌｋの周波数はＮ ｘ ｆH に等
しい。値Ｎは信号Ｃｌｋの周波数と信号ＣｌｋＤｉｖの
周波数との間の比を表す。値Ｎは例えば１７１６に等し
い。
【０００８】記憶素子又は図１のＤ型フリップフロップ
６２のクリア入力ＣＬＲはナンドゲート６３の出力で出
力されたローでクリア信号ＣＬＥＡＲを受ける。信号Ｃ
ＬＥＡＲは出力
【０００９】
【外１】
【００１０】で出力された１０の最下位反転信号のそれ
ぞれがハイ状態であり、非反転出力Ｑ１０で出力された
最上位ビットである信号ＣｌｋＤｉｖがハイ状態である
時にカウンタ５２の所定の周期Ｈで出力される。斯くし
て図２の（ａ）の時間ＴＲ（１）又はＴＲ（２）で図１
の信号ＣＬＥＡＲはロー状態となる。信号ＣＬＥＡＲが
ロー状態の時にフリップフロップ６２は図２の（ｃ）の
信号ＳＹＮが出力される出力Ｑがロー状態を確立されフ
リップフロップ６２の反転出力
【００１１】
【外２】
【００１２】を出力された信号
【００１３】
【外３】
【００１４】がハイ状態であるリセット状態にラッチさ
れる。信号ＣＬＥＡＲはそれぞれの水平周期Ｈ内でフリ
ップフロップ６２の初期化を供する。テレビジョン受信
機が局を受信するようチューンされた時に図２の（ｂ）
の水平同期信号ＣＳＩのパルスのハイからローへの遷移
を有する前エッジＬＥ（１）又はＬＥ（２）は水平同期
パルスが図１の信号ＶＩＤＥＯーＩＮで発生する時に発
生される。信号ＣＳＩのパルス間で図２の（ｂ）の信号
ＣＳＩはハイ状態である。
【００１５】フリップフロップ６２の入力Ｄはハイ状態
で信号ＶＣＣを受ける。図２の（ｂ）の信号ＣＳＩの前
エッジＬＥ（１）又はＬＥ（２）が発生する時に図１の
エッジトリガーされたフリップフロップ６２は図１のフ
リップフロップ６２の非反転出力端子Ｑで出力される図
２の（ｃ）の出力信号ＳＹＮはハイ状態になるようセッ
ト状態にラッチされる。信号ＣｌｋＤｉｖは図２の
（ｃ）の信号ＳＹＮに関する位相である図２の（ａ）の
後エッジＴＴ（１）又はＴＴ（２）を有する。
【００１６】第一の例では図２の（ｂ）の左側に示され
る前エッジＬＥ（１）は図２の（ａ）の信号ＣｌｋＤｉ
ｖが既にハイ状態である時に発生する。第一の例は前エ
ッジＬＥ（１）により決められたように図２の（ｂ）の
信号ＣＳＩのパルスの位相は信号ＣｌｋＤｉｖの後エッ
ジＴＴ（１）により決められるように図２の（ａ）の信
号ＣｌｋＤｉｖの位相を遅延する。従って信号ＳＹＮ及
びＣｌｋＤｉｖを受けるアンドゲート６４の図１の出力
信号６４ａは図２の（ｂ）のエッジＬＥ（１）と図２の
（ａ）のエッジＴＴ（１）との間でハイである。
【００１７】図１の出力信号６４ａは図１の入力６６ａ
で図２の（ｄ）のイネーブル信号ＥＮＡを出力するよう
オアゲート６５を介して３状態ゲート６６のイネーブル
入力６６ａに結合される。信号ＣｌｋＤｉｖはゲート６
６の入力６６ｂに結合される。信号ＥＮＡは図２の
（ｂ）のエッジＬＥ（１）が出現する時と図２の（ａ）
のエッジＴＴ（１）が出現する時との間でハイ状態であ
る。故に図１の信号ＥＮＡは図１の出力信号ＯＵＴを出
力するゲート６６の出力６６ｃに結合されたハイ状態で
ある信号ＣｌｋＤｉｖを引起す。
【００１８】斯くしてハイ状態でピークを有する位相差
を表わす信号ＯＵＴのパルスは信号ＣｌｋＤｉｖから出
力される。図２の（ｄ）の信号ＥＮＡのパルス幅を確立
する図２の（ｂ）のエッジＬＥ（１）と図２の（ａ）の
エッジＴＴ（１）との間の期間の直前及び後で図１の出
力６６ｃは高インピーダンス状態である。信号ＯＵＴの
パルス幅は位相誤差又は差に比例する。信号Ｃｌｋの位
相及び周波数を制御する発振器５３の入力端子５３ａを
制御するために信号ＯＵＴはＰＬＬ１００のループフィ
ルターを形成する従来技術の低域通過フィルター５４を
介して結合される。 第二の例では図２の（ａ）の左側
に示される前エッジＬＥ（２）は図２の（ａ）の信号Ｃ
ｌｋＤｉｖが既にロー状態である時に発生する。第二の
例は前エッジＬＥ（２）により決められたように図２の
（ｂ）の信号ＣＳＩのパルスの位相は信号ＣｌｋＤｉｖ
の後エッジＴＴ（２）により決められるように図２の
（ａ）の信号ＣｌｋＤｉｖの位相を遅延する。従って信
号
【００１９】
【外４】
【００２０】を受けるアンドゲート６７の図１の出力信
号６７ａは図２の（ａ）のエッジＴＴ（２）と図２の
（ｂ）のエッジＬＥ（２）との間でハイである。図１の
出力信号６７ａは図１の入力６６ａで図２の（ｄ）のイ
ネーブル信号ＥＮＡを出力するようオアゲート６５を介
して３状態ゲート６６のイネーブル入力６６ａに結合さ
れる。信号ＣｌｋＤｉｖはゲート６６の入力６６ｂに結
合される。信号ＥＮＡは図２の（ａ）のエッジＴＴ
（２）が出現する時と図２の（ｂ）のエッジＬＥ（２）
が出現する時との間でハイ状態である。故に図１の信号
ＥＮＡはゲート６６の出力６６ｃに結合されたロー状態
である信号ＣｌｋＤｉｖを引起す。従って図１及び２の
（ｅ）の出力信号ＯＵＴはロー状態で出力される。斯く
してロー状態でピークを有する位相差を表わす信号ＯＵ
Ｔのパルスは出力される。
【００２１】図２の（ｄ）の信号ＥＮＡのパルス幅を確
立する図２の（ａ）のエッジＴＴ（２）と図２の（ｂ）
のエッジＬＥ（２）との間の期間の直前及び後で図１の
出力６６ｃは高インピーダンス状態である。信号ＯＵＴ
のパルス幅は図２の（ｂ）のエッジＬＥ（２）と図２の
（ａ）のエッジＴＴ（２）との間の位相差又は時間差に
比例する。好ましくは信号ＯＵＴはそれぞれの信号ＣＳ
Ｉ及び信号ＣｌｋＤｉｖのデューティーサイクルと独立
である。故に好ましくは図１のＰＬＬ１００は例えばノ
イズ又は信号受容変動の結果として出現する信号ＣＳＩ
のデューティーサイクルのどのような変化によっても影
響されない。
【００２２】位相ロック状態では図２の（ａ）のエッジ
ＴＴ（２）又はＴＴ（１）が図２の（ｆ）の信号Ｃｌｋ
のクロッキングエッジＣＥの直後又はこれとほとんど同
時に出現する。斯くして信号Ｃｌｋ及びＣＳＩのエッジ
は位相ロック動作内で整列される。図２の（ａ）のエッ
ジＴＴ（２）又はＴＴ（１）と整列された図２の（ｆ）
の信号ＣｌｋのクロッキングエッジＣＥを有することは
信号Ｃｌｋを用いる図示されないビデオ装置の他のステ
ージ内での信号処理をおこないうる。
【００２３】本発明の特徴によりフリップフロップ６２
に結合される図１の信号ＣＳＩは発生した信号ＯＵＴの
経路内でどの様な他の信号記憶ステージにも印加されな
い。ゲート６４、６５、６７、６６は位相検出器のデコ
ーダー１０１ａを形成する。デコーダー１０１ａは組み
合わせ論理ステージから全体が構成される。斯くしてフ
リップフロップ６２以外のフリップフロップは位相差が
正及び負のいずれの時にもＣＳＩが発生される端子６１
ａと信号ＯＵＴが発生される端子６６ｃとの間で形成さ
れるいかなる信号路とも結合しない。唯一のフリップフ
ロップを用いる結果として位相検出器の回路は簡単化さ
れる。
【００２４】第三の例ではテレビジョン受信機はどのよ
うなビデオ信号を受けるようにチューンされず結果とし
て図１の失われた信号ＶＩＤＥＯーＩＮを生ずる。同期
分離器６０の動作はテレビジョン受信機が送信局を受信
するようチューンされないときのように同期パルスが出
現しないときには信号ＣＳＩは連続的にロー状態であ
る。信号ＣＬＥＡＲの動作の故にフリップフロップ６２
はリセット状態であり、信号ＳＹＮはロー状態である。
ロー状態の信号ＣＳＩはゲート６７を通して信号ＥＮＡ
の発生を阻止する。ゲート６７がイネーブルでないとき
に信号ＥＮＡが発生されない結果として端子６６ｃｋは
駆動されず、高インピーダンスは端子６６ｃに出力され
る。故に好ましくはフィルター５４及び発振器５３は例
えば信号ＣＳＩの短い期間の中断が発生した時に妨げな
い。更にまたビデオ信号ＶＩＤＥＯーＩＮが連続的に失
われた時に発振器５３は公称フリーランニング周波数で
動作する。
【００２５】本発明の他の特徴により図２の（ａ）の信
号ＣｌｋＤｉｖは例えば２：１のような１以上のロー対
ハイ比率を有する。故に図２の（ａ）のエッジが出現し
た時に出現する図１の信号ＣＬＥＡＲは図１のフリップ
フロップ６２を信号ＣＳＩ内の図２の（ｂ）の等価パル
スＥＱの出現に続いてリセットする。従って垂直再トレ
ース中に出現する等価パルスＥＱはＰＬＬ１００の動作
を妨げない。なぜならばそれらは図２の（ａ）のエッジ
ＴＴ（１）又はＴＴ（２）に続く信号ＳＹＮになんら影
響を有さないからである。
【００２６】周波数分割目的に対して要求されるカウン
タ５２のフリップフロップ計数ステージを除いて唯一の
付加的なフリップフロップであるフリップフロップ６２
が必要とされる。デコーダー１０１ａの他の全ての論理
ステージはメモリーなし又は組み合わせ論理ステージで
ある。上記のように好ましくはＰＬＬ１００はフリップ
フロップ６２以外の信号ＣＳＩが出力される端子６１ａ
と信号ＯＵＴが出力される端子６６ｃとの間のどのよう
な経路内でも付加的な記憶素子なしに構成される。斯く
してフリップフロップ６２は位相差が正及び負のどちら
の時にも信号ＣＳＩの全ての信号路内での唯一のフリッ
プフロップである。
【図面の簡単な説明】
【図１】本発明の特徴を実施する位相検出器を含む位相
ロックループ（ＰＬＬ）の部分ブロック系統図を示す。
【図２】図１のＰＬＬの動作を説明する波形を示す図で
ある。
【符号の説明】
５２ Ｎ分割２進カウンタ ５３ 電圧制御発振器 ５３ａ 入力端子 ５４ 低域通過フィルター ６２ フリップフロップ ６３ ナンドゲート ６４、６７ アンドゲート ６４ａ、６７ａ 出力信号 ６５ オアゲート ６６ ３状態ゲート ６６ａ イネーブル入力 ６６ｂ 入力 ６６ｃ 出力 １００ 位相ロックループ １０１ 位相検出器 １０１ａ デコーダー ＶＩＤＥＯーＩＮ 輝度ビデオ信号 ｆH 水平偏向周波数 Ｈ 周期 ＣＳＩ 水平同期信号 ＣｌｋＤｉｖ 出力信号 Ｃｌｋ 発振器出力信号 Ｑ０−Ｑ１０ 出力 ＣＬＲ クリア入力 ＣＬＥＡＲ クリア信号 ＳＹＮ、ＶＣＣ 信号 ＬＥ 前エッジ ＴＴ 後エッジ ＣＥ クロッキングエッジ ＥＱ 等価パルス

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】制御可能な発振器と；同期信号源と；該同
    期信号に応答し、該同期信号のエッジが出現したとき第
    一の状態と第二の状態との間で切り替わるフリップフロ
    ップ出力信号を第一の状態で発生するフリップフロップ
    と；正と負の両方の位相差に対して他のフリップフロッ
    プが該同期信号源と該デコーダーの該出力との間の該同
    期信号のどのような信号路内にも含まれないように、該
    同期信号と該発振器の出力信号との間の位相差に応じて
    発生される位相差を表わす信号を出力に発生するよう、
    該フリップフロップを含む該同期信号の信号路を介し
    て、該同期信号をその出力に印加するデコーダーと；該
    位相差を表わす信号に応答し、該発振器の制御入力に結
    合され、定常状態位相ロック動作で該発振器出力信号の
    エッジが該同期信号の該エッジと整列されるように、位
    相ロックループ式に該発振器を制御する低域通過フィル
    ターとからなる位相ロックループ回路。
  2. 【請求項２】発振器出力信号を発生する制御可能な発振
    器と；該発振器出力信号に応答し、それに同期され該発
    振器出力信号の周波数より低い周波数で第一の信号を発
    生するよう該発振器出力信号を周波数分割する手段と；
    パルスを含む同期信号源と；該同期信号に応答し、該同
    期信号と該第一の信号との間の位相差が正である時に該
    同期信号のエッジに応じて第一の状態でフリップフロッ
    プ出力信号を発生し、該位相差が負の時に第２の状態で
    発生し、該フリップフロップ出力は該第一の状態と第二
    の状態との間で切り替わる、エッジトリガーされるフリ
    ップフロップと；該フリップフロップ出力信号と該第一
    の信号とに応答し、正及び負の位相差に対してタイミン
    グ情報を該同期信号から該デコーダー出力信号の位相差
    情報に組込むのに上記フリップフロップ以外のフリップ
    フロップは用いられず、デコーダー出力信号は該フリッ
    プフロップ出力信号の第一の状態が出現する時と該第一
    の信号が出現する時との間の差に応じて発生され、該位
    相差を表わし、該同期信号のデューティーサイクルとは
    独立なデコーダー出力信号をデコーダー出力に発生させ
    るデコーダーと；該位相差を表わす信号に応答し、該発
    振器の制御入力に結合され、位相ロックループ式に該発
    振器を制御する低域通過フィルターとからなる位相ロッ
    クループ回路。
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