JPH04243379A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH04243379A JPH04243379A JP3003712A JP371291A JPH04243379A JP H04243379 A JPH04243379 A JP H04243379A JP 3003712 A JP3003712 A JP 3003712A JP 371291 A JP371291 A JP 371291A JP H04243379 A JPH04243379 A JP H04243379A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- signal
- circuit
- synchronization signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 claims abstract description 31
- 238000010586 diagram Methods 0.000 description 12
- 238000005070 sampling Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、テレビ受像機の同期回
路に係わり、ビデオ信号のサンプリングクロックおよび
メモリの書き込み、読み出しクロックを生成するための
ＰＬＬ回路に関するものである。
路に係わり、ビデオ信号のサンプリングクロックおよび
メモリの書き込み、読み出しクロックを生成するための
ＰＬＬ回路に関するものである。
【０００２】
【従来の技術】近年、テレビ受像機の映像信号処理回路
のディジタル化に伴い、ビデオ信号のサンプリングクロ
ック、およびメモリの書き込み、読み出しクロックを生
成するＰＬＬ回路が必要である。例えば、ＮＨＫカラー
テレビ教科書［上］（昭和６１年２月１０日 日本放
送出版協会発行）１７０ページである。
のディジタル化に伴い、ビデオ信号のサンプリングクロ
ック、およびメモリの書き込み、読み出しクロックを生
成するＰＬＬ回路が必要である。例えば、ＮＨＫカラー
テレビ教科書［上］（昭和６１年２月１０日 日本放
送出版協会発行）１７０ページである。
【０００３】以下、図５を参照しながら、上述した従来
のＰＬＬ回路の一例について説明する。
のＰＬＬ回路の一例について説明する。
【０００４】図５は、従来例のＰＬＬ回路の回路構成を
示したものである。図５において、１０１は同期信号入
力端子、１０２は位相比較回路、１０３は制御電圧発生
回路、１０４は電圧制御発振器（以下ＶＣＯという）、
１０５は水平偏向出力回路、１０６は比較信号発生回路
、１０７は水平同期信号出力端子である。
示したものである。図５において、１０１は同期信号入
力端子、１０２は位相比較回路、１０３は制御電圧発生
回路、１０４は電圧制御発振器（以下ＶＣＯという）、
１０５は水平偏向出力回路、１０６は比較信号発生回路
、１０７は水平同期信号出力端子である。
【０００５】以上のように構成されたＰＬＬ回路につい
て、以下その動作について説明する。
て、以下その動作について説明する。
【０００６】まず、同期信号入力端子１０１に入力され
た映像信号から分離された複合同期信号と、水平同期信
号出力端子１０７からの出力信号によって比較信号発生
回路１０６で発生された基準信号を位相比較回路１０２
に入力し、位相比較を行って誤差電圧を出力し、制御電
圧発生回路１０３に入力する。制御電圧発生回路１０３
では、誤差電圧を比較的長い時間に渡って平均化し、そ
の出力であるＡＦＣ電圧はＶＣＯ１０４に入力する。Ｖ
ＣＯ１０４では、発振周波数が制御され水平偏向出力回
路１０５を経由して出力端子１０７に水平同期信号を出
力する。
た映像信号から分離された複合同期信号と、水平同期信
号出力端子１０７からの出力信号によって比較信号発生
回路１０６で発生された基準信号を位相比較回路１０２
に入力し、位相比較を行って誤差電圧を出力し、制御電
圧発生回路１０３に入力する。制御電圧発生回路１０３
では、誤差電圧を比較的長い時間に渡って平均化し、そ
の出力であるＡＦＣ電圧はＶＣＯ１０４に入力する。Ｖ
ＣＯ１０４では、発振周波数が制御され水平偏向出力回
路１０５を経由して出力端子１０７に水平同期信号を出
力する。
【０００７】
【発明が解決しようとする課題】上記の従来例では、Ｎ
ＴＳＣ方式テレビジョン信号においては、映像信号の垂
直帰線消去期間に等化パルスと切り込みパルスが挿入さ
れている信号形態、すなわち垂直帰線消去期間の一部で
はその他の映像信号部分と異なる状態で水平同期信号が
挿入されている部分で、ＡＦＣ電圧が乱れてしまい、結
果的にＰＬＬ回路で生成するビデオ信号のサンプリング
クロック、およびメモリの書き込み、読み出しクロック
の乱れが図６に示すように画面上で縦線が曲がるという
現象として現われるという問題があった。
ＴＳＣ方式テレビジョン信号においては、映像信号の垂
直帰線消去期間に等化パルスと切り込みパルスが挿入さ
れている信号形態、すなわち垂直帰線消去期間の一部で
はその他の映像信号部分と異なる状態で水平同期信号が
挿入されている部分で、ＡＦＣ電圧が乱れてしまい、結
果的にＰＬＬ回路で生成するビデオ信号のサンプリング
クロック、およびメモリの書き込み、読み出しクロック
の乱れが図６に示すように画面上で縦線が曲がるという
現象として現われるという問題があった。
【０００８】本発明は上記問題点に鑑み、ＡＦＣ電圧の
乱れをなくし、再生画像に歪が発生しないようにするこ
とを目的とする。
乱れをなくし、再生画像に歪が発生しないようにするこ
とを目的とする。
【０００９】
【課題を解決するための手段】（１）上記課題を解決す
るために本発明のＰＬＬ回路は、所定の基準信号を基準
として、映像信号から分離された複合同期信号との位相
比較を行い、位相誤差情報を出力する位相比較回路と、
前記基準信号に基づく一定期間の前記位相誤差情報によ
り直流電圧を発生する制御電圧発生回路と、前記制御電
圧発生回路の出力に応じて周波数が変化する電圧制御発
振器と、前記電圧制御発振器の出力を分周して前記基準
信号を出力する分周器を備えたものである。
るために本発明のＰＬＬ回路は、所定の基準信号を基準
として、映像信号から分離された複合同期信号との位相
比較を行い、位相誤差情報を出力する位相比較回路と、
前記基準信号に基づく一定期間の前記位相誤差情報によ
り直流電圧を発生する制御電圧発生回路と、前記制御電
圧発生回路の出力に応じて周波数が変化する電圧制御発
振器と、前記電圧制御発振器の出力を分周して前記基準
信号を出力する分周器を備えたものである。
【００１０】（２）また、上記課題を解決するために本
発明のＰＬＬ回路は、所定の基準信号を基準として、映
像信号から分離された複合同期信号との位相比較を行い
、位相誤差情報を出力する位相比較回路と、前記基準信
号に基づく一定期間の前記位相誤差情報により直流電圧
を発生する制御電圧発生回路と、前記制御電圧発生回路
の出力に応じて周波数が変化する電圧制御発振器と前記
電圧制御発振器の出力を分周して前記基準信号を出力す
る分周器と、前記映像信号から分離された複合同期信号
と前記分周器の出力からリセット信号を入力し、前記基
準信号をカウンタのクロック入力とするＮ進カウンタと
、前記映像信号から分離された複合同期信号と前記Ｎ進
カウンタの出力から前記分周器のリセット信号を出力す
る分周器リセットパルス発生回路を備えたものである。
発明のＰＬＬ回路は、所定の基準信号を基準として、映
像信号から分離された複合同期信号との位相比較を行い
、位相誤差情報を出力する位相比較回路と、前記基準信
号に基づく一定期間の前記位相誤差情報により直流電圧
を発生する制御電圧発生回路と、前記制御電圧発生回路
の出力に応じて周波数が変化する電圧制御発振器と前記
電圧制御発振器の出力を分周して前記基準信号を出力す
る分周器と、前記映像信号から分離された複合同期信号
と前記分周器の出力からリセット信号を入力し、前記基
準信号をカウンタのクロック入力とするＮ進カウンタと
、前記映像信号から分離された複合同期信号と前記Ｎ進
カウンタの出力から前記分周器のリセット信号を出力す
る分周器リセットパルス発生回路を備えたものである。
【００１１】
【作用】本発明は、上記した構成によって、ＮＴＳＣ方
式テレビジョン信号など、映像信号の垂直帰線消去期間
に等化パルスと切り込みパルスが挿入されている信号形
態、すなわち垂直帰線消去期間の一部ではその他の映像
信号部分と異なる状態で水平同期信号が挿入されている
部分でも、ＡＦＣ電圧が乱れることなく、結果的にＰＬ
Ｌ回路で生成するビデオ信号のサンプリングクロック、
およびメモリの書き込み、読み出しクロックが乱れるこ
とがなくなり、表示画面上に常に無歪みの再生画像を表
示できる。
式テレビジョン信号など、映像信号の垂直帰線消去期間
に等化パルスと切り込みパルスが挿入されている信号形
態、すなわち垂直帰線消去期間の一部ではその他の映像
信号部分と異なる状態で水平同期信号が挿入されている
部分でも、ＡＦＣ電圧が乱れることなく、結果的にＰＬ
Ｌ回路で生成するビデオ信号のサンプリングクロック、
およびメモリの書き込み、読み出しクロックが乱れるこ
とがなくなり、表示画面上に常に無歪みの再生画像を表
示できる。
【００１２】
【実施例】以下本発明の一実施例のＰＬＬ回路について
、図１から図３の図面を参照しながら説明する。
、図１から図３の図面を参照しながら説明する。
【００１３】図１は本発明の一実施例のＰＬＬ回路の回
路ブロック図である。図１において、１は同期信号入力
端子、２は水平同期信号出力端子７からの水平同期信号
を基準として、同期信号入力端子１から入力される映像
信号から分離された複合同期信号との位相比較を行う位
相比較回路、３は前記水平同期信号出力端子７に出力す
る水平同期信号のある一定期間に応じて開閉駆動するス
イッチ、４は前記スイッチ３の出力に応じたＡＦＣ電圧
を発生する制御電圧発生回路、５は前記制御電圧発生回
路４の出力ＡＦＣ電圧に応じて周波数が変化するＶＣＯ
、６は前記ＶＣＯ５の出力を分周して前記水平同期信号
を出力する分周器、７は前記水平同期信号を出力する水
平同期信号出力端子である。以上のように構成されたＰ
ＬＬ回路について、以下その動作を説明する。
路ブロック図である。図１において、１は同期信号入力
端子、２は水平同期信号出力端子７からの水平同期信号
を基準として、同期信号入力端子１から入力される映像
信号から分離された複合同期信号との位相比較を行う位
相比較回路、３は前記水平同期信号出力端子７に出力す
る水平同期信号のある一定期間に応じて開閉駆動するス
イッチ、４は前記スイッチ３の出力に応じたＡＦＣ電圧
を発生する制御電圧発生回路、５は前記制御電圧発生回
路４の出力ＡＦＣ電圧に応じて周波数が変化するＶＣＯ
、６は前記ＶＣＯ５の出力を分周して前記水平同期信号
を出力する分周器、７は前記水平同期信号を出力する水
平同期信号出力端子である。以上のように構成されたＰ
ＬＬ回路について、以下その動作を説明する。
【００１４】同期信号入力端子１に入力された複合同期
信号は、位相比較回路２に入力される。また、水平同期
信号出力端子７からの水平同期信号も位相比較回路２に
入力される。位相比較回路２は例えば図２のように構成
される。図２において、水平同期信号入力端子２１に入
力された水平同期信号は、Ｄフリップフロップ２２のク
ロック端子に入力され、その出力はＤフリップフロップ
２３のデータ入力に入力され、かつ出力端子２５に出力
される。また、同期信号入力端子２４に入力された複合
同期信号は、Ｄフリップフロップ２３のクロック端子に
入力され、その反転出力はＤフリップフロップ２２，２
３のクリア端子に入力される。
信号は、位相比較回路２に入力される。また、水平同期
信号出力端子７からの水平同期信号も位相比較回路２に
入力される。位相比較回路２は例えば図２のように構成
される。図２において、水平同期信号入力端子２１に入
力された水平同期信号は、Ｄフリップフロップ２２のク
ロック端子に入力され、その出力はＤフリップフロップ
２３のデータ入力に入力され、かつ出力端子２５に出力
される。また、同期信号入力端子２４に入力された複合
同期信号は、Ｄフリップフロップ２３のクロック端子に
入力され、その反転出力はＤフリップフロップ２２，２
３のクリア端子に入力される。
【００１５】位相比較回路２から出力される誤差電圧は
、水平同期信号出力端子７からの水平同期信号のある一
定期間に応じて開閉駆動するスイッチ３に入力される。 スイッチ３では、水平同期信号出力端子７からの水平同
期信号が存在する時、位相比較回路２の出力電圧を通過
させ、水平同期信号出力端子７からの水平同期信号が存
在しない時、水平同期信号出力端子７からの水平同期信
号が存在する時の出力電圧を保持し、制御電圧発生回路
４に入力される。
、水平同期信号出力端子７からの水平同期信号のある一
定期間に応じて開閉駆動するスイッチ３に入力される。 スイッチ３では、水平同期信号出力端子７からの水平同
期信号が存在する時、位相比較回路２の出力電圧を通過
させ、水平同期信号出力端子７からの水平同期信号が存
在しない時、水平同期信号出力端子７からの水平同期信
号が存在する時の出力電圧を保持し、制御電圧発生回路
４に入力される。
【００１６】制御電圧発生回路４では、誤差電圧を平均
化してＡＦＣ電圧としてＶＣＯ５に入力される。
化してＡＦＣ電圧としてＶＣＯ５に入力される。
【００１７】以上位相比較回路２からフィルタ４までの
動作を動作波形図図３を用いて説明する。
動作を動作波形図図３を用いて説明する。
【００１８】図３において、波形ａは同期信号入力端子
１に入力された複合同期信号である。波形ｂは水平同期
信号出力端子７からの水平同期信号である。波形ｃはＤ
フリップフロップ２３の反転出力データである。波形ｄ
は位相比較回路２の出力で、誤差電圧である。波形ｅは
スイッチ３からの出力電圧である。波形ｆは制御電圧発
生回路４の出力でＡＦＣ電圧である。
１に入力された複合同期信号である。波形ｂは水平同期
信号出力端子７からの水平同期信号である。波形ｃはＤ
フリップフロップ２３の反転出力データである。波形ｄ
は位相比較回路２の出力で、誤差電圧である。波形ｅは
スイッチ３からの出力電圧である。波形ｆは制御電圧発
生回路４の出力でＡＦＣ電圧である。
【００１９】以上の動作波形図を用いて、以下、位相比
較回路２からフィルタ４までの動作を説明する。
較回路２からフィルタ４までの動作を説明する。
【００２０】同期信号入力端子１に入力された複合同期
信号波形ａと、水平同期信号出力端子７からの水平同期
信号波形ｂは、Ｄフリップフロップ２３の反転出力波形
ｃでＤフリップフロップ２２，２３のリセットを行うエ
ッジトリガ方式の位相比較によって、誤差電圧波形ｄを
出力し、スイッチ３に入力される。スイッチ３の出力電
圧波形ｅは、水平同期信号出力端子７からの水平同期信
号波形ｄが存在する時、すなわち１のレベルとなってい
る時に誤差電圧波形ｄを出力し、水平同期信号出力端子
７からの水平同期信号波形ｂが存在しない時、すなわち
０のレベルとなっている時に、水平同期信号出力端子７
からの水平同期信号波形ｂが存在する時の出力電圧を保
持し、制御電圧発生回路４に入力される。制御電圧発生
回路４の出力ＡＦＣ電圧波形ｆは、水平同期信号出力端
子７からの水平同期信号波形ｂが存在する時、安定した
電圧を出力し、水平同期信号出力端子７からの水平同期
信号波形ｂが存在しない時、水平同期信号出力端子７か
らの水平同期信号波形ｂが存在する時の出力電圧、すな
わち安定した電圧を出力する。
信号波形ａと、水平同期信号出力端子７からの水平同期
信号波形ｂは、Ｄフリップフロップ２３の反転出力波形
ｃでＤフリップフロップ２２，２３のリセットを行うエ
ッジトリガ方式の位相比較によって、誤差電圧波形ｄを
出力し、スイッチ３に入力される。スイッチ３の出力電
圧波形ｅは、水平同期信号出力端子７からの水平同期信
号波形ｄが存在する時、すなわち１のレベルとなってい
る時に誤差電圧波形ｄを出力し、水平同期信号出力端子
７からの水平同期信号波形ｂが存在しない時、すなわち
０のレベルとなっている時に、水平同期信号出力端子７
からの水平同期信号波形ｂが存在する時の出力電圧を保
持し、制御電圧発生回路４に入力される。制御電圧発生
回路４の出力ＡＦＣ電圧波形ｆは、水平同期信号出力端
子７からの水平同期信号波形ｂが存在する時、安定した
電圧を出力し、水平同期信号出力端子７からの水平同期
信号波形ｂが存在しない時、水平同期信号出力端子７か
らの水平同期信号波形ｂが存在する時の出力電圧、すな
わち安定した電圧を出力する。
【００２１】制御電圧発生回路４から出力されるＡＦＣ
電圧はＶＣＯ５に入力され発振周波数を制御してクロッ
クパルスを出力すると共に、分周器６に入力してクロッ
クパルスを１／Ｍ分周した基準信号である水平同期信号
を出力端子７に出力する。
電圧はＶＣＯ５に入力され発振周波数を制御してクロッ
クパルスを出力すると共に、分周器６に入力してクロッ
クパルスを１／Ｍ分周した基準信号である水平同期信号
を出力端子７に出力する。
【００２２】以上のように本実施例によれば、ＮＴＳＣ
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、ＡＦＣ電圧が乱れることなく、結果的にＰ
ＬＬ回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示できる。さらにノイズの影響を受けずに、安定した
水平同期信号を再生している。
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、ＡＦＣ電圧が乱れることなく、結果的にＰ
ＬＬ回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示できる。さらにノイズの影響を受けずに、安定した
水平同期信号を再生している。
【００２３】以下本発明の第２の実施例について図面を
参照しながら説明する。図４は本発明の第２の実施例を
示すＰＬＬ回路の回路ブロック図である。
参照しながら説明する。図４は本発明の第２の実施例を
示すＰＬＬ回路の回路ブロック図である。
【００２４】図４において、４１は同期信号入力端子、
４２は水平同期信号出力端子４７からの水平同期信号を
基準として、同期信号入力端子４１から入力される映像
信号から分離された複合同期信号との位相比較を行う位
相比較回路、４３は前記水平同期信号出力端子４７に出
力する水平同期信号のある一定期間に応じて開閉駆動す
るスイッチ、４４は前記スイッチ４３の出力に応じたＡ
ＦＣ電圧を発生する制御電圧発生回路、４５は前記制御
電圧発生回路４４の出力ＡＦＣ電圧に応じて周波数が変
化するＶＣＯ、４６は前記ＶＣＯ４５の出力を分周して
前記水平同期信号を出力する分周器、４７は前記水平同
期信号を出力する水平同期信号出力端子で、以上は、図
１の構成と同様なものである。図１の構成と異なるのは
、前記同期信号入力端子４１から入力される映像信号か
ら分離された複合同期信号と前記分周器４６の出力の水
平同期信号からリセットパルスを生成し（ＮＡＮＤ回路
５０）、前記分周器４６の出力の水平同期信号をカウン
タのクロックとしてＮ進カウンタ４８を設けた点と、前
記同期信号入力端子４１から入力される映像信号から分
離された複合同期信号と前記Ｎ進カウンタの出力から前
記分周器４６のリセット信号を出力する分周器リセット
パルス発生回路４９を設けた点である。
４２は水平同期信号出力端子４７からの水平同期信号を
基準として、同期信号入力端子４１から入力される映像
信号から分離された複合同期信号との位相比較を行う位
相比較回路、４３は前記水平同期信号出力端子４７に出
力する水平同期信号のある一定期間に応じて開閉駆動す
るスイッチ、４４は前記スイッチ４３の出力に応じたＡ
ＦＣ電圧を発生する制御電圧発生回路、４５は前記制御
電圧発生回路４４の出力ＡＦＣ電圧に応じて周波数が変
化するＶＣＯ、４６は前記ＶＣＯ４５の出力を分周して
前記水平同期信号を出力する分周器、４７は前記水平同
期信号を出力する水平同期信号出力端子で、以上は、図
１の構成と同様なものである。図１の構成と異なるのは
、前記同期信号入力端子４１から入力される映像信号か
ら分離された複合同期信号と前記分周器４６の出力の水
平同期信号からリセットパルスを生成し（ＮＡＮＤ回路
５０）、前記分周器４６の出力の水平同期信号をカウン
タのクロックとしてＮ進カウンタ４８を設けた点と、前
記同期信号入力端子４１から入力される映像信号から分
離された複合同期信号と前記Ｎ進カウンタの出力から前
記分周器４６のリセット信号を出力する分周器リセット
パルス発生回路４９を設けた点である。
【００２５】上記のように構成されたＰＬＬ回路につい
て、以下その動作を説明する。同期信号入力端子４１に
入力された複合同期信号は、位相比較回路４２に入力さ
れる。また、水平同期信号出力端子４７からの水平同期
信号も位相比較回路４２に入力される。位相比較回路４
２は例えば図２のように構成される。図２において、水
平同期信号入力端子２１に入力された水平同期信号は、
Ｄフリップフロップ２２のクロック端子に入力され、そ
の出力はＤフリップフロップ２３のデータ入力に入力さ
れ、かつ出力端子２５に出力される。また、同期信号入
力端子２４に入力された複合同期信号は、Ｄフリップフ
ロップ２３のクロック端子に入力され、その反転出力は
Ｄフリップフロップ２２，２３のクリア端子に入力され
る。
て、以下その動作を説明する。同期信号入力端子４１に
入力された複合同期信号は、位相比較回路４２に入力さ
れる。また、水平同期信号出力端子４７からの水平同期
信号も位相比較回路４２に入力される。位相比較回路４
２は例えば図２のように構成される。図２において、水
平同期信号入力端子２１に入力された水平同期信号は、
Ｄフリップフロップ２２のクロック端子に入力され、そ
の出力はＤフリップフロップ２３のデータ入力に入力さ
れ、かつ出力端子２５に出力される。また、同期信号入
力端子２４に入力された複合同期信号は、Ｄフリップフ
ロップ２３のクロック端子に入力され、その反転出力は
Ｄフリップフロップ２２，２３のクリア端子に入力され
る。
【００２６】位相比較回路４２から出力される誤差電圧
は、水平同期信号出力端子４７からの水平同期信号のあ
る一定期間に応じて開閉駆動するスイッチ４３に入力さ
れる。
は、水平同期信号出力端子４７からの水平同期信号のあ
る一定期間に応じて開閉駆動するスイッチ４３に入力さ
れる。
【００２７】スイッチ４３では、水平同期信号出力端子
４７からの水平同期信号が存在する時、位相比較回路４
２の出力電圧を通過させ、水平同期信号出力端子４７か
らの水平同期信号が存在しない時、水平同期信号出力端
子４７からの水平同期信号が存在する時の出力電圧を保
持し、制御電圧発生回路４４に入力される。
４７からの水平同期信号が存在する時、位相比較回路４
２の出力電圧を通過させ、水平同期信号出力端子４７か
らの水平同期信号が存在しない時、水平同期信号出力端
子４７からの水平同期信号が存在する時の出力電圧を保
持し、制御電圧発生回路４４に入力される。
【００２８】制御電圧発生回路４４では、誤差電圧を平
均化してＡＦＣ電圧としてＶＣＯ４５に入力される。
均化してＡＦＣ電圧としてＶＣＯ４５に入力される。
【００２９】以上位相比較回路４２から制御電圧発生回
路４４までの動作を動作波形図図３を用いて説明する。
路４４までの動作を動作波形図図３を用いて説明する。
【００３０】図３において、波形ａは同期信号入力端子
４１に入力された複合同期信号である。波形ｂは水平同
期信号出力端子４７からの水平同期信号である。波形ｃ
はＤフリップフロップ２３の反転出力データである。波
形ｄは位相比較回路４２の出力で、誤差電圧である。波
形ｅはスイッチ４３からの出力電圧である。波形ｆはフ
ィルタ４４の出力ＡＦＣ電圧である。
４１に入力された複合同期信号である。波形ｂは水平同
期信号出力端子４７からの水平同期信号である。波形ｃ
はＤフリップフロップ２３の反転出力データである。波
形ｄは位相比較回路４２の出力で、誤差電圧である。波
形ｅはスイッチ４３からの出力電圧である。波形ｆはフ
ィルタ４４の出力ＡＦＣ電圧である。
【００３１】以上の動作波形図を用いて、以下、位相比
較回路４２から制御電圧発生回路４４までの動作を説明
する。
較回路４２から制御電圧発生回路４４までの動作を説明
する。
【００３２】同期信号入力端子４１に入力された複合同
期信号波形ａと、水平同期信号出力端子４７からの水平
同期信号波形ｂは、Ｄフリップフロップ２３の反転出力
波形ｃでＤフリップフロップ２２，２３のリセットを行
うエッジトリガ方式の位相比較によって誤差電圧波形ｄ
を出力し、スイッチ４３に入力される。スイッチ４３の
出力電圧波形ｅは、水平同期信号出力端子４７からの水
平同期信号波形ｂが存在する時、すなわち１のレベルと
なっている時に誤差電圧波形ｄを出力し、水平同期信号
出力端子４７からの水平同期信号波形ｂが存在しない時
、すなわち０のレベルとなっている時に、水平同期信号
出力端子４７からの水平同期信号波形ｂが存在する時の
出力電圧を保持し、制御電圧発生回路４４に入力される
。制御電圧発生回路４４の出力ＡＦＣ電圧波形ｆは、水
平同期信号出力端子４７からの水平同期信号波形ｂが存
在する時安定した電圧を出力し、水平同期信号出力端子
４７からの水平同期信号波形ｂが存在しない時、水平同
期信号出力端子４７からの水平同期信号波形ｂが存在す
る時の出力電圧、すなわち安定した電圧を出力する。
期信号波形ａと、水平同期信号出力端子４７からの水平
同期信号波形ｂは、Ｄフリップフロップ２３の反転出力
波形ｃでＤフリップフロップ２２，２３のリセットを行
うエッジトリガ方式の位相比較によって誤差電圧波形ｄ
を出力し、スイッチ４３に入力される。スイッチ４３の
出力電圧波形ｅは、水平同期信号出力端子４７からの水
平同期信号波形ｂが存在する時、すなわち１のレベルと
なっている時に誤差電圧波形ｄを出力し、水平同期信号
出力端子４７からの水平同期信号波形ｂが存在しない時
、すなわち０のレベルとなっている時に、水平同期信号
出力端子４７からの水平同期信号波形ｂが存在する時の
出力電圧を保持し、制御電圧発生回路４４に入力される
。制御電圧発生回路４４の出力ＡＦＣ電圧波形ｆは、水
平同期信号出力端子４７からの水平同期信号波形ｂが存
在する時安定した電圧を出力し、水平同期信号出力端子
４７からの水平同期信号波形ｂが存在しない時、水平同
期信号出力端子４７からの水平同期信号波形ｂが存在す
る時の出力電圧、すなわち安定した電圧を出力する。
【００３３】制御電圧発生回路４４から出力されるＡＦ
Ｃ電圧はＶＣＯ４５に入力され発振周波数を制御してク
ロックパルスを出力すると共に、分周器４６に入力して
クロックパルスを１／Ｍ分周した基準信号である水平同
期信号を、出力端子４７に出力する。また、出力端子４
７の出力の水平同期信号と同期信号入力端子４１に入力
された複合同期信号は、ＮＡＮＤ回路５０に入力されて
、Ｎ進カウンタ４８のデータとして入力される。さらに
出力端子４７の出力の水平同期信号は、Ｎ進カウンタ４
８のクロックとして入力される。
Ｃ電圧はＶＣＯ４５に入力され発振周波数を制御してク
ロックパルスを出力すると共に、分周器４６に入力して
クロックパルスを１／Ｍ分周した基準信号である水平同
期信号を、出力端子４７に出力する。また、出力端子４
７の出力の水平同期信号と同期信号入力端子４１に入力
された複合同期信号は、ＮＡＮＤ回路５０に入力されて
、Ｎ進カウンタ４８のデータとして入力される。さらに
出力端子４７の出力の水平同期信号は、Ｎ進カウンタ４
８のクロックとして入力される。
【００３４】Ｎ進カウンタ４８では、出力端子４７の出
力の水平同期信号と同期信号入力端子４１に入力された
複合同期信号の位相が同期しない期間（水平期間）をカ
ウントし、同期しない期間が数Ｈ期間を越えた時１を出
力する。同期信号入力端子４１に入力された複合同期信
号とＮ進カウンタ４８の出力信号は分周器リセットパル
ス発生回路４９に入力される。
力の水平同期信号と同期信号入力端子４１に入力された
複合同期信号の位相が同期しない期間（水平期間）をカ
ウントし、同期しない期間が数Ｈ期間を越えた時１を出
力する。同期信号入力端子４１に入力された複合同期信
号とＮ進カウンタ４８の出力信号は分周器リセットパル
ス発生回路４９に入力される。
【００３５】分周器リセットパルス発生回路４９は、例
えばＮＡＮＤ回路で構成される。分周器リセットパルス
発生回路４９では、出力端子４７の出力の水平同期信号
と同期信号入力端子４１に入力された複合同期信号の位
相が同期しない期間が数Ｈ期間を越えた時、前記分周器
４６をリセットする分周器リセットパルスを出力して、
強制的に同期信号入力端子４１に入力された複合同期信
号の位相に同期した水平同期信号を出力端子４７に出力
する。
えばＮＡＮＤ回路で構成される。分周器リセットパルス
発生回路４９では、出力端子４７の出力の水平同期信号
と同期信号入力端子４１に入力された複合同期信号の位
相が同期しない期間が数Ｈ期間を越えた時、前記分周器
４６をリセットする分周器リセットパルスを出力して、
強制的に同期信号入力端子４１に入力された複合同期信
号の位相に同期した水平同期信号を出力端子４７に出力
する。
【００３６】以上のように本実施例によれば、ＮＴＳＣ
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、ＡＦＣ電圧が乱れることなく、結果的にＰ
ＬＬ回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示できる。さらにノイズの影響を受けずに、安定した
水平同期信号を再生している。
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、ＡＦＣ電圧が乱れることなく、結果的にＰ
ＬＬ回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示できる。さらにノイズの影響を受けずに、安定した
水平同期信号を再生している。
【００３７】
【発明の効果】（１）以上のように本発明によれば、所
定の基準信号を基準として、映像信号から分離された複
合同期信号との位相比較を行い、位相誤差情報を出力す
る位相比較回路と、前記基準信号に基づく一定期間の前
記位相誤差情報により直流電圧を発生する制御電圧発生
回路と、前記制御電圧発生回路の出力に応じて周波数が
変化するＶＣＯと、前記ＶＣＯの出力を分周して前記基
準信号を出力する分周器を備えることにより、ＮＴＳＣ
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、ＡＦＣ電圧が乱れることなく、結果的にＰ
ＬＬ回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示でき、さらにノイズの影響を受けずに、安定した水
平同期信号を再生できる。
定の基準信号を基準として、映像信号から分離された複
合同期信号との位相比較を行い、位相誤差情報を出力す
る位相比較回路と、前記基準信号に基づく一定期間の前
記位相誤差情報により直流電圧を発生する制御電圧発生
回路と、前記制御電圧発生回路の出力に応じて周波数が
変化するＶＣＯと、前記ＶＣＯの出力を分周して前記基
準信号を出力する分周器を備えることにより、ＮＴＳＣ
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、ＡＦＣ電圧が乱れることなく、結果的にＰ
ＬＬ回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示でき、さらにノイズの影響を受けずに、安定した水
平同期信号を再生できる。
【００３８】（２）以上のように本発明によれば、所定
の基準信号を基準として、映像信号から分離された複合
同期信号との位相比較を行い、位相誤差情報を出力する
位相比較回路と、前記基準信号に基づく一定期間の前記
位相誤差情報により直流電圧を発生する制御電圧発生回
路と、前記制御電圧発生回路の出力に応じて周波数が変
化するＶＣＯと、前記ＶＣＯの出力を分周して前記基準
信号を出力する分周器と前記映像信号から分離された複
合同期信号と前記分周器の出力からリセット信号を入力
し、前記基準信号をカウンタのクロック入力とするＮ進
カウンタと、前記映像信号から分離された複合同期信号
と前記Ｎ進カウンタの出力から前記分周器のリセット信
号を出力する分周器リセットパルス発生回路を備えるこ
とにより、ＮＴＳＣ方式テレビジョン信号など、映像信
号の垂直帰線消去期間に等化パルスと切り込みパルスが
挿入されている信号形態、すなわち垂直帰線消去期間の
一部ではその他の映像信号部分と異なる状態で水平同期
信号が挿入されている部分でも、ＡＦＣ電圧が乱れるこ
となく、結果的にＰＬＬ回路で生成するビデオ信号のサ
ンプリングクロック、およびメモリの書き込み、読み出
しクロックが乱れることがなくなり、表示画面上に常に
無歪みの再生画像を表示でき、さらにノイズの影響を受
けずに、安定した水平同期信号を再生できる。
の基準信号を基準として、映像信号から分離された複合
同期信号との位相比較を行い、位相誤差情報を出力する
位相比較回路と、前記基準信号に基づく一定期間の前記
位相誤差情報により直流電圧を発生する制御電圧発生回
路と、前記制御電圧発生回路の出力に応じて周波数が変
化するＶＣＯと、前記ＶＣＯの出力を分周して前記基準
信号を出力する分周器と前記映像信号から分離された複
合同期信号と前記分周器の出力からリセット信号を入力
し、前記基準信号をカウンタのクロック入力とするＮ進
カウンタと、前記映像信号から分離された複合同期信号
と前記Ｎ進カウンタの出力から前記分周器のリセット信
号を出力する分周器リセットパルス発生回路を備えるこ
とにより、ＮＴＳＣ方式テレビジョン信号など、映像信
号の垂直帰線消去期間に等化パルスと切り込みパルスが
挿入されている信号形態、すなわち垂直帰線消去期間の
一部ではその他の映像信号部分と異なる状態で水平同期
信号が挿入されている部分でも、ＡＦＣ電圧が乱れるこ
となく、結果的にＰＬＬ回路で生成するビデオ信号のサ
ンプリングクロック、およびメモリの書き込み、読み出
しクロックが乱れることがなくなり、表示画面上に常に
無歪みの再生画像を表示でき、さらにノイズの影響を受
けずに、安定した水平同期信号を再生できる。
【図１】本発明の第１の実施例におけるＰＬＬ回路のブ
ロック図
ロック図
【図２】図１の位相比較回路の回路図
【図３】図１の位相比較回路から制御電圧発生回路まで
の動作を説明する動作波形図
の動作を説明する動作波形図
【図４】本発明の第２の実施例におけるＰＬＬ回路のブ
ロック図
ロック図
【図５】従来例のＰＬＬ回路のブロック図
【図６】ａ，
ｂは従来例の表示画面を示す説明図
ｂは従来例の表示画面を示す説明図
１，４１ 同期信号入力端子
２，４２ 位相比較回路
３ スイッチ
４，４４ 制御電圧発生回路
５，４５ ＶＣＯ
６，４６ 分周器
７，４７ 水平同期信号出力端子
４８ Ｎ進カウンタ
４９，５０ ＮＡＮＤ回路
Claims (2)
- 【請求項１】所定の基準信号を基準として、映像信号か
ら分離された複合同期信号との位相比較を行い、位相誤
差情報を出力する位相比較回路と、前記基準信号に基づ
く一定期間の前記位相誤差情報により直流電圧を発生す
る制御電圧発生回路と、前記制御電圧発生回路の出力に
応じて周波数が変化する電圧制御発振器と、前記電圧制
御発振器の出力を分周して前記基準信号を出力する分周
器を備えたＰＬＬ回路。 - 【請求項２】所定の基準信号を基準として、映像信号か
ら分離された複合同期信号との位相比較を行い、位相誤
差情報を出力する位相比較回路と、前記基準信号に基づ
く一定期間の前記位相誤差情報により直流電圧を発生す
る制御電圧発生回路と、前記制御電圧発生回路の出力に
応じて周波数が変化する電圧制御発振器と、前記電圧制
御発振器の出力を分周して前記基準信号を出力する分周
器と、前記映像信号から分離された複合同期信号と前記
分周器の出力からリセット信号を入力し、前記基準信号
をカウンタのクロック入力とするＮ進カウンタと、前記
映像信号から分離された複合同期信号と前記Ｎ進カウン
タの出力から前記分周器のリセット信号を出力する分周
器リセットパルス発生回路を備えたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003712A JPH04243379A (ja) | 1991-01-17 | 1991-01-17 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3003712A JPH04243379A (ja) | 1991-01-17 | 1991-01-17 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243379A true JPH04243379A (ja) | 1992-08-31 |
Family
ID=11564941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3003712A Pending JPH04243379A (ja) | 1991-01-17 | 1991-01-17 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129943A (ja) * | 1991-10-30 | 1993-05-25 | Victor Co Of Japan Ltd | 位相同期回路 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234138A (ja) * | 1985-04-09 | 1986-10-18 | Toshiba Corp | 位相同期回路 |
| JPS61283276A (ja) * | 1985-06-10 | 1986-12-13 | Matsushita Electric Ind Co Ltd | 同期信号発生器 |
| JPS6229271A (ja) * | 1985-07-30 | 1987-02-07 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
| JPS63234776A (ja) * | 1987-03-24 | 1988-09-30 | Fujitsu General Ltd | テレビジヨンカメラの外部同期回路 |
| JPS63286070A (ja) * | 1987-04-30 | 1988-11-22 | アールシーエー トムソン ライセンシング コーポレイシヨン | ビデオ装置用偏向回路 |
| JPH01284077A (ja) * | 1988-05-10 | 1989-11-15 | Matsushita Electric Ind Co Ltd | 同期信号発生器 |
| JPH02109469A (ja) * | 1988-10-19 | 1990-04-23 | Sanyo Electric Co Ltd | 垂直駆動パルス発生回路 |
| JPH02288729A (ja) * | 1989-04-28 | 1990-11-28 | Victor Co Of Japan Ltd | Ｐｌｌ回路 |
-
1991
- 1991-01-17 JP JP3003712A patent/JPH04243379A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61234138A (ja) * | 1985-04-09 | 1986-10-18 | Toshiba Corp | 位相同期回路 |
| JPS61283276A (ja) * | 1985-06-10 | 1986-12-13 | Matsushita Electric Ind Co Ltd | 同期信号発生器 |
| JPS6229271A (ja) * | 1985-07-30 | 1987-02-07 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
| JPS63234776A (ja) * | 1987-03-24 | 1988-09-30 | Fujitsu General Ltd | テレビジヨンカメラの外部同期回路 |
| JPS63286070A (ja) * | 1987-04-30 | 1988-11-22 | アールシーエー トムソン ライセンシング コーポレイシヨン | ビデオ装置用偏向回路 |
| JPH01284077A (ja) * | 1988-05-10 | 1989-11-15 | Matsushita Electric Ind Co Ltd | 同期信号発生器 |
| JPH02109469A (ja) * | 1988-10-19 | 1990-04-23 | Sanyo Electric Co Ltd | 垂直駆動パルス発生回路 |
| JPH02288729A (ja) * | 1989-04-28 | 1990-11-28 | Victor Co Of Japan Ltd | Ｐｌｌ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129943A (ja) * | 1991-10-30 | 1993-05-25 | Victor Co Of Japan Ltd | 位相同期回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0461897B1 (en) | A horizontal synchronizing signal separation circuit for a display apparatus | |
| US8233092B2 (en) | Video signal processing device | |
| EP0470827B1 (en) | Synchronizing signal selection circuit | |
| US6674482B1 (en) | Apparatus for generating sync of digital television | |
| US4977445A (en) | Sync-signal reproducing circuit for use in television receiver | |
| JPH04243379A (ja) | Ｐｌｌ回路 | |
| JP2880187B2 (ja) | デジタルテレビジョン受像機 | |
| US5258841A (en) | Horizontal synchronizing signal separation circuit | |
| JP2714193B2 (ja) | デジタルテレビジョン受像機 | |
| JPH0523018Y2 (ja) | ||
| JP2570383B2 (ja) | デジタル信号挿入装置 | |
| JP2615749B2 (ja) | テレビジョン受像機 | |
| JP3511821B2 (ja) | 映像信号処理回路 | |
| JP3785632B2 (ja) | 信号処理回路 | |
| JP3129866B2 (ja) | アスペクト比変換装置 | |
| KR0159313B1 (ko) | 수평동기신호 발생회로 | |
| KR100224579B1 (ko) | 위상 고정 루프를 이용하는 영상 시스템의 수평동기 장치 및 방법 | |
| JP2005124089A (ja) | 映像信号処理装置 | |
| JPH11112833A (ja) | 水平同期分離回路 | |
| JPH07226860A (ja) | Ｐｌｌ回路 | |
| JPH01279686A (ja) | 映像信号処理装置 | |
| JPH01132285A (ja) | 画像メモリ制御装置 | |
| JPH01256886A (ja) | 文字信号重畳装置 | |
| JPS5921182A (ja) | 画像表示用クロツク発生装置 | |
| JPH0369117B2 (ja) |