JPH04243379A - Pll回路 - Google Patents
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- JPH04243379A JPH04243379A JP3003712A JP371291A JPH04243379A JP H04243379 A JPH04243379 A JP H04243379A JP 3003712 A JP3003712 A JP 3003712A JP 371291 A JP371291 A JP 371291A JP H04243379 A JPH04243379 A JP H04243379A
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- synchronization signal
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- 239000002131 composite material Substances 0.000 claims abstract description 31
- 238000010586 diagram Methods 0.000 description 12
- 238000005070 sampling Methods 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、テレビ受像機の同期回
路に係わり、ビデオ信号のサンプリングクロックおよび
メモリの書き込み、読み出しクロックを生成するための
PLL回路に関するものである。
路に係わり、ビデオ信号のサンプリングクロックおよび
メモリの書き込み、読み出しクロックを生成するための
PLL回路に関するものである。
【0002】
【従来の技術】近年、テレビ受像機の映像信号処理回路
のディジタル化に伴い、ビデオ信号のサンプリングクロ
ック、およびメモリの書き込み、読み出しクロックを生
成するPLL回路が必要である。例えば、NHKカラー
テレビ教科書[上](昭和61年2月10日 日本放
送出版協会発行)170ページである。
のディジタル化に伴い、ビデオ信号のサンプリングクロ
ック、およびメモリの書き込み、読み出しクロックを生
成するPLL回路が必要である。例えば、NHKカラー
テレビ教科書[上](昭和61年2月10日 日本放
送出版協会発行)170ページである。
【0003】以下、図5を参照しながら、上述した従来
のPLL回路の一例について説明する。
のPLL回路の一例について説明する。
【0004】図5は、従来例のPLL回路の回路構成を
示したものである。図5において、101は同期信号入
力端子、102は位相比較回路、103は制御電圧発生
回路、104は電圧制御発振器(以下VCOという)、
105は水平偏向出力回路、106は比較信号発生回路
、107は水平同期信号出力端子である。
示したものである。図5において、101は同期信号入
力端子、102は位相比較回路、103は制御電圧発生
回路、104は電圧制御発振器(以下VCOという)、
105は水平偏向出力回路、106は比較信号発生回路
、107は水平同期信号出力端子である。
【0005】以上のように構成されたPLL回路につい
て、以下その動作について説明する。
て、以下その動作について説明する。
【0006】まず、同期信号入力端子101に入力され
た映像信号から分離された複合同期信号と、水平同期信
号出力端子107からの出力信号によって比較信号発生
回路106で発生された基準信号を位相比較回路102
に入力し、位相比較を行って誤差電圧を出力し、制御電
圧発生回路103に入力する。制御電圧発生回路103
では、誤差電圧を比較的長い時間に渡って平均化し、そ
の出力であるAFC電圧はVCO104に入力する。V
CO104では、発振周波数が制御され水平偏向出力回
路105を経由して出力端子107に水平同期信号を出
力する。
た映像信号から分離された複合同期信号と、水平同期信
号出力端子107からの出力信号によって比較信号発生
回路106で発生された基準信号を位相比較回路102
に入力し、位相比較を行って誤差電圧を出力し、制御電
圧発生回路103に入力する。制御電圧発生回路103
では、誤差電圧を比較的長い時間に渡って平均化し、そ
の出力であるAFC電圧はVCO104に入力する。V
CO104では、発振周波数が制御され水平偏向出力回
路105を経由して出力端子107に水平同期信号を出
力する。
【0007】
【発明が解決しようとする課題】上記の従来例では、N
TSC方式テレビジョン信号においては、映像信号の垂
直帰線消去期間に等化パルスと切り込みパルスが挿入さ
れている信号形態、すなわち垂直帰線消去期間の一部で
はその他の映像信号部分と異なる状態で水平同期信号が
挿入されている部分で、AFC電圧が乱れてしまい、結
果的にPLL回路で生成するビデオ信号のサンプリング
クロック、およびメモリの書き込み、読み出しクロック
の乱れが図6に示すように画面上で縦線が曲がるという
現象として現われるという問題があった。
TSC方式テレビジョン信号においては、映像信号の垂
直帰線消去期間に等化パルスと切り込みパルスが挿入さ
れている信号形態、すなわち垂直帰線消去期間の一部で
はその他の映像信号部分と異なる状態で水平同期信号が
挿入されている部分で、AFC電圧が乱れてしまい、結
果的にPLL回路で生成するビデオ信号のサンプリング
クロック、およびメモリの書き込み、読み出しクロック
の乱れが図6に示すように画面上で縦線が曲がるという
現象として現われるという問題があった。
【0008】本発明は上記問題点に鑑み、AFC電圧の
乱れをなくし、再生画像に歪が発生しないようにするこ
とを目的とする。
乱れをなくし、再生画像に歪が発生しないようにするこ
とを目的とする。
【0009】
【課題を解決するための手段】(1)上記課題を解決す
るために本発明のPLL回路は、所定の基準信号を基準
として、映像信号から分離された複合同期信号との位相
比較を行い、位相誤差情報を出力する位相比較回路と、
前記基準信号に基づく一定期間の前記位相誤差情報によ
り直流電圧を発生する制御電圧発生回路と、前記制御電
圧発生回路の出力に応じて周波数が変化する電圧制御発
振器と、前記電圧制御発振器の出力を分周して前記基準
信号を出力する分周器を備えたものである。
るために本発明のPLL回路は、所定の基準信号を基準
として、映像信号から分離された複合同期信号との位相
比較を行い、位相誤差情報を出力する位相比較回路と、
前記基準信号に基づく一定期間の前記位相誤差情報によ
り直流電圧を発生する制御電圧発生回路と、前記制御電
圧発生回路の出力に応じて周波数が変化する電圧制御発
振器と、前記電圧制御発振器の出力を分周して前記基準
信号を出力する分周器を備えたものである。
【0010】(2)また、上記課題を解決するために本
発明のPLL回路は、所定の基準信号を基準として、映
像信号から分離された複合同期信号との位相比較を行い
、位相誤差情報を出力する位相比較回路と、前記基準信
号に基づく一定期間の前記位相誤差情報により直流電圧
を発生する制御電圧発生回路と、前記制御電圧発生回路
の出力に応じて周波数が変化する電圧制御発振器と前記
電圧制御発振器の出力を分周して前記基準信号を出力す
る分周器と、前記映像信号から分離された複合同期信号
と前記分周器の出力からリセット信号を入力し、前記基
準信号をカウンタのクロック入力とするN進カウンタと
、前記映像信号から分離された複合同期信号と前記N進
カウンタの出力から前記分周器のリセット信号を出力す
る分周器リセットパルス発生回路を備えたものである。
発明のPLL回路は、所定の基準信号を基準として、映
像信号から分離された複合同期信号との位相比較を行い
、位相誤差情報を出力する位相比較回路と、前記基準信
号に基づく一定期間の前記位相誤差情報により直流電圧
を発生する制御電圧発生回路と、前記制御電圧発生回路
の出力に応じて周波数が変化する電圧制御発振器と前記
電圧制御発振器の出力を分周して前記基準信号を出力す
る分周器と、前記映像信号から分離された複合同期信号
と前記分周器の出力からリセット信号を入力し、前記基
準信号をカウンタのクロック入力とするN進カウンタと
、前記映像信号から分離された複合同期信号と前記N進
カウンタの出力から前記分周器のリセット信号を出力す
る分周器リセットパルス発生回路を備えたものである。
【0011】
【作用】本発明は、上記した構成によって、NTSC方
式テレビジョン信号など、映像信号の垂直帰線消去期間
に等化パルスと切り込みパルスが挿入されている信号形
態、すなわち垂直帰線消去期間の一部ではその他の映像
信号部分と異なる状態で水平同期信号が挿入されている
部分でも、AFC電圧が乱れることなく、結果的にPL
L回路で生成するビデオ信号のサンプリングクロック、
およびメモリの書き込み、読み出しクロックが乱れるこ
とがなくなり、表示画面上に常に無歪みの再生画像を表
示できる。
式テレビジョン信号など、映像信号の垂直帰線消去期間
に等化パルスと切り込みパルスが挿入されている信号形
態、すなわち垂直帰線消去期間の一部ではその他の映像
信号部分と異なる状態で水平同期信号が挿入されている
部分でも、AFC電圧が乱れることなく、結果的にPL
L回路で生成するビデオ信号のサンプリングクロック、
およびメモリの書き込み、読み出しクロックが乱れるこ
とがなくなり、表示画面上に常に無歪みの再生画像を表
示できる。
【0012】
【実施例】以下本発明の一実施例のPLL回路について
、図1から図3の図面を参照しながら説明する。
、図1から図3の図面を参照しながら説明する。
【0013】図1は本発明の一実施例のPLL回路の回
路ブロック図である。図1において、1は同期信号入力
端子、2は水平同期信号出力端子7からの水平同期信号
を基準として、同期信号入力端子1から入力される映像
信号から分離された複合同期信号との位相比較を行う位
相比較回路、3は前記水平同期信号出力端子7に出力す
る水平同期信号のある一定期間に応じて開閉駆動するス
イッチ、4は前記スイッチ3の出力に応じたAFC電圧
を発生する制御電圧発生回路、5は前記制御電圧発生回
路4の出力AFC電圧に応じて周波数が変化するVCO
、6は前記VCO5の出力を分周して前記水平同期信号
を出力する分周器、7は前記水平同期信号を出力する水
平同期信号出力端子である。以上のように構成されたP
LL回路について、以下その動作を説明する。
路ブロック図である。図1において、1は同期信号入力
端子、2は水平同期信号出力端子7からの水平同期信号
を基準として、同期信号入力端子1から入力される映像
信号から分離された複合同期信号との位相比較を行う位
相比較回路、3は前記水平同期信号出力端子7に出力す
る水平同期信号のある一定期間に応じて開閉駆動するス
イッチ、4は前記スイッチ3の出力に応じたAFC電圧
を発生する制御電圧発生回路、5は前記制御電圧発生回
路4の出力AFC電圧に応じて周波数が変化するVCO
、6は前記VCO5の出力を分周して前記水平同期信号
を出力する分周器、7は前記水平同期信号を出力する水
平同期信号出力端子である。以上のように構成されたP
LL回路について、以下その動作を説明する。
【0014】同期信号入力端子1に入力された複合同期
信号は、位相比較回路2に入力される。また、水平同期
信号出力端子7からの水平同期信号も位相比較回路2に
入力される。位相比較回路2は例えば図2のように構成
される。図2において、水平同期信号入力端子21に入
力された水平同期信号は、Dフリップフロップ22のク
ロック端子に入力され、その出力はDフリップフロップ
23のデータ入力に入力され、かつ出力端子25に出力
される。また、同期信号入力端子24に入力された複合
同期信号は、Dフリップフロップ23のクロック端子に
入力され、その反転出力はDフリップフロップ22,2
3のクリア端子に入力される。
信号は、位相比較回路2に入力される。また、水平同期
信号出力端子7からの水平同期信号も位相比較回路2に
入力される。位相比較回路2は例えば図2のように構成
される。図2において、水平同期信号入力端子21に入
力された水平同期信号は、Dフリップフロップ22のク
ロック端子に入力され、その出力はDフリップフロップ
23のデータ入力に入力され、かつ出力端子25に出力
される。また、同期信号入力端子24に入力された複合
同期信号は、Dフリップフロップ23のクロック端子に
入力され、その反転出力はDフリップフロップ22,2
3のクリア端子に入力される。
【0015】位相比較回路2から出力される誤差電圧は
、水平同期信号出力端子7からの水平同期信号のある一
定期間に応じて開閉駆動するスイッチ3に入力される。 スイッチ3では、水平同期信号出力端子7からの水平同
期信号が存在する時、位相比較回路2の出力電圧を通過
させ、水平同期信号出力端子7からの水平同期信号が存
在しない時、水平同期信号出力端子7からの水平同期信
号が存在する時の出力電圧を保持し、制御電圧発生回路
4に入力される。
、水平同期信号出力端子7からの水平同期信号のある一
定期間に応じて開閉駆動するスイッチ3に入力される。 スイッチ3では、水平同期信号出力端子7からの水平同
期信号が存在する時、位相比較回路2の出力電圧を通過
させ、水平同期信号出力端子7からの水平同期信号が存
在しない時、水平同期信号出力端子7からの水平同期信
号が存在する時の出力電圧を保持し、制御電圧発生回路
4に入力される。
【0016】制御電圧発生回路4では、誤差電圧を平均
化してAFC電圧としてVCO5に入力される。
化してAFC電圧としてVCO5に入力される。
【0017】以上位相比較回路2からフィルタ4までの
動作を動作波形図図3を用いて説明する。
動作を動作波形図図3を用いて説明する。
【0018】図3において、波形aは同期信号入力端子
1に入力された複合同期信号である。波形bは水平同期
信号出力端子7からの水平同期信号である。波形cはD
フリップフロップ23の反転出力データである。波形d
は位相比較回路2の出力で、誤差電圧である。波形eは
スイッチ3からの出力電圧である。波形fは制御電圧発
生回路4の出力でAFC電圧である。
1に入力された複合同期信号である。波形bは水平同期
信号出力端子7からの水平同期信号である。波形cはD
フリップフロップ23の反転出力データである。波形d
は位相比較回路2の出力で、誤差電圧である。波形eは
スイッチ3からの出力電圧である。波形fは制御電圧発
生回路4の出力でAFC電圧である。
【0019】以上の動作波形図を用いて、以下、位相比
較回路2からフィルタ4までの動作を説明する。
較回路2からフィルタ4までの動作を説明する。
【0020】同期信号入力端子1に入力された複合同期
信号波形aと、水平同期信号出力端子7からの水平同期
信号波形bは、Dフリップフロップ23の反転出力波形
cでDフリップフロップ22,23のリセットを行うエ
ッジトリガ方式の位相比較によって、誤差電圧波形dを
出力し、スイッチ3に入力される。スイッチ3の出力電
圧波形eは、水平同期信号出力端子7からの水平同期信
号波形dが存在する時、すなわち1のレベルとなってい
る時に誤差電圧波形dを出力し、水平同期信号出力端子
7からの水平同期信号波形bが存在しない時、すなわち
0のレベルとなっている時に、水平同期信号出力端子7
からの水平同期信号波形bが存在する時の出力電圧を保
持し、制御電圧発生回路4に入力される。制御電圧発生
回路4の出力AFC電圧波形fは、水平同期信号出力端
子7からの水平同期信号波形bが存在する時、安定した
電圧を出力し、水平同期信号出力端子7からの水平同期
信号波形bが存在しない時、水平同期信号出力端子7か
らの水平同期信号波形bが存在する時の出力電圧、すな
わち安定した電圧を出力する。
信号波形aと、水平同期信号出力端子7からの水平同期
信号波形bは、Dフリップフロップ23の反転出力波形
cでDフリップフロップ22,23のリセットを行うエ
ッジトリガ方式の位相比較によって、誤差電圧波形dを
出力し、スイッチ3に入力される。スイッチ3の出力電
圧波形eは、水平同期信号出力端子7からの水平同期信
号波形dが存在する時、すなわち1のレベルとなってい
る時に誤差電圧波形dを出力し、水平同期信号出力端子
7からの水平同期信号波形bが存在しない時、すなわち
0のレベルとなっている時に、水平同期信号出力端子7
からの水平同期信号波形bが存在する時の出力電圧を保
持し、制御電圧発生回路4に入力される。制御電圧発生
回路4の出力AFC電圧波形fは、水平同期信号出力端
子7からの水平同期信号波形bが存在する時、安定した
電圧を出力し、水平同期信号出力端子7からの水平同期
信号波形bが存在しない時、水平同期信号出力端子7か
らの水平同期信号波形bが存在する時の出力電圧、すな
わち安定した電圧を出力する。
【0021】制御電圧発生回路4から出力されるAFC
電圧はVCO5に入力され発振周波数を制御してクロッ
クパルスを出力すると共に、分周器6に入力してクロッ
クパルスを1/M分周した基準信号である水平同期信号
を出力端子7に出力する。
電圧はVCO5に入力され発振周波数を制御してクロッ
クパルスを出力すると共に、分周器6に入力してクロッ
クパルスを1/M分周した基準信号である水平同期信号
を出力端子7に出力する。
【0022】以上のように本実施例によれば、NTSC
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、AFC電圧が乱れることなく、結果的にP
LL回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示できる。さらにノイズの影響を受けずに、安定した
水平同期信号を再生している。
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、AFC電圧が乱れることなく、結果的にP
LL回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示できる。さらにノイズの影響を受けずに、安定した
水平同期信号を再生している。
【0023】以下本発明の第2の実施例について図面を
参照しながら説明する。図4は本発明の第2の実施例を
示すPLL回路の回路ブロック図である。
参照しながら説明する。図4は本発明の第2の実施例を
示すPLL回路の回路ブロック図である。
【0024】図4において、41は同期信号入力端子、
42は水平同期信号出力端子47からの水平同期信号を
基準として、同期信号入力端子41から入力される映像
信号から分離された複合同期信号との位相比較を行う位
相比較回路、43は前記水平同期信号出力端子47に出
力する水平同期信号のある一定期間に応じて開閉駆動す
るスイッチ、44は前記スイッチ43の出力に応じたA
FC電圧を発生する制御電圧発生回路、45は前記制御
電圧発生回路44の出力AFC電圧に応じて周波数が変
化するVCO、46は前記VCO45の出力を分周して
前記水平同期信号を出力する分周器、47は前記水平同
期信号を出力する水平同期信号出力端子で、以上は、図
1の構成と同様なものである。図1の構成と異なるのは
、前記同期信号入力端子41から入力される映像信号か
ら分離された複合同期信号と前記分周器46の出力の水
平同期信号からリセットパルスを生成し(NAND回路
50)、前記分周器46の出力の水平同期信号をカウン
タのクロックとしてN進カウンタ48を設けた点と、前
記同期信号入力端子41から入力される映像信号から分
離された複合同期信号と前記N進カウンタの出力から前
記分周器46のリセット信号を出力する分周器リセット
パルス発生回路49を設けた点である。
42は水平同期信号出力端子47からの水平同期信号を
基準として、同期信号入力端子41から入力される映像
信号から分離された複合同期信号との位相比較を行う位
相比較回路、43は前記水平同期信号出力端子47に出
力する水平同期信号のある一定期間に応じて開閉駆動す
るスイッチ、44は前記スイッチ43の出力に応じたA
FC電圧を発生する制御電圧発生回路、45は前記制御
電圧発生回路44の出力AFC電圧に応じて周波数が変
化するVCO、46は前記VCO45の出力を分周して
前記水平同期信号を出力する分周器、47は前記水平同
期信号を出力する水平同期信号出力端子で、以上は、図
1の構成と同様なものである。図1の構成と異なるのは
、前記同期信号入力端子41から入力される映像信号か
ら分離された複合同期信号と前記分周器46の出力の水
平同期信号からリセットパルスを生成し(NAND回路
50)、前記分周器46の出力の水平同期信号をカウン
タのクロックとしてN進カウンタ48を設けた点と、前
記同期信号入力端子41から入力される映像信号から分
離された複合同期信号と前記N進カウンタの出力から前
記分周器46のリセット信号を出力する分周器リセット
パルス発生回路49を設けた点である。
【0025】上記のように構成されたPLL回路につい
て、以下その動作を説明する。同期信号入力端子41に
入力された複合同期信号は、位相比較回路42に入力さ
れる。また、水平同期信号出力端子47からの水平同期
信号も位相比較回路42に入力される。位相比較回路4
2は例えば図2のように構成される。図2において、水
平同期信号入力端子21に入力された水平同期信号は、
Dフリップフロップ22のクロック端子に入力され、そ
の出力はDフリップフロップ23のデータ入力に入力さ
れ、かつ出力端子25に出力される。また、同期信号入
力端子24に入力された複合同期信号は、Dフリップフ
ロップ23のクロック端子に入力され、その反転出力は
Dフリップフロップ22,23のクリア端子に入力され
る。
て、以下その動作を説明する。同期信号入力端子41に
入力された複合同期信号は、位相比較回路42に入力さ
れる。また、水平同期信号出力端子47からの水平同期
信号も位相比較回路42に入力される。位相比較回路4
2は例えば図2のように構成される。図2において、水
平同期信号入力端子21に入力された水平同期信号は、
Dフリップフロップ22のクロック端子に入力され、そ
の出力はDフリップフロップ23のデータ入力に入力さ
れ、かつ出力端子25に出力される。また、同期信号入
力端子24に入力された複合同期信号は、Dフリップフ
ロップ23のクロック端子に入力され、その反転出力は
Dフリップフロップ22,23のクリア端子に入力され
る。
【0026】位相比較回路42から出力される誤差電圧
は、水平同期信号出力端子47からの水平同期信号のあ
る一定期間に応じて開閉駆動するスイッチ43に入力さ
れる。
は、水平同期信号出力端子47からの水平同期信号のあ
る一定期間に応じて開閉駆動するスイッチ43に入力さ
れる。
【0027】スイッチ43では、水平同期信号出力端子
47からの水平同期信号が存在する時、位相比較回路4
2の出力電圧を通過させ、水平同期信号出力端子47か
らの水平同期信号が存在しない時、水平同期信号出力端
子47からの水平同期信号が存在する時の出力電圧を保
持し、制御電圧発生回路44に入力される。
47からの水平同期信号が存在する時、位相比較回路4
2の出力電圧を通過させ、水平同期信号出力端子47か
らの水平同期信号が存在しない時、水平同期信号出力端
子47からの水平同期信号が存在する時の出力電圧を保
持し、制御電圧発生回路44に入力される。
【0028】制御電圧発生回路44では、誤差電圧を平
均化してAFC電圧としてVCO45に入力される。
均化してAFC電圧としてVCO45に入力される。
【0029】以上位相比較回路42から制御電圧発生回
路44までの動作を動作波形図図3を用いて説明する。
路44までの動作を動作波形図図3を用いて説明する。
【0030】図3において、波形aは同期信号入力端子
41に入力された複合同期信号である。波形bは水平同
期信号出力端子47からの水平同期信号である。波形c
はDフリップフロップ23の反転出力データである。波
形dは位相比較回路42の出力で、誤差電圧である。波
形eはスイッチ43からの出力電圧である。波形fはフ
ィルタ44の出力AFC電圧である。
41に入力された複合同期信号である。波形bは水平同
期信号出力端子47からの水平同期信号である。波形c
はDフリップフロップ23の反転出力データである。波
形dは位相比較回路42の出力で、誤差電圧である。波
形eはスイッチ43からの出力電圧である。波形fはフ
ィルタ44の出力AFC電圧である。
【0031】以上の動作波形図を用いて、以下、位相比
較回路42から制御電圧発生回路44までの動作を説明
する。
較回路42から制御電圧発生回路44までの動作を説明
する。
【0032】同期信号入力端子41に入力された複合同
期信号波形aと、水平同期信号出力端子47からの水平
同期信号波形bは、Dフリップフロップ23の反転出力
波形cでDフリップフロップ22,23のリセットを行
うエッジトリガ方式の位相比較によって誤差電圧波形d
を出力し、スイッチ43に入力される。スイッチ43の
出力電圧波形eは、水平同期信号出力端子47からの水
平同期信号波形bが存在する時、すなわち1のレベルと
なっている時に誤差電圧波形dを出力し、水平同期信号
出力端子47からの水平同期信号波形bが存在しない時
、すなわち0のレベルとなっている時に、水平同期信号
出力端子47からの水平同期信号波形bが存在する時の
出力電圧を保持し、制御電圧発生回路44に入力される
。制御電圧発生回路44の出力AFC電圧波形fは、水
平同期信号出力端子47からの水平同期信号波形bが存
在する時安定した電圧を出力し、水平同期信号出力端子
47からの水平同期信号波形bが存在しない時、水平同
期信号出力端子47からの水平同期信号波形bが存在す
る時の出力電圧、すなわち安定した電圧を出力する。
期信号波形aと、水平同期信号出力端子47からの水平
同期信号波形bは、Dフリップフロップ23の反転出力
波形cでDフリップフロップ22,23のリセットを行
うエッジトリガ方式の位相比較によって誤差電圧波形d
を出力し、スイッチ43に入力される。スイッチ43の
出力電圧波形eは、水平同期信号出力端子47からの水
平同期信号波形bが存在する時、すなわち1のレベルと
なっている時に誤差電圧波形dを出力し、水平同期信号
出力端子47からの水平同期信号波形bが存在しない時
、すなわち0のレベルとなっている時に、水平同期信号
出力端子47からの水平同期信号波形bが存在する時の
出力電圧を保持し、制御電圧発生回路44に入力される
。制御電圧発生回路44の出力AFC電圧波形fは、水
平同期信号出力端子47からの水平同期信号波形bが存
在する時安定した電圧を出力し、水平同期信号出力端子
47からの水平同期信号波形bが存在しない時、水平同
期信号出力端子47からの水平同期信号波形bが存在す
る時の出力電圧、すなわち安定した電圧を出力する。
【0033】制御電圧発生回路44から出力されるAF
C電圧はVCO45に入力され発振周波数を制御してク
ロックパルスを出力すると共に、分周器46に入力して
クロックパルスを1/M分周した基準信号である水平同
期信号を、出力端子47に出力する。また、出力端子4
7の出力の水平同期信号と同期信号入力端子41に入力
された複合同期信号は、NAND回路50に入力されて
、N進カウンタ48のデータとして入力される。さらに
出力端子47の出力の水平同期信号は、N進カウンタ4
8のクロックとして入力される。
C電圧はVCO45に入力され発振周波数を制御してク
ロックパルスを出力すると共に、分周器46に入力して
クロックパルスを1/M分周した基準信号である水平同
期信号を、出力端子47に出力する。また、出力端子4
7の出力の水平同期信号と同期信号入力端子41に入力
された複合同期信号は、NAND回路50に入力されて
、N進カウンタ48のデータとして入力される。さらに
出力端子47の出力の水平同期信号は、N進カウンタ4
8のクロックとして入力される。
【0034】N進カウンタ48では、出力端子47の出
力の水平同期信号と同期信号入力端子41に入力された
複合同期信号の位相が同期しない期間(水平期間)をカ
ウントし、同期しない期間が数H期間を越えた時1を出
力する。同期信号入力端子41に入力された複合同期信
号とN進カウンタ48の出力信号は分周器リセットパル
ス発生回路49に入力される。
力の水平同期信号と同期信号入力端子41に入力された
複合同期信号の位相が同期しない期間(水平期間)をカ
ウントし、同期しない期間が数H期間を越えた時1を出
力する。同期信号入力端子41に入力された複合同期信
号とN進カウンタ48の出力信号は分周器リセットパル
ス発生回路49に入力される。
【0035】分周器リセットパルス発生回路49は、例
えばNAND回路で構成される。分周器リセットパルス
発生回路49では、出力端子47の出力の水平同期信号
と同期信号入力端子41に入力された複合同期信号の位
相が同期しない期間が数H期間を越えた時、前記分周器
46をリセットする分周器リセットパルスを出力して、
強制的に同期信号入力端子41に入力された複合同期信
号の位相に同期した水平同期信号を出力端子47に出力
する。
えばNAND回路で構成される。分周器リセットパルス
発生回路49では、出力端子47の出力の水平同期信号
と同期信号入力端子41に入力された複合同期信号の位
相が同期しない期間が数H期間を越えた時、前記分周器
46をリセットする分周器リセットパルスを出力して、
強制的に同期信号入力端子41に入力された複合同期信
号の位相に同期した水平同期信号を出力端子47に出力
する。
【0036】以上のように本実施例によれば、NTSC
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、AFC電圧が乱れることなく、結果的にP
LL回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示できる。さらにノイズの影響を受けずに、安定した
水平同期信号を再生している。
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、AFC電圧が乱れることなく、結果的にP
LL回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示できる。さらにノイズの影響を受けずに、安定した
水平同期信号を再生している。
【0037】
【発明の効果】(1)以上のように本発明によれば、所
定の基準信号を基準として、映像信号から分離された複
合同期信号との位相比較を行い、位相誤差情報を出力す
る位相比較回路と、前記基準信号に基づく一定期間の前
記位相誤差情報により直流電圧を発生する制御電圧発生
回路と、前記制御電圧発生回路の出力に応じて周波数が
変化するVCOと、前記VCOの出力を分周して前記基
準信号を出力する分周器を備えることにより、NTSC
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、AFC電圧が乱れることなく、結果的にP
LL回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示でき、さらにノイズの影響を受けずに、安定した水
平同期信号を再生できる。
定の基準信号を基準として、映像信号から分離された複
合同期信号との位相比較を行い、位相誤差情報を出力す
る位相比較回路と、前記基準信号に基づく一定期間の前
記位相誤差情報により直流電圧を発生する制御電圧発生
回路と、前記制御電圧発生回路の出力に応じて周波数が
変化するVCOと、前記VCOの出力を分周して前記基
準信号を出力する分周器を備えることにより、NTSC
方式テレビジョン信号など、映像信号の垂直帰線消去期
間に等化パルスと切り込みパルスが挿入されている信号
形態、すなわち垂直帰線消去期間の一部ではその他の映
像信号部分と異なる状態で水平同期信号が挿入されてい
る部分でも、AFC電圧が乱れることなく、結果的にP
LL回路で生成するビデオ信号のサンプリングクロック
、およびメモリの書き込み、読み出しクロックが乱れる
ことがなくなり、表示画面上に常に無歪みの再生画像を
表示でき、さらにノイズの影響を受けずに、安定した水
平同期信号を再生できる。
【0038】(2)以上のように本発明によれば、所定
の基準信号を基準として、映像信号から分離された複合
同期信号との位相比較を行い、位相誤差情報を出力する
位相比較回路と、前記基準信号に基づく一定期間の前記
位相誤差情報により直流電圧を発生する制御電圧発生回
路と、前記制御電圧発生回路の出力に応じて周波数が変
化するVCOと、前記VCOの出力を分周して前記基準
信号を出力する分周器と前記映像信号から分離された複
合同期信号と前記分周器の出力からリセット信号を入力
し、前記基準信号をカウンタのクロック入力とするN進
カウンタと、前記映像信号から分離された複合同期信号
と前記N進カウンタの出力から前記分周器のリセット信
号を出力する分周器リセットパルス発生回路を備えるこ
とにより、NTSC方式テレビジョン信号など、映像信
号の垂直帰線消去期間に等化パルスと切り込みパルスが
挿入されている信号形態、すなわち垂直帰線消去期間の
一部ではその他の映像信号部分と異なる状態で水平同期
信号が挿入されている部分でも、AFC電圧が乱れるこ
となく、結果的にPLL回路で生成するビデオ信号のサ
ンプリングクロック、およびメモリの書き込み、読み出
しクロックが乱れることがなくなり、表示画面上に常に
無歪みの再生画像を表示でき、さらにノイズの影響を受
けずに、安定した水平同期信号を再生できる。
の基準信号を基準として、映像信号から分離された複合
同期信号との位相比較を行い、位相誤差情報を出力する
位相比較回路と、前記基準信号に基づく一定期間の前記
位相誤差情報により直流電圧を発生する制御電圧発生回
路と、前記制御電圧発生回路の出力に応じて周波数が変
化するVCOと、前記VCOの出力を分周して前記基準
信号を出力する分周器と前記映像信号から分離された複
合同期信号と前記分周器の出力からリセット信号を入力
し、前記基準信号をカウンタのクロック入力とするN進
カウンタと、前記映像信号から分離された複合同期信号
と前記N進カウンタの出力から前記分周器のリセット信
号を出力する分周器リセットパルス発生回路を備えるこ
とにより、NTSC方式テレビジョン信号など、映像信
号の垂直帰線消去期間に等化パルスと切り込みパルスが
挿入されている信号形態、すなわち垂直帰線消去期間の
一部ではその他の映像信号部分と異なる状態で水平同期
信号が挿入されている部分でも、AFC電圧が乱れるこ
となく、結果的にPLL回路で生成するビデオ信号のサ
ンプリングクロック、およびメモリの書き込み、読み出
しクロックが乱れることがなくなり、表示画面上に常に
無歪みの再生画像を表示でき、さらにノイズの影響を受
けずに、安定した水平同期信号を再生できる。
【図1】本発明の第1の実施例におけるPLL回路のブ
ロック図
ロック図
【図2】図1の位相比較回路の回路図
【図3】図1の位相比較回路から制御電圧発生回路まで
の動作を説明する動作波形図
の動作を説明する動作波形図
【図4】本発明の第2の実施例におけるPLL回路のブ
ロック図
ロック図
【図5】従来例のPLL回路のブロック図
【図6】a,
bは従来例の表示画面を示す説明図
bは従来例の表示画面を示す説明図
1,41 同期信号入力端子
2,42 位相比較回路
3 スイッチ
4,44 制御電圧発生回路
5,45 VCO
6,46 分周器
7,47 水平同期信号出力端子
48 N進カウンタ
49,50 NAND回路
Claims (2)
- 【請求項1】所定の基準信号を基準として、映像信号か
ら分離された複合同期信号との位相比較を行い、位相誤
差情報を出力する位相比較回路と、前記基準信号に基づ
く一定期間の前記位相誤差情報により直流電圧を発生す
る制御電圧発生回路と、前記制御電圧発生回路の出力に
応じて周波数が変化する電圧制御発振器と、前記電圧制
御発振器の出力を分周して前記基準信号を出力する分周
器を備えたPLL回路。 - 【請求項2】所定の基準信号を基準として、映像信号か
ら分離された複合同期信号との位相比較を行い、位相誤
差情報を出力する位相比較回路と、前記基準信号に基づ
く一定期間の前記位相誤差情報により直流電圧を発生す
る制御電圧発生回路と、前記制御電圧発生回路の出力に
応じて周波数が変化する電圧制御発振器と、前記電圧制
御発振器の出力を分周して前記基準信号を出力する分周
器と、前記映像信号から分離された複合同期信号と前記
分周器の出力からリセット信号を入力し、前記基準信号
をカウンタのクロック入力とするN進カウンタと、前記
映像信号から分離された複合同期信号と前記N進カウン
タの出力から前記分周器のリセット信号を出力する分周
器リセットパルス発生回路を備えたPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3003712A JPH04243379A (ja) | 1991-01-17 | 1991-01-17 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3003712A JPH04243379A (ja) | 1991-01-17 | 1991-01-17 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04243379A true JPH04243379A (ja) | 1992-08-31 |
Family
ID=11564941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3003712A Pending JPH04243379A (ja) | 1991-01-17 | 1991-01-17 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04243379A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05129943A (ja) * | 1991-10-30 | 1993-05-25 | Victor Co Of Japan Ltd | 位相同期回路 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61234138A (ja) * | 1985-04-09 | 1986-10-18 | Toshiba Corp | 位相同期回路 |
JPS61283276A (ja) * | 1985-06-10 | 1986-12-13 | Matsushita Electric Ind Co Ltd | 同期信号発生器 |
JPS6229271A (ja) * | 1985-07-30 | 1987-02-07 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
JPS63234776A (ja) * | 1987-03-24 | 1988-09-30 | Fujitsu General Ltd | テレビジヨンカメラの外部同期回路 |
JPS63286070A (ja) * | 1987-04-30 | 1988-11-22 | アールシーエー トムソン ライセンシング コーポレイシヨン | ビデオ装置用偏向回路 |
JPH01284077A (ja) * | 1988-05-10 | 1989-11-15 | Matsushita Electric Ind Co Ltd | 同期信号発生器 |
JPH02109469A (ja) * | 1988-10-19 | 1990-04-23 | Sanyo Electric Co Ltd | 垂直駆動パルス発生回路 |
JPH02288729A (ja) * | 1989-04-28 | 1990-11-28 | Victor Co Of Japan Ltd | Pll回路 |
-
1991
- 1991-01-17 JP JP3003712A patent/JPH04243379A/ja active Pending
Patent Citations (8)
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