JPH05129943A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH05129943A JPH05129943A JP3311909A JP31190991A JPH05129943A JP H05129943 A JPH05129943 A JP H05129943A JP 3311909 A JP3311909 A JP 3311909A JP 31190991 A JP31190991 A JP 31190991A JP H05129943 A JPH05129943 A JP H05129943A
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- Japan
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- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】発振周波数の急激な変動を抑圧したPLLを提
供する。 【構成】VCO8と、位相比較器1と、周波数比較器2
と、複数の信号を合成する信号合成回路SMと、ローパ
スフィルタ7とを備え、前記VCO8が前記ローパスフ
ィルタ7の出力で制御されるようにした位相同期回路に
於いて、前記VCO出力の分周出力SDに所定の位相差
をもって同期し、かつ所定のパルス幅を有するゲート信
号LGを発生するゲート信号生成回路10と、論理演算
回路LPとからなるパルス幅制限回路を、前記位相比較
器1と前記信号合成回路SMの間に設けて、前記位相比
較器1の出力の最大パルス幅を所定値内に制限するよう
にした位相同期回路。
供する。 【構成】VCO8と、位相比較器1と、周波数比較器2
と、複数の信号を合成する信号合成回路SMと、ローパ
スフィルタ7とを備え、前記VCO8が前記ローパスフ
ィルタ7の出力で制御されるようにした位相同期回路に
於いて、前記VCO出力の分周出力SDに所定の位相差
をもって同期し、かつ所定のパルス幅を有するゲート信
号LGを発生するゲート信号生成回路10と、論理演算
回路LPとからなるパルス幅制限回路を、前記位相比較
器1と前記信号合成回路SMの間に設けて、前記位相比
較器1の出力の最大パルス幅を所定値内に制限するよう
にした位相同期回路。
Description
【0001】
【産業上の利用分野】本発明は、光ディスクドライブ等
に使用される位相同期回路(以下PLLと記す。)に関
する。
に使用される位相同期回路(以下PLLと記す。)に関
する。
【0002】
【従来の技術】光ディスク媒体上には、文字情報や画像
情報の他に各種制御用信号の記録が成され、これらの読
み出しも行われる。反射型光ディスクメモリの再生方式
の概要を、以下に図6を基に説明する。
情報の他に各種制御用信号の記録が成され、これらの読
み出しも行われる。反射型光ディスクメモリの再生方式
の概要を、以下に図6を基に説明する。
【0003】図6は、光ディスクメモリの基本構成を示
す図である。反射型光ピックアップは、半導体レーザ5
8からのレーザ光を集光して、ディスク媒体上の目標の
位置に照射し、情報を記録、再生するものであって、光
学系と駆動系から構成されている。前記光学系は、前記
ディスク媒体面上にレーザ光を集光させたり、レーザ光
スポットとディスク媒体上の目標位置とのずれを検出し
たりする機構であり、前記半導体レーザ58、レンズ類
57、54、59、ビームスプリッタ56、4分割フォ
トダイオード60等から構成される。
す図である。反射型光ピックアップは、半導体レーザ5
8からのレーザ光を集光して、ディスク媒体上の目標の
位置に照射し、情報を記録、再生するものであって、光
学系と駆動系から構成されている。前記光学系は、前記
ディスク媒体面上にレーザ光を集光させたり、レーザ光
スポットとディスク媒体上の目標位置とのずれを検出し
たりする機構であり、前記半導体レーザ58、レンズ類
57、54、59、ビームスプリッタ56、4分割フォ
トダイオード60等から構成される。
【0004】前記駆動系は、前記対物レンズ54をディ
スク51の面振れに追従させるフォーカシング制御及び
トラック振れに追従させるトラッキング制御を行って、
ディスク媒体上の目標位置とレーザ光スポットとの位置
関係を一定に維持するための駆動機構であり、主にマグ
ネット、コイル、支持部材から構成されている。
スク51の面振れに追従させるフォーカシング制御及び
トラック振れに追従させるトラッキング制御を行って、
ディスク媒体上の目標位置とレーザ光スポットとの位置
関係を一定に維持するための駆動機構であり、主にマグ
ネット、コイル、支持部材から構成されている。
【0005】前記ディスク媒体51上の目標位置で記録
再生するために、さらに、信号の変調回路やレーザ駆動
回路(図示せず)、信号の復調回路67、レーザスポッ
トとディスク面との位置ずれを検出するフォーカス誤差
検出回路68、レーザスポットのトラックからの位置ず
れを検出するトラック誤差検出回路69、トラック上の
情報を読み出す情報検出回路、前記フォーカス誤差検出
回路68の出力に応じてフォーカシングアクチュエータ
52を駆動するフォーカシング駆動回路70、前記トラ
ック誤差検出回路69の出力に応じてトラッキングアク
チュエータ53を駆動するトラッキング駆動回路71等
が設けられている。前記復調回路67は、前記変調回路
で変換された情報を再生時に元に復帰させる回路であ
る。
再生するために、さらに、信号の変調回路やレーザ駆動
回路(図示せず)、信号の復調回路67、レーザスポッ
トとディスク面との位置ずれを検出するフォーカス誤差
検出回路68、レーザスポットのトラックからの位置ず
れを検出するトラック誤差検出回路69、トラック上の
情報を読み出す情報検出回路、前記フォーカス誤差検出
回路68の出力に応じてフォーカシングアクチュエータ
52を駆動するフォーカシング駆動回路70、前記トラ
ック誤差検出回路69の出力に応じてトラッキングアク
チュエータ53を駆動するトラッキング駆動回路71等
が設けられている。前記復調回路67は、前記変調回路
で変換された情報を再生時に元に復帰させる回路であ
る。
【0006】図6に示したように、半導体レーザ58か
ら出たレーザ光は、ビームスプリッタ56、対物レンズ
54を通過して前記記録面で反射し、ビームスプリッタ
56、集光レンズ59を介して4分割フォトダイオード
60に入射する。前記4分割フォトダイオード60の複
数の出力は、増幅合成回路62に入力され、出力信号7
2、73が得られる。
ら出たレーザ光は、ビームスプリッタ56、対物レンズ
54を通過して前記記録面で反射し、ビームスプリッタ
56、集光レンズ59を介して4分割フォトダイオード
60に入射する。前記4分割フォトダイオード60の複
数の出力は、増幅合成回路62に入力され、出力信号7
2、73が得られる。
【0007】光ディスクドライブの回転系が回転を開始
して暫くすると、前記対物レンズ54が制御されてフォ
ーカスが略とれた状態になり、前記光ディスク媒体51
からクロックマークが検出される。前記クロックマーク
CMの検出は、クロックマーク検出回路63によって行
われる。このクロックマーク検出回路63には、前記増
幅合成回路62の出力73とマスタークロック回路66
の出力即ちマスタークロックMCが印加され、クロック
マークCMが出力される。
して暫くすると、前記対物レンズ54が制御されてフォ
ーカスが略とれた状態になり、前記光ディスク媒体51
からクロックマークが検出される。前記クロックマーク
CMの検出は、クロックマーク検出回路63によって行
われる。このクロックマーク検出回路63には、前記増
幅合成回路62の出力73とマスタークロック回路66
の出力即ちマスタークロックMCが印加され、クロック
マークCMが出力される。
【0008】PLLには、前記クロックマークCMと前
記マスタークロックMCとイネーブル信号30とが印加
され、出力22が得られる。前記イネーブル信号30
は、前記フォーカスが略とれた時点でメカコンから出力
される信号である。前記復調回路67には、前記増幅合
成回路62の出力73と前記PLLの出力22とが印加
され、出力端子67Tに復調出力が得られる。前記フォ
ーカス誤差検出回路68には、前記PLLの出力22と
前記増幅合成回路の出力72とが印加され、フォーカス
誤差に応じた信号68Sが出力される。
記マスタークロックMCとイネーブル信号30とが印加
され、出力22が得られる。前記イネーブル信号30
は、前記フォーカスが略とれた時点でメカコンから出力
される信号である。前記復調回路67には、前記増幅合
成回路62の出力73と前記PLLの出力22とが印加
され、出力端子67Tに復調出力が得られる。前記フォ
ーカス誤差検出回路68には、前記PLLの出力22と
前記増幅合成回路の出力72とが印加され、フォーカス
誤差に応じた信号68Sが出力される。
【0009】前記フォーカシング駆動回路70には、前
記信号68Sが印加され、その出力74によって前記フ
ォーカシングアクチュエータ52が駆動される。同様に
前記トラック誤差検出回路69には、前記PLLの出力
22と前記増幅合成回路の出力73とが印加され、トラ
ック誤差に応じた信号69Sが出力される。前記トラッ
キング駆動回路71には、前記信号69Sが印加され、
その出力75によって前記トラッキングアクチュエータ
53が駆動される。
記信号68Sが印加され、その出力74によって前記フ
ォーカシングアクチュエータ52が駆動される。同様に
前記トラック誤差検出回路69には、前記PLLの出力
22と前記増幅合成回路の出力73とが印加され、トラ
ック誤差に応じた信号69Sが出力される。前記トラッ
キング駆動回路71には、前記信号69Sが印加され、
その出力75によって前記トラッキングアクチュエータ
53が駆動される。
【0010】尚、前記フォーカス誤差検出回路68に入
力された前記増幅回路からの信号72は、前記フォーカ
ス誤差検出回路68内でナイキストフィルタ、サンプル
ホールド回路、アナログ/デジタル変換回路、デジタル
位相補償回路に順次送られ、信号68Sを出力する。同
様に前記トラック誤差検出回路69に入力された前記増
幅回路からの信号73は、前記トラック誤差検出回路6
9内でナイキストフィルタ、サンプルホールド回路、ア
ナログ/デジタル変換回路、デジタル位相補償回路に順
次送られ、信号69Sを出力する。
力された前記増幅回路からの信号72は、前記フォーカ
ス誤差検出回路68内でナイキストフィルタ、サンプル
ホールド回路、アナログ/デジタル変換回路、デジタル
位相補償回路に順次送られ、信号68Sを出力する。同
様に前記トラック誤差検出回路69に入力された前記増
幅回路からの信号73は、前記トラック誤差検出回路6
9内でナイキストフィルタ、サンプルホールド回路、ア
ナログ/デジタル変換回路、デジタル位相補償回路に順
次送られ、信号69Sを出力する。
【0011】前記PLLの出力22は、前記したように
フォーカス誤差やトラック誤差を検出する際のサンプリ
ング用タイミングクロックとして使用される他、変調回
路、復調回路67でデータの読み書き(R/W)用タイ
ミングクロックとしても使用され、さらにシーク時には
ディスク面のアクセスコードやアドレスの読み出し用タ
イミングクロックとしても使用される。図7は、従来の
PLLの一例を示すブロック図であり、図6に於けるP
LLのブロック図である。
フォーカス誤差やトラック誤差を検出する際のサンプリ
ング用タイミングクロックとして使用される他、変調回
路、復調回路67でデータの読み書き(R/W)用タイ
ミングクロックとしても使用され、さらにシーク時には
ディスク面のアクセスコードやアドレスの読み出し用タ
イミングクロックとしても使用される。図7は、従来の
PLLの一例を示すブロック図であり、図6に於けるP
LLのブロック図である。
【0012】図8は、図7に於ける要部の信号波形を示
す図である。図8の説明においては、信号が高レベルに
ある時はH、低レベルにある時はLで表す。図7に於い
て、位相比較器1には、クロックマークCMと電圧制御
型発信器8(以下、VCOと記す。)の出力22を分周
器9で分周して得られる信号SDと前記イネーブル信号
30とが印加されており、前記信号CMとSDの位相が
比較される。前記イネーブル信号30がHの場合、前記
位相比較器1の一方の出力TUは、前記信号SDの位相
が前記信号CMの位相より遅れている場合に出力され、
前記クロックマークCMの立ち上がりでH、前記分周器
出力SDの立ち上がりでLになる。
す図である。図8の説明においては、信号が高レベルに
ある時はH、低レベルにある時はLで表す。図7に於い
て、位相比較器1には、クロックマークCMと電圧制御
型発信器8(以下、VCOと記す。)の出力22を分周
器9で分周して得られる信号SDと前記イネーブル信号
30とが印加されており、前記信号CMとSDの位相が
比較される。前記イネーブル信号30がHの場合、前記
位相比較器1の一方の出力TUは、前記信号SDの位相
が前記信号CMの位相より遅れている場合に出力され、
前記クロックマークCMの立ち上がりでH、前記分周器
出力SDの立ち上がりでLになる。
【0013】また前記位相比較器1の他方の出力TL
は、前記信号SDの位相が前記信号CMの位相より進ん
でいる場合に出力され、前記分周器出力SDの立ち上が
りでH、前記クロックマークCMの立ち上がりでLにな
る。周波数比較器2では、前記分周器出力SDの周波数
FDが前記マスタークロックMCによってカウントさ
れ、前記周波数FDが所定の周波数FD0より低い場合
には、その周波数差に応じたパルス幅を有する信号FU
が出力され、前記周波数FDが所定の周波数FD0より
高い場合には、その周波数差に応じたパルス幅を有する
信号FLが出力される。前記の通り、位相比較器1で
は、前記分周器出力SDの立上がりと前記クロックマー
クCMの立上がりが位相比較エッジとなっている。
は、前記信号SDの位相が前記信号CMの位相より進ん
でいる場合に出力され、前記分周器出力SDの立ち上が
りでH、前記クロックマークCMの立ち上がりでLにな
る。周波数比較器2では、前記分周器出力SDの周波数
FDが前記マスタークロックMCによってカウントさ
れ、前記周波数FDが所定の周波数FD0より低い場合
には、その周波数差に応じたパルス幅を有する信号FU
が出力され、前記周波数FDが所定の周波数FD0より
高い場合には、その周波数差に応じたパルス幅を有する
信号FLが出力される。前記の通り、位相比較器1で
は、前記分周器出力SDの立上がりと前記クロックマー
クCMの立上がりが位相比較エッジとなっている。
【0014】NORゲート5には、前記信号TUとFU
とが入力され、出力信号19が出力される。ORゲート
6には、前記信号TLとFLとが入力され、出力信号2
0が出力される。前記信号19、20は抵抗19R、2
0Rで加算され信号23が得られる。フィルタ7では、
前記出力信号23が印加されインバータを含むローパス
フィルタ7を介して電圧21が出力される。VCO8
は、前記出力電圧21によって制御され、前記電圧21
が高くなると前記発信器出力22の周波数は高くなり、
前記電圧21が低くなると前記発信器出力22の周波数
は低くなるように構成されている。前記出力信号22
は、前記分周器9に印加され分周される。
とが入力され、出力信号19が出力される。ORゲート
6には、前記信号TLとFLとが入力され、出力信号2
0が出力される。前記信号19、20は抵抗19R、2
0Rで加算され信号23が得られる。フィルタ7では、
前記出力信号23が印加されインバータを含むローパス
フィルタ7を介して電圧21が出力される。VCO8
は、前記出力電圧21によって制御され、前記電圧21
が高くなると前記発信器出力22の周波数は高くなり、
前記電圧21が低くなると前記発信器出力22の周波数
は低くなるように構成されている。前記出力信号22
は、前記分周器9に印加され分周される。
【0015】図8に於いて、横軸は時間軸であり、ディ
スク媒体を含む回転系が回転を開始してからの経過時間
を表している。同図のT6は、フォーカス引き込みが略
終了した時間であり、メカコンから供給されるイネーブ
ル信号30はこれ以降Hレベルとなり、前記クロックマ
ークCMが前記クロックマーク検出回路63で検出され
ている。同図のT7からT9まではクロックマークCM
に対し分周器出力SDの位相が遅れていることを示し、
T18からT20まではクロックマークCMに対し分周
器出力SDの位相が進んでいる場合について示してい
る。
スク媒体を含む回転系が回転を開始してからの経過時間
を表している。同図のT6は、フォーカス引き込みが略
終了した時間であり、メカコンから供給されるイネーブ
ル信号30はこれ以降Hレベルとなり、前記クロックマ
ークCMが前記クロックマーク検出回路63で検出され
ている。同図のT7からT9まではクロックマークCM
に対し分周器出力SDの位相が遅れていることを示し、
T18からT20まではクロックマークCMに対し分周
器出力SDの位相が進んでいる場合について示してい
る。
【0016】前記時間T6以前では、前記イネーブル信
号30がLであって、前記位相比較器1の出力TU、T
Lは、Lレベルのままである。従って、前記VCO8
は、前記周波数比較器2の出力FL、FUの出力によっ
て制御され、所定の発信周波数に近づくように制御され
ている。即ち、前記信号FLがHなら前記電圧21は低
くなり、前記信号FUがHなら前記電圧21は高くなっ
て前記VCO8の発振周波数は所定値になるように制御
されるのである。従って、前記時間T6に於いては、前
記VCO8の発振周波数FVは既に略所定値になってい
て前記電圧21も既に略一定値になっている。
号30がLであって、前記位相比較器1の出力TU、T
Lは、Lレベルのままである。従って、前記VCO8
は、前記周波数比較器2の出力FL、FUの出力によっ
て制御され、所定の発信周波数に近づくように制御され
ている。即ち、前記信号FLがHなら前記電圧21は低
くなり、前記信号FUがHなら前記電圧21は高くなっ
て前記VCO8の発振周波数は所定値になるように制御
されるのである。従って、前記時間T6に於いては、前
記VCO8の発振周波数FVは既に略所定値になってい
て前記電圧21も既に略一定値になっている。
【0017】
【発明が解決しようとする課題】ところが、前記時間T
6でイネーブル信号30がHになった直後に於いて、前
記クロックマークCMと分周器出力SDの位相が大幅に
ずれている場合には、前記位相比較器1の出力TU、ま
たはTLにHレベルの期間が長い出力パルスが出力さ
れ、前記VCOの入力電圧21のレベルを大きく変動さ
せ、VCOの発信周波数FVを大きく変化させることに
なる。
6でイネーブル信号30がHになった直後に於いて、前
記クロックマークCMと分周器出力SDの位相が大幅に
ずれている場合には、前記位相比較器1の出力TU、ま
たはTLにHレベルの期間が長い出力パルスが出力さ
れ、前記VCOの入力電圧21のレベルを大きく変動さ
せ、VCOの発信周波数FVを大きく変化させることに
なる。
【0018】前記の如くVCO8の発信周波数FVが所
定値から大幅にずれると、前記フォーカス誤差検出回路
68のデジタルフィルタの周波数特性がずれたり、デジ
タルフィルタが誤動作したりして、フォーカス引き込み
に長時間を要したり、極端な場合には、フォーカスの引
き込み動作が不可能になったりすると言う問題があっ
た。本発明は上記の問題を解決すべく成されたもので、
発信周波数の急激な変動を抑圧したPLLを提供するこ
とを目的とするものである。
定値から大幅にずれると、前記フォーカス誤差検出回路
68のデジタルフィルタの周波数特性がずれたり、デジ
タルフィルタが誤動作したりして、フォーカス引き込み
に長時間を要したり、極端な場合には、フォーカスの引
き込み動作が不可能になったりすると言う問題があっ
た。本発明は上記の問題を解決すべく成されたもので、
発信周波数の急激な変動を抑圧したPLLを提供するこ
とを目的とするものである。
【0019】
【課題を解決するための手段】VCOと、前記VCOの
出力を分周する分周器と、入力信号と前記分周器出力の
位相を比較しその位相差の正負に応じて個別の位相誤差
信号を出力する位相比較器と、前記分周器出力の周波数
が基準値より大か小かに応じて個別の周波数誤差信号を
出力する周波数比較器と、前記位相誤差信号と前記周波
数誤差信号を合成する信号合成回路と、ローパスフィル
タとを備え、前記VCOが前記ローパスフィルタの出力
で制御されるようにした位相同期回路に於いて、前記V
COの分周器出力に所定の位相差をもって同期し、かつ
所定のパルス幅を有するゲート信号を発生するゲート信
号生成回路と、論理回路で構成される論理演算回路とか
らなるパルス幅制限回路を、前記位相比較器と前記信号
合成回路の間に設けるようにした位相同期回路である。
出力を分周する分周器と、入力信号と前記分周器出力の
位相を比較しその位相差の正負に応じて個別の位相誤差
信号を出力する位相比較器と、前記分周器出力の周波数
が基準値より大か小かに応じて個別の周波数誤差信号を
出力する周波数比較器と、前記位相誤差信号と前記周波
数誤差信号を合成する信号合成回路と、ローパスフィル
タとを備え、前記VCOが前記ローパスフィルタの出力
で制御されるようにした位相同期回路に於いて、前記V
COの分周器出力に所定の位相差をもって同期し、かつ
所定のパルス幅を有するゲート信号を発生するゲート信
号生成回路と、論理回路で構成される論理演算回路とか
らなるパルス幅制限回路を、前記位相比較器と前記信号
合成回路の間に設けるようにした位相同期回路である。
【0020】
【作用】ディスク媒体を含む回転系が回転を開始してか
ら暫くすると、フォーカスが略取れるようになってイネ
ーブル信号が出力され、ディスク面に記録されているク
ロックマークが検出出来るようになる。その後PLL中
のVCOの出力を分周した信号SDと前記クロックマー
クとの位相比較が行われ、前記2つの信号の位相差が正
か負かによって2つの位相誤差信号TU、TLが得られ
る。
ら暫くすると、フォーカスが略取れるようになってイネ
ーブル信号が出力され、ディスク面に記録されているク
ロックマークが検出出来るようになる。その後PLL中
のVCOの出力を分周した信号SDと前記クロックマー
クとの位相比較が行われ、前記2つの信号の位相差が正
か負かによって2つの位相誤差信号TU、TLが得られ
る。
【0021】一方周波数比較器では前記信号SDの周波
数が基準値より大か小かによって2つの周波数誤差信号
FU、FLが出力される。前記VCOは前記FU、F
L、TU、TLを合成した信号で制御される。しかし前
記位相誤差信号TU、TLは、この位相誤差信号と所定
の位相関係をもって同期しかつ所定のパルス幅を持つよ
うに生成されたゲート信号によって一旦パルス幅の最大
値が制限された信号に変換された後に前記VCOの制御
に利用される。よって前記VCOに印加される信号は所
定の範囲内に抑圧され、VCOの発振周波数の大幅な変
動を防ぐことが可能となる。
数が基準値より大か小かによって2つの周波数誤差信号
FU、FLが出力される。前記VCOは前記FU、F
L、TU、TLを合成した信号で制御される。しかし前
記位相誤差信号TU、TLは、この位相誤差信号と所定
の位相関係をもって同期しかつ所定のパルス幅を持つよ
うに生成されたゲート信号によって一旦パルス幅の最大
値が制限された信号に変換された後に前記VCOの制御
に利用される。よって前記VCOに印加される信号は所
定の範囲内に抑圧され、VCOの発振周波数の大幅な変
動を防ぐことが可能となる。
【0022】
【実施例】本発明を図1乃至図5を用いて説明する。従
来のPLLについての説明では、図6に示した光メモリ
ドライブを用いたが、本発明の実施例の説明に於いて
も、図6に示した光メモリドライブのPLLの部分以外
は、従来例の説明の内容と同じであるので図6を利用す
るものとする。図1は、本発明のPLLの第1の実施例
のブロック図である。図1に示した位相比較器1、周波
数比較器2、分周器9、ローパスフィルタ7、VCO8
は、図6に示した従来例と同一機能であるので、説明を
省略する。
来のPLLについての説明では、図6に示した光メモリ
ドライブを用いたが、本発明の実施例の説明に於いて
も、図6に示した光メモリドライブのPLLの部分以外
は、従来例の説明の内容と同じであるので図6を利用す
るものとする。図1は、本発明のPLLの第1の実施例
のブロック図である。図1に示した位相比較器1、周波
数比較器2、分周器9、ローパスフィルタ7、VCO8
は、図6に示した従来例と同一機能であるので、説明を
省略する。
【0023】ゲート信号生成回路10は、前記分周器9
の出力SDと略同一の周期のゲート信号LGを生成する
ための回路であり、このゲート信号LGと、前記位相比
較器1の出力TU、TLは、ANDゲート回路3、4で
構成される論理演算回路LPに入力され、信号TU2、
TL2が出力される。この出力TU2、TL2は、前記
信号TU、TLのパルス幅の最大値が所定値に制限され
たものである。以下の説明では、前記ゲート信号生成回
路10と前記論理演算回路LPをまとめてパルス幅制限
回路と記す。
の出力SDと略同一の周期のゲート信号LGを生成する
ための回路であり、このゲート信号LGと、前記位相比
較器1の出力TU、TLは、ANDゲート回路3、4で
構成される論理演算回路LPに入力され、信号TU2、
TL2が出力される。この出力TU2、TL2は、前記
信号TU、TLのパルス幅の最大値が所定値に制限され
たものである。以下の説明では、前記ゲート信号生成回
路10と前記論理演算回路LPをまとめてパルス幅制限
回路と記す。
【0024】信号合成回路SMは、NORゲート回路
5、ORゲート回路6、一端を共通に接続された抵抗1
9R、20R等からなり、前記信号TU2、FUが前記
NORゲート回路5に入力され、前記信号TL2、FL
が前記ORゲート回路6に入力され、前記2つの抵抗の
結合点には信号23Aが出力される。インバータを含む
ローパスフィルタ7には前記出力信号23Aが入力さ
れ、電圧21Aが出力される。前記VCO8では、前記
電圧21Aによって発信周波数を制御され、出力端子8
Tに周波数がFVの信号22が出力される。
5、ORゲート回路6、一端を共通に接続された抵抗1
9R、20R等からなり、前記信号TU2、FUが前記
NORゲート回路5に入力され、前記信号TL2、FL
が前記ORゲート回路6に入力され、前記2つの抵抗の
結合点には信号23Aが出力される。インバータを含む
ローパスフィルタ7には前記出力信号23Aが入力さ
れ、電圧21Aが出力される。前記VCO8では、前記
電圧21Aによって発信周波数を制御され、出力端子8
Tに周波数がFVの信号22が出力される。
【0025】説明の便宜上、前記分周器9の出力SDの
周波数をFD、この周波数の規定値をFD0、周期をT
D、周期の規定値をTD0、前記信号22の周波数FV
の規定値をFV0で表してこれらの値の一例を上げる
と、前記FV0が 10.215 MMHZ 、分周器9の分周比が
1/121 、前記FD0が84.42 KHZ 、前記マスタークロッ
クMCが10.215MHZ である。本光ディスクドライブの
定常動作時に於いては、略前記の規定値で動作してい
る。
周波数をFD、この周波数の規定値をFD0、周期をT
D、周期の規定値をTD0、前記信号22の周波数FV
の規定値をFV0で表してこれらの値の一例を上げる
と、前記FV0が 10.215 MMHZ 、分周器9の分周比が
1/121 、前記FD0が84.42 KHZ 、前記マスタークロッ
クMCが10.215MHZ である。本光ディスクドライブの
定常動作時に於いては、略前記の規定値で動作してい
る。
【0026】図3は、図1に於ける要部の信号波形を示
す図である。図3に於いて、横軸は光ディスクを含む回
転系の始動後の経過時間を示す。時間T6でイネーブル
信号がHになると、前記クロックマークCMに対して前
記分周器出力SDの位相が遅れている場合には、前記信
号TUが出力され、前記クロックマークCMに対して前
記分周器出力SDの位相が進んでいる場合には、前記信
号TLが出力される。例えば、前記信号TUは、クロッ
クマークCMの立ち上がり時T7から分周器出力SDの
立上がり時T9までの期間がHとなり、前記信号TL
は、前記分周器出力SDの立上がり時T17から前記ク
ロックマークCMの立ち上がり時T19までの期間がH
となる。
す図である。図3に於いて、横軸は光ディスクを含む回
転系の始動後の経過時間を示す。時間T6でイネーブル
信号がHになると、前記クロックマークCMに対して前
記分周器出力SDの位相が遅れている場合には、前記信
号TUが出力され、前記クロックマークCMに対して前
記分周器出力SDの位相が進んでいる場合には、前記信
号TLが出力される。例えば、前記信号TUは、クロッ
クマークCMの立ち上がり時T7から分周器出力SDの
立上がり時T9までの期間がHとなり、前記信号TL
は、前記分周器出力SDの立上がり時T17から前記ク
ロックマークCMの立ち上がり時T19までの期間がH
となる。
【0027】前記ゲート信号LGは、前記ゲート信号生
成回路10によって生成される。前記ゲート信号生成回
路10と前記論理演算回路LPとからなるパルス幅制限
回路によって、前記信号TU2、TL2のHレベル期
間、即ちパルス幅を最大で時間Wに制限するものとする
と、前記ゲート信号生成回路10では、前記ゲート信号
LGが、前記分周器9の出力SDの立ち上がり時点T5
からt0後にHとなり、そこから2W後にLとなる。前
記時間t0や2Wは、前記信号22をクロックとしてカ
ウントされる。但し、前記時間t0は前記周期TDから
前記時間Wを引いた値に設定され、前記時間2Wは前記
信号SDの周期TDより短く設定される。この結果、前
記ゲート信号LGは、前記信号SDの立ち上がり時を中
心にしたパルス幅2Wの信号となる。
成回路10によって生成される。前記ゲート信号生成回
路10と前記論理演算回路LPとからなるパルス幅制限
回路によって、前記信号TU2、TL2のHレベル期
間、即ちパルス幅を最大で時間Wに制限するものとする
と、前記ゲート信号生成回路10では、前記ゲート信号
LGが、前記分周器9の出力SDの立ち上がり時点T5
からt0後にHとなり、そこから2W後にLとなる。前
記時間t0や2Wは、前記信号22をクロックとしてカ
ウントされる。但し、前記時間t0は前記周期TDから
前記時間Wを引いた値に設定され、前記時間2Wは前記
信号SDの周期TDより短く設定される。この結果、前
記ゲート信号LGは、前記信号SDの立ち上がり時を中
心にしたパルス幅2Wの信号となる。
【0028】前記パルス幅制限回路の作用により、前記
信号TU、TLはパルス幅が所定値Wに制限された信号
TU2、TL2に変換される。図3に於いて、例えば前
記TUは、パルス幅がT9−T7であったものが、前記
TU2ではT9ーT8(即ちW)に制限されている。ま
た前記TLについては、例えばパルス幅がT19−T1
7であったものが、前記TL2ではT18ーT17(即
ちW)に制限されている。
信号TU、TLはパルス幅が所定値Wに制限された信号
TU2、TL2に変換される。図3に於いて、例えば前
記TUは、パルス幅がT9−T7であったものが、前記
TU2ではT9ーT8(即ちW)に制限されている。ま
た前記TLについては、例えばパルス幅がT19−T1
7であったものが、前記TL2ではT18ーT17(即
ちW)に制限されている。
【0029】図2は、位相比較器での入力信号の位相差
と出力パルス幅の関係を示す図であって、前記位相比較
器1の入力信号CM、SDの位相差と前記TU、または
TLのパルス幅の関係を示したものである。前記信号C
M、SDの位相差がθ以上では、前記TU、又はTLの
パルス幅は一定値Wとなっている。図4は、本発明のP
LLの第2の実施例に於ける要部の信号波形を示す図で
ある。図4の左側は、前記クロックマークCMに対し前
記分周器の出力SDの位相が遅れている場合の例を示
し、右側は、前記クロックマークCMに対し前記分周器
の出力SDの位相が進んでいる場合の例を示し、時間W
は前記分周器の出力信号SDの半周期より短く設定され
ている。
と出力パルス幅の関係を示す図であって、前記位相比較
器1の入力信号CM、SDの位相差と前記TU、または
TLのパルス幅の関係を示したものである。前記信号C
M、SDの位相差がθ以上では、前記TU、又はTLの
パルス幅は一定値Wとなっている。図4は、本発明のP
LLの第2の実施例に於ける要部の信号波形を示す図で
ある。図4の左側は、前記クロックマークCMに対し前
記分周器の出力SDの位相が遅れている場合の例を示
し、右側は、前記クロックマークCMに対し前記分周器
の出力SDの位相が進んでいる場合の例を示し、時間W
は前記分周器の出力信号SDの半周期より短く設定され
ている。
【0030】図4に示す如く、後述のゲート信号生成回
路10Aと前記論理演算回路LPとからなるパルス幅制
限回路によって、前記位相誤差信号TU、TLの最大パ
ルス幅を所定の幅Wで制限してTU2、TL2として出
力する場合、前記信号TU、又はTLの立ち上がりに同
期して立ち上がる幅Wのゲート信号LGAがゲート信号
生成回路10Aで生成され、このゲート信号LGAがH
レベルの時は、前記信号TU2、TL2は前記位相誤差
信号TU、TLにそれぞれ等しく、Lレベルの時は、前
記信号TU2、TL2には前記位相誤差信号TU、TL
は出力されない。
路10Aと前記論理演算回路LPとからなるパルス幅制
限回路によって、前記位相誤差信号TU、TLの最大パ
ルス幅を所定の幅Wで制限してTU2、TL2として出
力する場合、前記信号TU、又はTLの立ち上がりに同
期して立ち上がる幅Wのゲート信号LGAがゲート信号
生成回路10Aで生成され、このゲート信号LGAがH
レベルの時は、前記信号TU2、TL2は前記位相誤差
信号TU、TLにそれぞれ等しく、Lレベルの時は、前
記信号TU2、TL2には前記位相誤差信号TU、TL
は出力されない。
【0031】図5は、PLLの第2の実施例に於けるゲ
ート信号生成回路のブロック図である。 前記のような
ゲートパルスLGAの生成回路10Aは、例えば前記信
号TU、TLを入力とするORゲート回路の出力信号の
立ち上がり時T7又はT17で前記ゲート信号LGAを
Hとし、前記VCO出力信号22をクロックとするカウ
ンタで時間Wをカウントし、この時点T8又はT18で
前記ゲート信号LGAをLにするようにして実現でき
る。
ート信号生成回路のブロック図である。 前記のような
ゲートパルスLGAの生成回路10Aは、例えば前記信
号TU、TLを入力とするORゲート回路の出力信号の
立ち上がり時T7又はT17で前記ゲート信号LGAを
Hとし、前記VCO出力信号22をクロックとするカウ
ンタで時間Wをカウントし、この時点T8又はT18で
前記ゲート信号LGAをLにするようにして実現でき
る。
【0032】
【発明の効果】位相誤差信号が出始めた後、VCOの発
振周波数が大幅に変動することがないので、フォーカシ
ングサーボの引き込み時間が異常に長引くことがない。
振周波数が大幅に変動することがないので、フォーカシ
ングサーボの引き込み時間が異常に長引くことがない。
【図1】本発明のPLLの第1の実施例のブロック図で
ある。
ある。
【図2】位相比較器での入力信号の位相差と出力パルス
幅の関係を示す図である。
幅の関係を示す図である。
【図3】図1に於ける要部の信号波形を示す図である。
【図4】本発明のPLLの第2の実施例に於ける要部の
信号波形を示す図である。
信号波形を示す図である。
【図5】PLLの第2の実施例に於けるゲート信号生成
回路のブロック図である。
回路のブロック図である。
【図6】光ディスクメモリの基本構成を示す図である。
【図7】従来のPLLの一例を示すブロック図である。
【図8】図7に於ける要部の信号波形を示す図である。
1 位相比較器 2 周波数比較器 3、4 ANDゲート 5 NORゲート 6 ORゲート 7 ローパスフィルタ 8 VCO 9 分周器 10、10A ゲート信号生成回路 CM クロックマーク FU、FL 周波数比較器出力 FV VCO出力の周波数 LG LGA ゲート信号生成回路出力 LP 論理演算回路 MC マスタークロック SD 分周器出力信号 SM 信号合成回路 TU、TL 位相比較器出力 TU2、TL2 パルス幅を制限された位相誤差信号
Claims (3)
- 【請求項1】VCOと、前記VCOの出力を分周する分
周器と、入力信号と前記分周器出力の位相を比較しその
位相差の正負に応じて個別の位相誤差信号を出力する位
相比較器と、前記分周器出力の周波数が基準値より大か
小かに応じて個別の周波数誤差信号を出力する周波数比
較器と、前記位相誤差信号と前記周波数誤差信号を合成
する信号合成回路と、ローパスフィルタとを備え、前記
VCOが前記ローパスフィルタの出力で制御されるよう
にした位相同期回路に於いて、前記VCOの分周器出力
に所定の位相差をもって同期し、かつ所定のパルス幅を
有するゲート信号を発生するゲート信号生成回路と、論
理回路で構成される論理演算回路とからなるパルス幅制
限回路を、前記位相比較器と前記信号合成回路の間に設
けて、前記位相比較器の出力の最大パルス幅を所定値で
制限するようにしたことを特徴とする位相同期回路。 - 【請求項2】請求項1記載の位相同期回路において、 前記分周器の出力信号の周期より短い略所定のパルス幅
を有するゲート信号を、前記分周器の出力信号の位相比
較エッジを中心として発生するゲート信号生成回路と、
前記位相誤差信号を入力とし前記ゲート信号の無い部分
で出力を抑圧する論理演算回路とからなるパルス幅制限
回路を前記位相比較器と前記信号合成回路の間に設けた
ことを特徴とする位相同期回路 - 【請求項3】請求項1記載の位相同期回路において、 前記位相誤差信号の出力開始と共に前記分周器の出力の
1/2周期より短い略所定のパルス幅を有するゲート信
号を発生するゲート信号生成回路と、前記位相誤差信号
と前記ゲート信号を入力とし前記ゲート信号の無い部分
で出力を抑圧する論理演算回路とからなるパルス幅制限
回路を前記位相比較器と前記信号合成回路の間に設けた
ことを特徴とする位相同期回路
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3311909A JPH05129943A (ja) | 1991-10-30 | 1991-10-30 | 位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3311909A JPH05129943A (ja) | 1991-10-30 | 1991-10-30 | 位相同期回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05129943A true JPH05129943A (ja) | 1993-05-25 |
Family
ID=18022881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3311909A Pending JPH05129943A (ja) | 1991-10-30 | 1991-10-30 | 位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05129943A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5636225A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Phase comparing circuit |
JPS6333029A (ja) * | 1986-04-02 | 1988-02-12 | Mitsubishi Electric Corp | 位相同期発振回路 |
JPS63249976A (ja) * | 1987-04-07 | 1988-10-17 | Matsushita Electric Ind Co Ltd | クロツク抽出回路 |
JPH04243379A (ja) * | 1991-01-17 | 1992-08-31 | Matsushita Electric Ind Co Ltd | Pll回路 |
-
1991
- 1991-10-30 JP JP3311909A patent/JPH05129943A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5636225A (en) * | 1979-08-31 | 1981-04-09 | Matsushita Electric Ind Co Ltd | Phase comparing circuit |
JPS6333029A (ja) * | 1986-04-02 | 1988-02-12 | Mitsubishi Electric Corp | 位相同期発振回路 |
JPS63249976A (ja) * | 1987-04-07 | 1988-10-17 | Matsushita Electric Ind Co Ltd | クロツク抽出回路 |
JPH04243379A (ja) * | 1991-01-17 | 1992-08-31 | Matsushita Electric Ind Co Ltd | Pll回路 |
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