JPH05129943A

JPH05129943A - 位相同期回路

Info

Publication number: JPH05129943A
Application number: JP3311909A
Authority: JP
Inventors: Seishi Kanazawa; 生志金沢
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1991-10-30
Filing date: 1991-10-30
Publication date: 1993-05-25

Abstract

(57)【要約】【目的】発振周波数の急激な変動を抑圧したＰＬＬを提
供する。【構成】ＶＣＯ８と、位相比較器１と、周波数比較器２
と、複数の信号を合成する信号合成回路ＳＭと、ローパ
スフィルタ７とを備え、前記ＶＣＯ８が前記ローパスフ
ィルタ７の出力で制御されるようにした位相同期回路に
於いて、前記ＶＣＯ出力の分周出力ＳＤに所定の位相差
をもって同期し、かつ所定のパルス幅を有するゲート信
号ＬＧを発生するゲート信号生成回路１０と、論理演算
回路ＬＰとからなるパルス幅制限回路を、前記位相比較
器１と前記信号合成回路ＳＭの間に設けて、前記位相比
較器１の出力の最大パルス幅を所定値内に制限するよう
にした位相同期回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光ディスクドライブ等
に使用される位相同期回路（以下ＰＬＬと記す。）に関
する。

【０００２】

【従来の技術】光ディスク媒体上には、文字情報や画像
情報の他に各種制御用信号の記録が成され、これらの読
み出しも行われる。反射型光ディスクメモリの再生方式
の概要を、以下に図６を基に説明する。

【０００３】図６は、光ディスクメモリの基本構成を示
す図である。反射型光ピックアップは、半導体レーザ５
８からのレーザ光を集光して、ディスク媒体上の目標の
位置に照射し、情報を記録、再生するものであって、光
学系と駆動系から構成されている。前記光学系は、前記
ディスク媒体面上にレーザ光を集光させたり、レーザ光
スポットとディスク媒体上の目標位置とのずれを検出し
たりする機構であり、前記半導体レーザ５８、レンズ類
５７、５４、５９、ビームスプリッタ５６、４分割フォ
トダイオード６０等から構成される。

【０００４】前記駆動系は、前記対物レンズ５４をディ
スク５１の面振れに追従させるフォーカシング制御及び
トラック振れに追従させるトラッキング制御を行って、
ディスク媒体上の目標位置とレーザ光スポットとの位置
関係を一定に維持するための駆動機構であり、主にマグ
ネット、コイル、支持部材から構成されている。

【０００５】前記ディスク媒体５１上の目標位置で記録
再生するために、さらに、信号の変調回路やレーザ駆動
回路（図示せず）、信号の復調回路６７、レーザスポッ
トとディスク面との位置ずれを検出するフォーカス誤差
検出回路６８、レーザスポットのトラックからの位置ず
れを検出するトラック誤差検出回路６９、トラック上の
情報を読み出す情報検出回路、前記フォーカス誤差検出
回路６８の出力に応じてフォーカシングアクチュエータ
５２を駆動するフォーカシング駆動回路７０、前記トラ
ック誤差検出回路６９の出力に応じてトラッキングアク
チュエータ５３を駆動するトラッキング駆動回路７１等
が設けられている。前記復調回路６７は、前記変調回路
で変換された情報を再生時に元に復帰させる回路であ
る。

【０００６】図６に示したように、半導体レーザ５８か
ら出たレーザ光は、ビームスプリッタ５６、対物レンズ
５４を通過して前記記録面で反射し、ビームスプリッタ
５６、集光レンズ５９を介して４分割フォトダイオード
６０に入射する。前記４分割フォトダイオード６０の複
数の出力は、増幅合成回路６２に入力され、出力信号７
２、７３が得られる。

【０００７】光ディスクドライブの回転系が回転を開始
して暫くすると、前記対物レンズ５４が制御されてフォ
ーカスが略とれた状態になり、前記光ディスク媒体５１
からクロックマークが検出される。前記クロックマーク
ＣＭの検出は、クロックマーク検出回路６３によって行
われる。このクロックマーク検出回路６３には、前記増
幅合成回路６２の出力７３とマスタークロック回路６６
の出力即ちマスタークロックＭＣが印加され、クロック
マークＣＭが出力される。

【０００８】ＰＬＬには、前記クロックマークＣＭと前
記マスタークロックＭＣとイネーブル信号３０とが印加
され、出力２２が得られる。前記イネーブル信号３０
は、前記フォーカスが略とれた時点でメカコンから出力
される信号である。前記復調回路６７には、前記増幅合
成回路６２の出力７３と前記ＰＬＬの出力２２とが印加
され、出力端子６７Ｔに復調出力が得られる。前記フォ
ーカス誤差検出回路６８には、前記ＰＬＬの出力２２と
前記増幅合成回路の出力７２とが印加され、フォーカス
誤差に応じた信号６８Ｓが出力される。

【０００９】前記フォーカシング駆動回路７０には、前
記信号６８Ｓが印加され、その出力７４によって前記フ
ォーカシングアクチュエータ５２が駆動される。同様に
前記トラック誤差検出回路６９には、前記ＰＬＬの出力
２２と前記増幅合成回路の出力７３とが印加され、トラ
ック誤差に応じた信号６９Ｓが出力される。前記トラッ
キング駆動回路７１には、前記信号６９Ｓが印加され、
その出力７５によって前記トラッキングアクチュエータ
５３が駆動される。

【００１０】尚、前記フォーカス誤差検出回路６８に入
力された前記増幅回路からの信号７２は、前記フォーカ
ス誤差検出回路６８内でナイキストフィルタ、サンプル
ホールド回路、アナログ／デジタル変換回路、デジタル
位相補償回路に順次送られ、信号６８Ｓを出力する。同
様に前記トラック誤差検出回路６９に入力された前記増
幅回路からの信号７３は、前記トラック誤差検出回路６
９内でナイキストフィルタ、サンプルホールド回路、ア
ナログ／デジタル変換回路、デジタル位相補償回路に順
次送られ、信号６９Ｓを出力する。

【００１１】前記ＰＬＬの出力２２は、前記したように
フォーカス誤差やトラック誤差を検出する際のサンプリ
ング用タイミングクロックとして使用される他、変調回
路、復調回路６７でデータの読み書き（Ｒ／Ｗ）用タイ
ミングクロックとしても使用され、さらにシーク時には
ディスク面のアクセスコードやアドレスの読み出し用タ
イミングクロックとしても使用される。図７は、従来の
ＰＬＬの一例を示すブロック図であり、図６に於けるＰ
ＬＬのブロック図である。

【００１２】図８は、図７に於ける要部の信号波形を示
す図である。図８の説明においては、信号が高レベルに
ある時はＨ、低レベルにある時はＬで表す。図７に於い
て、位相比較器１には、クロックマークＣＭと電圧制御
型発信器８（以下、ＶＣＯと記す。）の出力２２を分周
器９で分周して得られる信号ＳＤと前記イネーブル信号
３０とが印加されており、前記信号ＣＭとＳＤの位相が
比較される。前記イネーブル信号３０がＨの場合、前記
位相比較器１の一方の出力ＴＵは、前記信号ＳＤの位相
が前記信号ＣＭの位相より遅れている場合に出力され、
前記クロックマークＣＭの立ち上がりでＨ、前記分周器
出力ＳＤの立ち上がりでＬになる。

【００１３】また前記位相比較器１の他方の出力ＴＬ
は、前記信号ＳＤの位相が前記信号ＣＭの位相より進ん
でいる場合に出力され、前記分周器出力ＳＤの立ち上が
りでＨ、前記クロックマークＣＭの立ち上がりでＬにな
る。周波数比較器２では、前記分周器出力ＳＤの周波数
ＦＤが前記マスタークロックＭＣによってカウントさ
れ、前記周波数ＦＤが所定の周波数ＦＤ０より低い場合
には、その周波数差に応じたパルス幅を有する信号ＦＵ
が出力され、前記周波数ＦＤが所定の周波数ＦＤ０より
高い場合には、その周波数差に応じたパルス幅を有する
信号ＦＬが出力される。前記の通り、位相比較器１で
は、前記分周器出力ＳＤの立上がりと前記クロックマー
クＣＭの立上がりが位相比較エッジとなっている。

【００１４】ＮＯＲゲート５には、前記信号ＴＵとＦＵ
とが入力され、出力信号１９が出力される。ＯＲゲート
６には、前記信号ＴＬとＦＬとが入力され、出力信号２
０が出力される。前記信号１９、２０は抵抗１９Ｒ、２
０Ｒで加算され信号２３が得られる。フィルタ７では、
前記出力信号２３が印加されインバータを含むローパス
フィルタ７を介して電圧２１が出力される。ＶＣＯ８
は、前記出力電圧２１によって制御され、前記電圧２１
が高くなると前記発信器出力２２の周波数は高くなり、
前記電圧２１が低くなると前記発信器出力２２の周波数
は低くなるように構成されている。前記出力信号２２
は、前記分周器９に印加され分周される。

【００１５】図８に於いて、横軸は時間軸であり、ディ
スク媒体を含む回転系が回転を開始してからの経過時間
を表している。同図のＴ６は、フォーカス引き込みが略
終了した時間であり、メカコンから供給されるイネーブ
ル信号３０はこれ以降Ｈレベルとなり、前記クロックマ
ークＣＭが前記クロックマーク検出回路６３で検出され
ている。同図のＴ７からＴ９まではクロックマークＣＭ
に対し分周器出力ＳＤの位相が遅れていることを示し、
Ｔ１８からＴ２０まではクロックマークＣＭに対し分周
器出力ＳＤの位相が進んでいる場合について示してい
る。

【００１６】前記時間Ｔ６以前では、前記イネーブル信
号３０がＬであって、前記位相比較器１の出力ＴＵ、Ｔ
Ｌは、Ｌレベルのままである。従って、前記ＶＣＯ８
は、前記周波数比較器２の出力ＦＬ、ＦＵの出力によっ
て制御され、所定の発信周波数に近づくように制御され
ている。即ち、前記信号ＦＬがＨなら前記電圧２１は低
くなり、前記信号ＦＵがＨなら前記電圧２１は高くなっ
て前記ＶＣＯ８の発振周波数は所定値になるように制御
されるのである。従って、前記時間Ｔ６に於いては、前
記ＶＣＯ８の発振周波数ＦＶは既に略所定値になってい
て前記電圧２１も既に略一定値になっている。

【００１７】

【発明が解決しようとする課題】ところが、前記時間Ｔ
６でイネーブル信号３０がＨになった直後に於いて、前
記クロックマークＣＭと分周器出力ＳＤの位相が大幅に
ずれている場合には、前記位相比較器１の出力ＴＵ、ま
たはＴＬにＨレベルの期間が長い出力パルスが出力さ
れ、前記ＶＣＯの入力電圧２１のレベルを大きく変動さ
せ、ＶＣＯの発信周波数ＦＶを大きく変化させることに
なる。

【００１８】前記の如くＶＣＯ８の発信周波数ＦＶが所
定値から大幅にずれると、前記フォーカス誤差検出回路
６８のデジタルフィルタの周波数特性がずれたり、デジ
タルフィルタが誤動作したりして、フォーカス引き込み
に長時間を要したり、極端な場合には、フォーカスの引
き込み動作が不可能になったりすると言う問題があっ
た。本発明は上記の問題を解決すべく成されたもので、
発信周波数の急激な変動を抑圧したＰＬＬを提供するこ
とを目的とするものである。

【００１９】

【課題を解決するための手段】ＶＣＯと、前記ＶＣＯの
出力を分周する分周器と、入力信号と前記分周器出力の
位相を比較しその位相差の正負に応じて個別の位相誤差
信号を出力する位相比較器と、前記分周器出力の周波数
が基準値より大か小かに応じて個別の周波数誤差信号を
出力する周波数比較器と、前記位相誤差信号と前記周波
数誤差信号を合成する信号合成回路と、ローパスフィル
タとを備え、前記ＶＣＯが前記ローパスフィルタの出力
で制御されるようにした位相同期回路に於いて、前記Ｖ
ＣＯの分周器出力に所定の位相差をもって同期し、かつ
所定のパルス幅を有するゲート信号を発生するゲート信
号生成回路と、論理回路で構成される論理演算回路とか
らなるパルス幅制限回路を、前記位相比較器と前記信号
合成回路の間に設けるようにした位相同期回路である。

【００２０】

【作用】ディスク媒体を含む回転系が回転を開始してか
ら暫くすると、フォーカスが略取れるようになってイネ
ーブル信号が出力され、ディスク面に記録されているク
ロックマークが検出出来るようになる。その後ＰＬＬ中
のＶＣＯの出力を分周した信号ＳＤと前記クロックマー
クとの位相比較が行われ、前記２つの信号の位相差が正
か負かによって２つの位相誤差信号ＴＵ、ＴＬが得られ
る。

【００２１】一方周波数比較器では前記信号ＳＤの周波
数が基準値より大か小かによって２つの周波数誤差信号
ＦＵ、ＦＬが出力される。前記ＶＣＯは前記ＦＵ、Ｆ
Ｌ、ＴＵ、ＴＬを合成した信号で制御される。しかし前
記位相誤差信号ＴＵ、ＴＬは、この位相誤差信号と所定
の位相関係をもって同期しかつ所定のパルス幅を持つよ
うに生成されたゲート信号によって一旦パルス幅の最大
値が制限された信号に変換された後に前記ＶＣＯの制御
に利用される。よって前記ＶＣＯに印加される信号は所
定の範囲内に抑圧され、ＶＣＯの発振周波数の大幅な変
動を防ぐことが可能となる。

【００２２】

【実施例】本発明を図１乃至図５を用いて説明する。従
来のＰＬＬについての説明では、図６に示した光メモリ
ドライブを用いたが、本発明の実施例の説明に於いて
も、図６に示した光メモリドライブのＰＬＬの部分以外
は、従来例の説明の内容と同じであるので図６を利用す
るものとする。図１は、本発明のＰＬＬの第１の実施例
のブロック図である。図１に示した位相比較器１、周波
数比較器２、分周器９、ローパスフィルタ７、ＶＣＯ８
は、図６に示した従来例と同一機能であるので、説明を
省略する。

【００２３】ゲート信号生成回路１０は、前記分周器９
の出力ＳＤと略同一の周期のゲート信号ＬＧを生成する
ための回路であり、このゲート信号ＬＧと、前記位相比
較器１の出力ＴＵ、ＴＬは、ＡＮＤゲート回路３、４で
構成される論理演算回路ＬＰに入力され、信号ＴＵ２、
ＴＬ２が出力される。この出力ＴＵ２、ＴＬ２は、前記
信号ＴＵ、ＴＬのパルス幅の最大値が所定値に制限され
たものである。以下の説明では、前記ゲート信号生成回
路１０と前記論理演算回路ＬＰをまとめてパルス幅制限
回路と記す。

【００２４】信号合成回路ＳＭは、ＮＯＲゲート回路
５、ＯＲゲート回路６、一端を共通に接続された抵抗１
９Ｒ、２０Ｒ等からなり、前記信号ＴＵ２、ＦＵが前記
ＮＯＲゲート回路５に入力され、前記信号ＴＬ２、ＦＬ
が前記ＯＲゲート回路６に入力され、前記２つの抵抗の
結合点には信号２３Ａが出力される。インバータを含む
ローパスフィルタ７には前記出力信号２３Ａが入力さ
れ、電圧２１Ａが出力される。前記ＶＣＯ８では、前記
電圧２１Ａによって発信周波数を制御され、出力端子８
Ｔに周波数がＦＶの信号２２が出力される。

【００２５】説明の便宜上、前記分周器９の出力ＳＤの
周波数をＦＤ、この周波数の規定値をＦＤ０、周期をＴ
Ｄ、周期の規定値をＴＤ０、前記信号２２の周波数ＦＶ
の規定値をＦＶ０で表してこれらの値の一例を上げる
と、前記ＦＶ０が 10.215 MMHZ 、分周器９の分周比が
1/121 、前記ＦＤ０が84.42 KHZ 、前記マスタークロッ
クＭＣが10.215MHZ である。本光ディスクドライブの
定常動作時に於いては、略前記の規定値で動作してい
る。

【００２６】図３は、図１に於ける要部の信号波形を示
す図である。図３に於いて、横軸は光ディスクを含む回
転系の始動後の経過時間を示す。時間Ｔ６でイネーブル
信号がＨになると、前記クロックマークＣＭに対して前
記分周器出力ＳＤの位相が遅れている場合には、前記信
号ＴＵが出力され、前記クロックマークＣＭに対して前
記分周器出力ＳＤの位相が進んでいる場合には、前記信
号ＴＬが出力される。例えば、前記信号ＴＵは、クロッ
クマークＣＭの立ち上がり時Ｔ７から分周器出力ＳＤの
立上がり時Ｔ９までの期間がＨとなり、前記信号ＴＬ
は、前記分周器出力ＳＤの立上がり時Ｔ１７から前記ク
ロックマークＣＭの立ち上がり時Ｔ１９までの期間がＨ
となる。

【００２７】前記ゲート信号ＬＧは、前記ゲート信号生
成回路１０によって生成される。前記ゲート信号生成回
路１０と前記論理演算回路ＬＰとからなるパルス幅制限
回路によって、前記信号ＴＵ２、ＴＬ２のＨレベル期
間、即ちパルス幅を最大で時間Ｗに制限するものとする
と、前記ゲート信号生成回路１０では、前記ゲート信号
ＬＧが、前記分周器９の出力ＳＤの立ち上がり時点Ｔ５
からｔ０後にＨとなり、そこから２Ｗ後にＬとなる。前
記時間ｔ０や２Ｗは、前記信号２２をクロックとしてカ
ウントされる。但し、前記時間ｔ０は前記周期ＴＤから
前記時間Ｗを引いた値に設定され、前記時間２Ｗは前記
信号ＳＤの周期ＴＤより短く設定される。この結果、前
記ゲート信号ＬＧは、前記信号ＳＤの立ち上がり時を中
心にしたパルス幅２Ｗの信号となる。

【００２８】前記パルス幅制限回路の作用により、前記
信号ＴＵ、ＴＬはパルス幅が所定値Ｗに制限された信号
ＴＵ２、ＴＬ２に変換される。図３に於いて、例えば前
記ＴＵは、パルス幅がＴ９−Ｔ７であったものが、前記
ＴＵ２ではＴ９ーＴ８（即ちＷ）に制限されている。ま
た前記ＴＬについては、例えばパルス幅がＴ１９−Ｔ１
７であったものが、前記ＴＬ２ではＴ１８ーＴ１７（即
ちＷ）に制限されている。

【００２９】図２は、位相比較器での入力信号の位相差
と出力パルス幅の関係を示す図であって、前記位相比較
器１の入力信号ＣＭ、ＳＤの位相差と前記ＴＵ、または
ＴＬのパルス幅の関係を示したものである。前記信号Ｃ
Ｍ、ＳＤの位相差がθ以上では、前記ＴＵ、又はＴＬの
パルス幅は一定値Ｗとなっている。図４は、本発明のＰ
ＬＬの第２の実施例に於ける要部の信号波形を示す図で
ある。図４の左側は、前記クロックマークＣＭに対し前
記分周器の出力ＳＤの位相が遅れている場合の例を示
し、右側は、前記クロックマークＣＭに対し前記分周器
の出力ＳＤの位相が進んでいる場合の例を示し、時間Ｗ
は前記分周器の出力信号ＳＤの半周期より短く設定され
ている。

【００３０】図４に示す如く、後述のゲート信号生成回
路１０Ａと前記論理演算回路ＬＰとからなるパルス幅制
限回路によって、前記位相誤差信号ＴＵ、ＴＬの最大パ
ルス幅を所定の幅Ｗで制限してＴＵ２、ＴＬ２として出
力する場合、前記信号ＴＵ、又はＴＬの立ち上がりに同
期して立ち上がる幅Ｗのゲート信号ＬＧＡがゲート信号
生成回路１０Ａで生成され、このゲート信号ＬＧＡがＨ
レベルの時は、前記信号ＴＵ２、ＴＬ２は前記位相誤差
信号ＴＵ、ＴＬにそれぞれ等しく、Ｌレベルの時は、前
記信号ＴＵ２、ＴＬ２には前記位相誤差信号ＴＵ、ＴＬ
は出力されない。

【００３１】図５は、ＰＬＬの第２の実施例に於けるゲ
ート信号生成回路のブロック図である。前記のような
ゲートパルスＬＧＡの生成回路１０Ａは、例えば前記信
号ＴＵ、ＴＬを入力とするＯＲゲート回路の出力信号の
立ち上がり時Ｔ７又はＴ１７で前記ゲート信号ＬＧＡを
Ｈとし、前記ＶＣＯ出力信号２２をクロックとするカウ
ンタで時間Ｗをカウントし、この時点Ｔ８又はＴ１８で
前記ゲート信号ＬＧＡをＬにするようにして実現でき
る。

【００３２】

【発明の効果】位相誤差信号が出始めた後、ＶＣＯの発
振周波数が大幅に変動することがないので、フォーカシ
ングサーボの引き込み時間が異常に長引くことがない。

【図面の簡単な説明】

【図１】本発明のＰＬＬの第１の実施例のブロック図で
ある。

【図２】位相比較器での入力信号の位相差と出力パルス
幅の関係を示す図である。

【図３】図１に於ける要部の信号波形を示す図である。

【図４】本発明のＰＬＬの第２の実施例に於ける要部の
信号波形を示す図である。

【図５】ＰＬＬの第２の実施例に於けるゲート信号生成
回路のブロック図である。

【図６】光ディスクメモリの基本構成を示す図である。

【図７】従来のＰＬＬの一例を示すブロック図である。

【図８】図７に於ける要部の信号波形を示す図である。

【符号の説明】

１位相比較器２周波数比較器３、４ＡＮＤゲート５ＮＯＲゲート６ＯＲゲート７ローパスフィルタ８ＶＣＯ９分周器１０、１０Ａゲート信号生成回路ＣＭクロックマークＦＵ、ＦＬ周波数比較器出力ＦＶＶＣＯ出力の周波数ＬＧＬＧＡゲート信号生成回路出力ＬＰ論理演算回路ＭＣマスタークロックＳＤ分周器出力信号ＳＭ信号合成回路ＴＵ、ＴＬ位相比較器出力ＴＵ２、ＴＬ２パルス幅を制限された位相誤差信号

Claims

【特許請求の範囲】

【請求項１】ＶＣＯと、前記ＶＣＯの出力を分周する分
周器と、入力信号と前記分周器出力の位相を比較しその
位相差の正負に応じて個別の位相誤差信号を出力する位
相比較器と、前記分周器出力の周波数が基準値より大か
小かに応じて個別の周波数誤差信号を出力する周波数比
較器と、前記位相誤差信号と前記周波数誤差信号を合成
する信号合成回路と、ローパスフィルタとを備え、前記
ＶＣＯが前記ローパスフィルタの出力で制御されるよう
にした位相同期回路に於いて、前記ＶＣＯの分周器出力
に所定の位相差をもって同期し、かつ所定のパルス幅を
有するゲート信号を発生するゲート信号生成回路と、論
理回路で構成される論理演算回路とからなるパルス幅制
限回路を、前記位相比較器と前記信号合成回路の間に設
けて、前記位相比較器の出力の最大パルス幅を所定値で
制限するようにしたことを特徴とする位相同期回路。
【請求項２】請求項１記載の位相同期回路において、前記分周器の出力信号の周期より短い略所定のパルス幅
を有するゲート信号を、前記分周器の出力信号の位相比
較エッジを中心として発生するゲート信号生成回路と、
前記位相誤差信号を入力とし前記ゲート信号の無い部分
で出力を抑圧する論理演算回路とからなるパルス幅制限
回路を前記位相比較器と前記信号合成回路の間に設けた
ことを特徴とする位相同期回路
【請求項３】請求項１記載の位相同期回路において、前記位相誤差信号の出力開始と共に前記分周器の出力の
１／２周期より短い略所定のパルス幅を有するゲート信
号を発生するゲート信号生成回路と、前記位相誤差信号
と前記ゲート信号を入力とし前記ゲート信号の無い部分
で出力を抑圧する論理演算回路とからなるパルス幅制限
回路を前記位相比較器と前記信号合成回路の間に設けた
ことを特徴とする位相同期回路