JPH07307878A - ビデオ装置 - Google Patents

ビデオ装置

Info

Publication number
JPH07307878A
JPH07307878A JP7079123A JP7912395A JPH07307878A JP H07307878 A JPH07307878 A JP H07307878A JP 7079123 A JP7079123 A JP 7079123A JP 7912395 A JP7912395 A JP 7912395A JP H07307878 A JPH07307878 A JP H07307878A
Authority
JP
Japan
Prior art keywords
signal
video signal
video
multiplexer
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7079123A
Other languages
English (en)
Other versions
JP4322319B2 (ja
Inventor
Hollander Willem Den
デン ホランダー ヴィレム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Licensing Corp
Original Assignee
RCA Licensing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Licensing Corp filed Critical RCA Licensing Corp
Publication of JPH07307878A publication Critical patent/JPH07307878A/ja
Application granted granted Critical
Publication of JP4322319B2 publication Critical patent/JP4322319B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/455—Demodulation-circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference

Abstract

(57)【要約】 【目的】 回路の複雑さを減少させるクランピング配置
を含むビデオ信号処理器を提供する。 【構成】 ビデオ成分Ｕ及びＶはマルチプレクサ（ＳＭ
ＵＸ）の入力（１１３、１１４を介する）に印加され
る。マルチプレクサの出力信号（１１３ａでの）はビデ
オ信号成分のそれぞれに対して共通のクランパ（Ｓ１０
０、ＶＣ）を用いてクランプされる。マルチプレクサの
入力はクランパの上流に位置される。クランプされた信
号はアナログーデジタル変換器（１１５）を介して処理
され、ビデオラインを２倍するためにラインメモリー
（１１６）に印加される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はクランピング配置を含む
ビデオ信号処理器に関する。
【０００２】
【従来の技術】テレビジョン画像のライン構造が見える
のを減少するために画像内のラインの数を２倍にするこ
とが知られている。その様な構造では入来するアナログ
コンポジットベースバンドビデオ信号はアナログ輝度信
号成分とアナログ色信号成分とに分離される。例えば位
相交番ライン（ＰＡＬ）システムではそのようなアナロ
グ信号成分は信号成分Ｙ，Ｕ，Ｖと称される。
【０００３】所定の信号成分のサンプルはラインメモリ
ーに記憶される。ラインメモリーに記憶されたサンプル
はメモリー内に記憶された２倍のレートで読み出され
る。従ってコンポジットベースバンドビデオ信号のそれ
ぞれの水平ビデオライン時間では一対の連続したビデオ
ライン信号成分が生成され、それぞれが圧縮された又は
スピードアップされた方法で同じ画像情報を有する。一
対の連続したスピードアップされたビデオ信号成分は画
像内でそれぞれ一対の走査ラインに対する画像情報を提
供する。
【０００４】典型的にはラインメモリーはデジタル記憶
タイプである。故に例えばアナログ色成分信号Ｕ，Ｖが
まずアナログーデジタル（Ａ／Ｄ）変換器内のデジタル
ワードに変換される。それからデジタルワードはライン
メモリー内に記憶される。信号成分Ｕ，Ｖのそれぞれは
それの平均Ａ／Ｃレベルに関して対称な信号である。Ａ
／Ｄ変換器のフル入力信号レンジを得るために信号成分
Ｕ，Ｖのそれぞれの平均の強度はＡ／Ｄ変換器の入力信
号レンジの中央レンジのレベルにクランプされる。
【０００５】マルチプレクサを用いた単一ラインメモリ
ー内に信号成分Ｕ，Ｖの交番サンプルが記憶されるのが
好ましい。このようにして単一ラインメモリーは両方の
信号成分Ｕ，Ｖをスピードアップするのに用いられう
る。回路の複雑さを減少させるために信号成分Ｕ，Ｖを
クランピングする単一クランパスイッチを用いることが
また好ましい。
【０００６】
【発明が解決しようとする課題】本発明の目的は回路の
複雑さを減少させるクランピング配置を含むビデオ信号
処理器を提供することにある。
【０００７】
【課題を解決するための手段】本発明の特徴を実施する
マルチプレックスされクランプされたビデオ信号用のビ
デオ装置は、コンポジットビデオ信号源と相互に分離さ
れた第一及び第二のビデオ信号成分を発生する該コンポ
ジットビデオ信号に応答するデコーダーとを含む。マル
チプレクサは該信号成分に応答する入力を有し、マルチ
プレックスされたビデオ信号を出力するよう該マルチプ
レクサの出力に該第一及び第二のビデオ信号成分を交互
に印加する。クランパは該クランピング信号に応答し、
該第一のビデオ信号成分から印加された該マルチプレッ
クスされたビデオ信号の第一の部分と、該第二のビデオ
信号成分から印加された該マルチプレックスされたビデ
オ信号の第二の部分とをクランピングする。該クランパ
が該マルチプレクサの該入力に対して信号路内で下流に
位置されるように該クランプされたビデオ信号を発生す
る。
【０００８】
【実施例】図１に本発明の特徴を実施するビデオ信号ラ
イン２倍器２００内で用いられるビデオ信号クランピン
グ配置１００を示す。ＰＡＬシステムによるコンポジッ
トベースバンドアナログビデオ信号ＰＡＬＳは従来技術
のデコーダー８０内でそれのアナログビデオ信号成分
Ｙ，Ｕ，Ｖに分離される。
【０００９】輝度信号成分Ｙは従来技術のクランピング
配置１０１に結合される。クランピング配置１０１はス
イッチＳ１０１に結合する結合コンデンサー１１０を含
む。スイッチＳ１０１は従来技術のクロック発生／制御
器ユニット１２０内で発生される制御信号１２０ａによ
り制御される。ユニット１２０内で発生される信号は水
平同期信号ＳＹに同期される。
【００１０】スイッチ１０１は図示されないスイッチン
グ金属酸化物半導体（ＭＯＳ）トランジスタを用いて実
現されうる。スイッチＳ１０１は閉じられた時にコンデ
ンサー１１０の端子１１０ａで一定値０Ｖを出力する。
端子１１０ａの電圧は水平同期信号ＳＹの付近の期間ｔ
１中に０ボルトである。期間ｔ１以外ではスイッチ１１
０は開かれ、信号成分Ｙはコンデンサー１１０を介して
端子１１０ａに容量的に結合される。スイッチＳ１０１
が閉じられた時に期間ｔ１中にコンデンサー１１０を横
切って出力されるＤＣ電圧レベルは端子１１０ａでクラ
ンプされた信号成分Ｙを供給するよう信号成分Ｙをシフ
トする。
【００１１】端子１１０ａから遠くにあるコンデンサー
１１０の端子での信号成分Ｙは１Ｖのピークツウピーク
電圧レンジを有する。端子１１０ａでのクランプされた
アナログ信号成分Ｙはアナログーデジタル（Ａ／Ｄ）変
換器１１１の入力に印加される。クランピング動作の結
果としてクランプされた信号成分Ｙは端子１１０ａでＡ
／Ｄ変換器１１１ａの入力電圧レンジの０Ｖ乃至１Ｖの
範囲で変動する正の信号である。故に好ましくは信号ク
リッピング又は歪みがＡ／Ｄ変換器１１１ａ内で発生し
ない。
【００１２】Ａ／Ｄ変換器１１１内での信号変換のレー
トは制御信号１２０ｃにより制御される。端子１１０ａ
でクランプされた信号成分ＹのアナログサンプルはＡ／
Ｄ変換器１１１で出力信号１１１ａの８ビットワードに
連続的に変換される。信号１１１ａのワードはラインメ
モリー１１２に連続的な方法で記憶される。出力信号１
１１ａの記憶されたワードは信号１１２ａを発生するよ
うにラインメモリー１１２内に記憶される信号１１１ａ
のワードにより２倍にされるレートでラインメモリー１
１２から読み出される。斯くして信号１１２ａのワード
は信号１１１ａのワードに対してスピードアップされ
る。そうでなければ信号１１１ａ及び１１２ａは同じ輝
度情報を含む。
【００１３】所定の水平ライン時間Ｈ中に信号１１１ａ
のワードは書き込みクロック信号ＷＣＬＫにより１３．
５ＭＨｚのレートで記憶される。メモリー１１２は図示
されない別の内部書き込みアドレスポインタ及び図示さ
れない別の内部読み出しアドレスポインタを有するデュ
アルポートメモリーである。書き込みアドレスポインタ
は信号ＷＲＥＳにより水平期間Ｈの最初に期間Ｈで一回
初期化される。読み出しアドレスポインタは両方とも水
平期間Ｈの中央及び最初に期間Ｈ内で２回初期化され
る。信号１１１ａの記憶ワードは２倍のレート又は読み
出しクロック信号ＲＣＬＫにより２７ＭＨｚで読み出さ
れる。水平期間Ｈ中にメモリー１１２内に記憶されたワ
ードは２回読み出され、それぞれの読み出しは読み出し
アドレスポインタが初期化された後に開始する。
【００１４】全ビデオラインは既にメモリー１１２に記
憶されたと仮定する。次のビデオラインの最初の半分が
メモリー１１２内に記憶された時に書き込みレートの２
倍でメモリー１１２の読み出しが生ずる。メモリー１１
２はデュアルポートメモリーである故に書き込み及び読
み出しは同時に発生しうる。メモリー１１２の第二の読
み出し中に次のビデオラインの第二の半分が記憶され
る。斯くして２つの読み出しサイクルがそれぞれのビデ
オライン書き込みのサイクルで生じる。
【００１５】色信号成分Ｕは結合コンデンサー１１３を
介してマルチプレクサスイッチＳＭＵＸと結合される。
スイッチＳＭＵＸはユニット１２０の制御信号１２０ｂ
により制御される。同様に色信号成分Ｖも結合コンデン
サー１１４を介してマルチプレクサスイッチＳＭＵＸと
結合される。スイッチＳＭＵＸは信号成分Ｕ，Ｖの交互
のサンプルをマルチプレクサスイッチＳＭＵＸの出力端
子１１３ａに印加するマルチプレクサ動作を供する。
【００１６】マルチプレクサ動作の故に信号成分Ｕ，Ｖ
のそれぞれが端子１１３ａで出力されるレートは信号成
分Ｙが出力されるレートの半分である。結合されたサン
プルが端子１１３で信号成分Ｕ，Ｖの両方から出力され
るレートは端子１１０ａでの信号成分Ｙに関するそれと
等しい。信号成分Ｕ，Ｖのそれぞれのバンド幅は信号成
分Ｙのそれの４分の１に等しい。斯くして信号成分Ｙの
サンプリングレートの半分である信号成分Ｕ又はＶのサ
ンプリングレートは適切である。
【００１７】図示されていないＭＯＳトランジスタを用
いて実現されうるクランパスイッチＳ１００は信号成分
Ｕ及びＶのそれぞれがそれの平均値にある時に水平同期
信号ＳＹの付近の期間ｔ１中に端子１１３ａでＤＣ電圧
ＶＣを出力する。スイッチＳ１００は制御信号１２０ｂ
により制御される。信号成分Ｕのサンプルがマルチプレ
クサスイッチＳＭＵＸを介して端子１１３ａと結合し、
スイッチ１００が閉じられた時にクランパスイッチＳ１
００はコンデンサー１１３内でＤＣレベルシフト電圧を
出力する。同様に信号成分Ｖがマルチプレクサスイッチ
ＳＭＵＸを介して結合され、スイッチＳ１００が閉じら
れた時にクランパスイッチＳ１００はコンデンサー１１
４内でＤＣレベルシフト電圧を出力する。その結果端子
１１３ａでレベルシフトされた信号成分Ｕ及びＶのそれ
ぞれの平均値は電圧ＶＣと等しくなる。電圧ＶＣの強度
はＡ／Ｄ変換器１１５の入力電圧レンジ０Ｖ乃至１Ｖの
中央にあるように、又は約０．５Ｖに選択される。例え
ば端子１１３ａから遠くにあるコンデンサー１１３の端
子で信号Ｕは１Ｖのピークツウピーク電圧レンジを有す
る。斯くして端子１１３ａで出力された信号は信号クリ
ッピングを防止するような方法で０．５Ｖのそれの平均
値に関して±０．５Ｖの電圧振れ限界を有する。端子１
１３ａで出力された信号の平均値は水平同期信号ＳＹの
付近で出力される。斯くして信号成分Ｕ及びＶのそれぞ
れは端子１１３ａで電圧ＶＣにクランプされる。
【００１８】本発明の特徴を実施する上で信号成分Ｕ及
びＶはクランパスイッチＳ１００の信号路内で上流でマ
ルチプレックスされる。斯くして好ましくはマルチプレ
クサスイッチＳＭＵＸに関して信号路内で下流に位置さ
れるクランパスイッチＳ１００は信号成分Ｕ及びＶのそ
れぞれのクランプ動作に対して分割される。好ましくは
信号成分Ｕ及びＶのそれぞれを別々にクランピングする
別のクランパを用いる代わりに単一のスイッチＳ１００
が信号成分Ｕ及びＶの両方のクランピング動作を供す
る。このようにして回路は単純化される。
【００１９】端子１１３ａでマルチプレックスされ、ク
ランプされた信号成分Ｕ及びＶのサンプルはＡ／Ｄ変換
器１１５に印加される。Ａ／Ｄ変換器１１１と同様にし
てＡ／Ｄ変換器１１５はラインメモリー１１６に記憶さ
れるワードを有する信号１１５ａを発生する。斯くして
信号１１５ａの交番ワードは信号成分Ｕ及びＶから得ら
れ、ラインメモリー１１６内に連続的に記憶される。メ
モリー１１６の出力信号１１６ａのワードは信号１１５
ａがラインメモリー１１６に記憶されるレートの２倍の
レートでラインメモリー１１６に読み出される。斯くし
て信号１１６ａは信号１１５ａに関してスピードアップ
される。２つの読み出し周期が書き込まれたビデオライ
ンのそれぞれの周期に対して生ずる。従って２つのスピ
ードアップされたビデオラインが信号成分Ｕ又はＶのそ
れぞれのビデオラインに対して生ずる。
【００２０】信号１１２ａは読み出され、スピードアッ
プされた輝度信号成分Ｙ（ＳＵ）を発生するデジタルー
アナログ（Ｄ／Ａ）変換器１１７に印加される。信号成
分Ｙ（ＳＵ）は信号成分Ｙに関してアナログの時間圧縮
された信号である。そうでなければ信号成分Ｙ（ＳＵ）
は信号成分Ｙから得られた同じ輝度情報を含む。スイッ
チＳＤＭＵＸはスピードアップされた信号成分Ｕ（Ｓ
Ｕ），Ｖ（ＳＵ）をそれぞれ発生するよう信号成分Ｕ及
びＶからそれぞれえられた信号１１６ａの交番ワードを
Ｄ／Ａ変換器１１７に印加する。信号成分Ｕ（ＳＵ），
Ｖ（ＳＵ）はアナログの時間圧縮された信号である。そ
うでなければ信号成分Ｕ（ＳＵ）、Ｖ（ＳＵ）は信号成
分Ｕ、Ｖからそれぞれ得られた同じ色情報を含む。信号
成分Ｙ、Ｕ、Ｖのそれぞれのビデオラインに対してそれ
ぞれスピードアップされた信号成分Ｙ（ＳＵ），Ｕ（Ｓ
Ｕ），Ｖ（ＳＵ）の２つの連続して発生するビデオライ
ンがある。
【図面の簡単な説明】
【図１】本発明のビデオ信号ライン倍増器の特徴を実施
するビデオ信号クランピング配置を示す図である。
【符号の説明】
８０ デコーダ １００、１０１ クランピング配置 １１０、１１３、１１４ 結合コンデンサー １１０ａ、１１３ａ 端子 １１１、１１５ Ａ／Ｄ変換器 １１２、１１６ ラインメモリー １１１ａ、１１２ａ、１１５ａ、１１６ａ 信号 １１７ Ｄ／Ａ変換器 １２０ クロック発生器／制御器ユニット １２０ａ、１２０ｂ、１２０ｃ 制御信号 ２００ ビデオ信号ライン２倍器 Ｓ１００、Ｓ１０１ スイッチ Ｙ，Ｕ，Ｖ アナログビデオ信号 ＰＡＬＳ ＰＡＬシステムによるコンポジットベースバ
ンドアナログビデオ信号 ＳＹ 水平同期信号 ｔ１ 期間 ＲＲＥＳ，ＷＲＥＳ 信号 ＲＣＬＫ，ＷＣＬＫ クロック信号 ＶＣ ＤＣ電圧 ＳＭＵＸ マルチプレクサスイッチ ＳＤＭＵＸ スイッチ Ｙ（ＳＵ），Ｕ（ＳＵ），Ｖ（ＳＵ） スピードアップ
された信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】コンポジットビデオ信号源と；該コンポジ
    ットビデオ信号に応答して相互に分離された第一及び第
    二のビデオ信号成分を発生するデコーダーと；該ビデオ
    信号成分に応答する入力を有し、マルチプレックスされ
    たビデオ信号を出力するようマルチプレクサの出力に該
    第一及び第二のビデオ信号成分を交互に印加するマルチ
    プレクサと；クランピング信号源と；該クランピング信
    号に応答し、クランパが該マルチプレクサの該入力に対
    して信号路内で下流に位置されるように該クランプされ
    たビデオ信号を発生するために該第一のビデオ信号成分
    から印加された該マルチプレックスされたビデオ信号の
    第一の部分と、該第二のビデオ信号成分から印加された
    該マルチプレックスされたビデオ信号の第二の部分とを
    クランピングするクランパとからなるマルチプレックス
    されクランプされたビデオ信号を発生するビデオ装置。
JP07912395A 1994-04-07 1995-04-04 ビデオ装置 Expired - Fee Related JP4322319B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9406866:5 1994-04-07
GB9406866A GB9406866D0 (en) 1994-04-07 1994-04-07 Yuv video line doubler

Publications (2)

Publication Number Publication Date
JPH07307878A true JPH07307878A (ja) 1995-11-21
JP4322319B2 JP4322319B2 (ja) 2009-08-26

Family

ID=10753139

Family Applications (2)

Application Number Title Priority Date Filing Date
JP07912495A Expired - Fee Related JP3894965B2 (ja) 1994-04-07 1995-04-04 位相ロックループ用の位相検出器
JP07912395A Expired - Fee Related JP4322319B2 (ja) 1994-04-07 1995-04-04 ビデオ装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP07912495A Expired - Fee Related JP3894965B2 (ja) 1994-04-07 1995-04-04 位相ロックループ用の位相検出器

Country Status (7)

Country Link
US (2) US5426397A (ja)
EP (1) EP0676866B1 (ja)
JP (2) JP3894965B2 (ja)
KR (2) KR100371245B1 (ja)
CN (2) CN1068473C (ja)
DE (2) DE69512121T2 (ja)
GB (1) GB9406866D0 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400935B1 (en) * 1998-03-27 2002-06-04 Nortel Networks Limited Pilot tone detector
DE102004009116B3 (de) * 2004-02-25 2005-04-28 Infineon Technologies Ag Delta-Sigma-Frequenzdiskriminator
US7692565B2 (en) * 2007-04-18 2010-04-06 Qualcomm Incorporated Systems and methods for performing off-chip data communications at a high data rate
CN101050940B (zh) * 2007-05-23 2010-05-26 中国科学院光电技术研究所 高精度双频激光干涉仪信号细分系统
CN102055469B (zh) * 2009-11-05 2014-04-30 中兴通讯股份有限公司 鉴相器及锁相环电路
CN102316245B (zh) * 2010-07-09 2013-08-21 北京创毅视讯科技有限公司 一种模拟电视接收机本地行同步时钟的调整方法和装置
US9680459B2 (en) * 2014-12-11 2017-06-13 Intel Corporation Edge-aware synchronization of a data signal
CN105954636A (zh) * 2016-04-21 2016-09-21 张顺 一种短路和接地故障指示器
CN115220512B (zh) * 2022-08-10 2023-10-17 山东大学 驱动可调谐激光器的自动锁相恒流源电路及方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1481786A (en) * 1974-09-13 1977-08-03 Farnell Instr Ltd Frequency control circuits
US4055814A (en) * 1976-06-14 1977-10-25 Pertec Computer Corporation Phase locked loop for synchronizing VCO with digital data pulses
US4278903A (en) * 1978-04-28 1981-07-14 Tokyo Shibaura Denki Kabushiki Kaisha Phase comparison circuit
US4291274A (en) * 1978-11-22 1981-09-22 Tokyo Shibaura Denki Kabushiki Kaisha Phase detector circuit using logic gates
US4316150A (en) * 1980-01-09 1982-02-16 Tektronix, Inc. Phase locked loop including phase detector system controlled by enable pulses
US4371974A (en) * 1981-02-25 1983-02-01 Rockwell International Corporation NRZ Data phase detector
US4400664A (en) * 1981-05-26 1983-08-23 Motorola, Inc. Digital phase detector
US4414572A (en) * 1982-03-15 1983-11-08 Rca Corporation Clamp for line-alternate signals
US4484142A (en) * 1982-05-07 1984-11-20 Digital Equipment Corp. Phase detector circuit
US4599570A (en) * 1982-07-21 1986-07-08 Sperry Corporation Phase detector with independent offset correction
US4520319A (en) * 1982-09-30 1985-05-28 Westinghouse Electric Corp. Electronic phase detector having an output which is proportional to the phase difference between two data signals
US4568881A (en) * 1983-05-03 1986-02-04 Magnetic Peripherals Inc. Phase comparator and data separator
US4527080A (en) * 1983-07-18 1985-07-02 At&T Bell Laboratories Digital phase and frequency comparator circuit
GB8328951D0 (en) * 1983-10-29 1983-11-30 Plessey Co Plc Frequency and phase synchronising arrangements
US4598217A (en) * 1984-03-19 1986-07-01 Itt Corporation High speed phase/frequency detector
US4594563A (en) * 1984-11-02 1986-06-10 Ampex Corporation Signal comparison circuit and phase-locked-loop using same
JPS61211711A (ja) * 1985-03-16 1986-09-19 Pioneer Electronic Corp 位相比較器
GB2174855B (en) * 1985-04-29 1989-08-23 Fluke Mfg Co John Wide range digital phase/frequency detector
NL8501887A (nl) * 1985-07-01 1987-02-02 Oce Nederland Bv Fasedetector.
JPS6288495A (ja) * 1985-10-14 1987-04-22 Fuji Photo Film Co Ltd 磁気記録装置の色差線順次回路
JPS62289058A (ja) * 1986-06-09 1987-12-15 Matsushita Electric Ind Co Ltd クランプ回路
GB2193406B (en) * 1986-08-02 1990-04-25 Marconi Instruments Ltd Phase detector
JPS63176070A (ja) * 1987-01-16 1988-07-20 Matsushita Electric Ind Co Ltd 映像信号クランプ装置
GB2202398A (en) * 1987-03-18 1988-09-21 Marconi Instruments Ltd Phase comparator
US4849704A (en) * 1987-04-15 1989-07-18 Westinghouse Electric Corp. Duty cycle independent phase detector
US4804928A (en) * 1987-05-12 1989-02-14 Texas Instruments Incorporated Phase-frequency compare circuit for phase lock loop
US4819081A (en) * 1987-09-03 1989-04-04 Intel Corporation Phase comparator for extending capture range
DE3733006A1 (de) * 1987-09-30 1989-04-13 Thomson Brandt Gmbh Schaltungsanordnung zur klemmung des schwarzpegels von farbsignalen in einem farbfernsehgeraet
JPH01125024A (ja) * 1987-11-09 1989-05-17 Mitsubishi Electric Corp 位相比較器
US5325187A (en) * 1988-04-27 1994-06-28 Canon Kabushiki Kaisha Image processing apparatus with back porch period sampling and clamping
US4884020A (en) * 1988-07-22 1989-11-28 Orion Instruments, Inc. Phase detection system
JPH0250676A (ja) * 1988-08-12 1990-02-20 Toshiba Corp Ａ／ｄ化クランプ回路
NL8802531A (nl) * 1988-10-14 1990-05-01 Philips Nv Fasedetector en frequentiedemodulator voorzien van zulk een fasedetector.
JP3080675B2 (ja) * 1990-03-30 2000-08-28 ユニチカ株式会社 アルカリ電池用セパレータ
DE69131760T2 (de) * 1990-05-02 2000-04-27 Canon Kk Bildabtastungsvorrichtung
US5061904A (en) * 1990-06-29 1991-10-29 Radius Inc. Phase locked loop having sampling gate phase detector
EP0473375B1 (en) * 1990-08-30 1998-10-28 Canon Kabushiki Kaisha Image signal processing
US5084700A (en) * 1991-02-04 1992-01-28 Thomson Consumer Electronics, Inc. Signal clamp circuitry for analog-to-digital converters
US5371552A (en) * 1991-10-31 1994-12-06 North American Philips Corporation Clamping circuit with offset compensation for analog-to-digital converters
DE4203478A1 (de) * 1992-02-07 1993-08-12 Thomson Brandt Gmbh Verfahren zur umsetzung eines digitalen videosignals
US5410357A (en) * 1993-04-12 1995-04-25 The United States Of America As Represented By The Secretary Of The Navy Scan converter and method

Also Published As

Publication number Publication date
JPH07326965A (ja) 1995-12-12
DE69512121D1 (de) 1999-10-21
CN1068473C (zh) 2001-07-11
KR950035307A (ko) 1995-12-30
CN1112753A (zh) 1995-11-29
GB9406866D0 (en) 1994-06-01
US5426397A (en) 1995-06-20
EP0676866A2 (en) 1995-10-11
CN1133526A (zh) 1996-10-16
KR100420234B1 (ko) 2004-10-06
EP0676866B1 (en) 1999-09-15
DE19512075B4 (de) 2007-09-20
KR100371245B1 (ko) 2003-03-29
DE69512121T2 (de) 1999-12-30
KR950035353A (ko) 1995-12-30
DE19512075A1 (de) 1995-10-12
US5530487A (en) 1996-06-25
CN1078422C (zh) 2002-01-23
JP4322319B2 (ja) 2009-08-26
JP3894965B2 (ja) 2007-03-22
EP0676866A3 (en) 1996-07-24

Similar Documents

Publication Publication Date Title
US4792856A (en) Sampled data memory system as for a television picture magnification system
KR870003651A (ko) 비데오 신호처리 시스템용 타이밍 보정
JP4322319B2 (ja) ビデオ装置
US4689660A (en) Video signal storage apparatus for NTSC system
JPH0544880B2 (ja)
JPH04255196A (ja) ビデオ信号処理方法
JPS5853826B2 (ja) 画像信号処理装置
JPH07177536A (ja) ディジタルタイムベースコレクタ
JPH07131677A (ja) ビデオ信号のサグ補正回路
JPS637593A (ja) 周波数変換回路及び周波数変換方法
JP2692499B2 (ja) 水平方向圧縮伸長回路及び信号処理回路
JPH02108389A (ja) Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路
JPH01190176A (ja) 映像信号処理装置
JPS63311894A (ja) カラ−テレビジョン信号発生器
JPH1146345A (ja) メモリ制御装置
JPH02226884A (ja) 映像信号処理装置
JPS62219878A (ja) 映像処理装置
JPH07177534A (ja) ディジタルタイムベースコレクタ
JPH01119183A (ja) テレビジョン信号の時間軸圧縮装置
JPS63110893A (ja) 画像フリ−ズ装置
JPS6372287A (ja) 時間軸変動補正装置
JPH0193976A (ja) スキャンレート変換装置
JPH0628443B2 (ja) 映像信号変換回路
JPS62263777A (ja) 映像処理装置
JPH03163989A (ja) 映像特殊効果処理装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051213

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060310

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060315

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060605

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060711

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061016

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20061129

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20061222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090114

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090119

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090410

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090603

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120612

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees