JPH02108389A - Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 - Google Patents
Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路Info
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- JPH02108389A JPH02108389A JP26059588A JP26059588A JPH02108389A JP H02108389 A JPH02108389 A JP H02108389A JP 26059588 A JP26059588 A JP 26059588A JP 26059588 A JP26059588 A JP 26059588A JP H02108389 A JPH02108389 A JP H02108389A
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- 230000015654 memory Effects 0.000 claims abstract description 36
- 238000006243 chemical reaction Methods 0.000 claims abstract description 35
- 239000002131 composite material Substances 0.000 claims abstract description 20
- 238000000926 separation method Methods 0.000 claims abstract description 10
- 238000005070 sampling Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＡＬ方式テレビジョン受像機におけるフリッ
カ−フリー回路に関するものであり、より詳細には、フ
ィールドフリッカ−を低減させるためにフィールド倍速
化処理を行なうに際し、フィールドメモリ量を大幅に削
減し得るフリッカ−フリー回路に関するものである。
カ−フリー回路に関するものであり、より詳細には、フ
ィールドフリッカ−を低減させるためにフィールド倍速
化処理を行なうに際し、フィールドメモリ量を大幅に削
減し得るフリッカ−フリー回路に関するものである。
ＰＡＬ方式テレビジョンの伝送方式は周知のとおり、走
査線が６２５本（２：１インターレース）であり、又フ
ィールド周波数は５０１１ｚである。
査線が６２５本（２：１インターレース）であり、又フ
ィールド周波数は５０１１ｚである。
従ってＮＴＳＣ方式テレビジョン伝送方式のフィールド
周波数６０Ｈｚに比較してそのフィールド周波数が低い
。
周波数６０Ｈｚに比較してそのフィールド周波数が低い
。
ＮＴＳＣに対してＰＡＬのフィールド周波数がわずかに
１ＧＨｚ低いにもかかわらず、この差は再往画面にフリ
ンカーを生じさせ易いということは良く知られており、
これがＰＡＬ方式の一つの弱点であると言われている。
１ＧＨｚ低いにもかかわらず、この差は再往画面にフリ
ンカーを生じさせ易いということは良く知られており、
これがＰＡＬ方式の一つの弱点であると言われている。
このようなフリッカ−を低減させるための具体的な対策
として、フィールド倍速化処理を行なうことが提案され
ている。
として、フィールド倍速化処理を行なうことが提案され
ている。
第２図はフィールド倍速化処理を行なう従来のＩ Ｄ
Ｔ Ｖ （Ｉｍｐｒｏｖｅｄ Ｄｅｆｉｎｉｔｉｏｎ
ＴＶ）の−例を示したブロック図である。
Ｔ Ｖ （Ｉｍｐｒｏｖｅｄ Ｄｅｆｉｎｉｔｉｏｎ
ＴＶ）の−例を示したブロック図である。
すなわちコンポジットビデオ信号はＡ／Ｄ変換回路ｌに
印加され、ここでデジタル化される。Ａ／Ｄ変換された
デジタル信号は輝度信号Ｙおよびクロマ信号Ｃに分離す
るＹ／Ｃ分離回路２にもたらされ、ここでＹ信号並びに
Ｃ信号に分離する。
印加され、ここでデジタル化される。Ａ／Ｄ変換された
デジタル信号は輝度信号Ｙおよびクロマ信号Ｃに分離す
るＹ／Ｃ分離回路２にもたらされ、ここでＹ信号並びに
Ｃ信号に分離する。
前記Ｃ信号はデモジューレータ３によってさらにＵおよ
びＶのコンポーネント信号に復調され、前記ｙ、ｕ、ｖ
の各信号はフィールド倍速変換回路４に印加される。こ
のフィールド倍速変換回路４はコンポジットビデオ信号
に含まれる例えば垂直同期信号に同期するクロックによ
って前記Ｙ。
びＶのコンポーネント信号に復調され、前記ｙ、ｕ、ｖ
の各信号はフィールド倍速変換回路４に印加される。こ
のフィールド倍速変換回路４はコンポジットビデオ信号
に含まれる例えば垂直同期信号に同期するクロックによ
って前記Ｙ。
Ｕ、Ｖの各コンポーネント信号をフィールドメモリ５に
書き込むと共に、書き込み時の倍の速度で前記メモリ５
より各Ｙ、Ｕ、Ｖのコンポーネント信号を読み出すもの
であり、従ってフィールド倍速変換回路４より出力され
るＹ’、Ｕ’、Ｖ’の各デジタル信号は実質上フィール
ド周波数が倍に変換された状態に成される。
書き込むと共に、書き込み時の倍の速度で前記メモリ５
より各Ｙ、Ｕ、Ｖのコンポーネント信号を読み出すもの
であり、従ってフィールド倍速変換回路４より出力され
るＹ’、Ｕ’、Ｖ’の各デジタル信号は実質上フィール
ド周波数が倍に変換された状態に成される。
これらｙ’ 、ｕ’ 、ｖ’の各デジタル信号はそ
れぞれＤ／Ａ変換回路６，７．８によってアナログ変換
され、倍速にされたＹ’ 、Ｕ’ 、Ｖ’倍信号し
て出力される。
れぞれＤ／Ａ変換回路６，７．８によってアナログ変換
され、倍速にされたＹ’ 、Ｕ’ 、Ｖ’倍信号し
て出力される。
上述したフリッカ−フリー回路には相当の容量のフィー
ルドメモリを必要とするという欠点がある。
ルドメモリを必要とするという欠点がある。
すなわち、ＰＡＬ信号の水平、垂直周波数をそれぞれｒ
Ｈ、ｒｖとすると、ｆｏ、ｆｖはｔ、ｌ＝ １５．６２
５ＫＨｚ ｆｖ＝５０Ｈｚ であり、走査線数は６２５本（２：ｌインターレース）
である。
Ｈ、ｒｖとすると、ｆｏ、ｆｖはｔ、ｌ＝ １５．６２
５ＫＨｚ ｆｖ＝５０Ｈｚ であり、走査線数は６２５本（２：ｌインターレース）
である。
又、カラーサブキャリア周波数ｒｓｃはｆｓｃ’２８３
．５ｆｎ である。
．５ｆｎ である。
ここで、サンプリング周波数ｆ、を、カラーサブキャリ
ア周波数ｒｓｃの４倍、すなわちｆ ｓ ”２８３．５
Ｘ ４ Ｘ ｆｎ ＝１１３４ｆ １４ ＃１７．７
１９ （Ｍｌｌｚ ）にとると、１走査線当りのサンプ
ル点は、上式より１１３４点となる。
ア周波数ｒｓｃの４倍、すなわちｆ ｓ ”２８３．５
Ｘ ４ Ｘ ｆｎ ＝１１３４ｆ １４ ＃１７．７
１９ （Ｍｌｌｚ ）にとると、１走査線当りのサンプ
ル点は、上式より１１３４点となる。
すると、ｌフィールド当りのサンプル点は１１３４ｘ６
２５／２＝３５４３７５ となり、１サンプル点の分解能を８ ｂｉｔとすると、
ｌフィールド当りのメモリ数は ３５４３７５Ｘ８＝２．８３５Ｍｂｉｔとなる。この結
果がＹ信号として必要な１フイールドメモリ数であるが
、前記した従来の例によると、Ｕ、■信号用にさらにメ
モリが必要となる。
２５／２＝３５４３７５ となり、１サンプル点の分解能を８ ｂｉｔとすると、
ｌフィールド当りのメモリ数は ３５４３７５Ｘ８＝２．８３５Ｍｂｉｔとなる。この結
果がＹ信号として必要な１フイールドメモリ数であるが
、前記した従来の例によると、Ｕ、■信号用にさらにメ
モリが必要となる。
Ｕ、Ｖの各信号はＹ信号に比べて帯域は狭いため、Ｕ、
■信号のサンプリング周波数を、仮にＹ信号のサンプリ
ング周波数の１／２にとるとすると、Ｕ、Ｖ信号に必要
なメモリ数は、Ｙ信号の場合の半分になり、Ｕ、■それ
ぞれ ２、８３５ ／ ２Ｍｂｉｔ 必要となる。
■信号のサンプリング周波数を、仮にＹ信号のサンプリ
ング周波数の１／２にとるとすると、Ｕ、Ｖ信号に必要
なメモリ数は、Ｙ信号の場合の半分になり、Ｕ、■それ
ぞれ ２、８３５ ／ ２Ｍｂｉｔ 必要となる。
以上のとおり、従来の例によると１フイールドメモリ量
は、サンプリング周波数が１７．７１９（Ｍｌｌｚ ）
の場合、 Ｙ信号用メモリ・・・２．８３５ ＭｂｉｔＵ信号用メ
モリ・・・２．８３５ ／ ２Ｍｂｉｔ■信号用／モ’
Ｊ・・・２．８３５／２Ｍｂｉｔで合計５．６７０ Ｍ
ｂｉｔ必要である。
は、サンプリング周波数が１７．７１９（Ｍｌｌｚ ）
の場合、 Ｙ信号用メモリ・・・２．８３５ ＭｂｉｔＵ信号用メ
モリ・・・２．８３５ ／ ２Ｍｂｉｔ■信号用／モ’
Ｊ・・・２．８３５／２Ｍｂｉｔで合計５．６７０ Ｍ
ｂｉｔ必要である。
このメモリは現状のところ高価であり、ＩＤＴＶの全体
のコストに占めるメモリの割合は相当大きなものである
。
のコストに占めるメモリの割合は相当大きなものである
。
そこでＷｉ質の劣化を生じさせることなく、メモリの削
減技術の開発が必要となっており、本発明はこれを実現
させるための具体的な構成を提供することを課題として
いる。
減技術の開発が必要となっており、本発明はこれを実現
させるための具体的な構成を提供することを課題として
いる。
前記課題を解決するため本発明により成されたフリッカ
−フリー回路は、ＰＡＬ方式テレビジョン信号のコンポ
ジット信号を入力とし、該コンポジット信号をデジタル
変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路によっ
てデジタル変換されたコンポジット信号をメモリに書き
込むと共に、書き込まれたメモリより書き込み時の倍速
のクロックで信号を読み出すフィールド倍速変換回路と
、このフィールド倍速変換回路よりもたらされるデジタ
ル信号をアナログ変換するＤ／Ａ変換回路と、このＤ／
Ａ変換回路からのアナログ信号を入力とし、輝度信号並
びにクロマ信号を分離して出力するＹ／Ｃ分離回路とを
具備した点に特徴を有する。
−フリー回路は、ＰＡＬ方式テレビジョン信号のコンポ
ジット信号を入力とし、該コンポジット信号をデジタル
変換するＡ／Ｄ変換回路と、このＡ／Ｄ変換回路によっ
てデジタル変換されたコンポジット信号をメモリに書き
込むと共に、書き込まれたメモリより書き込み時の倍速
のクロックで信号を読み出すフィールド倍速変換回路と
、このフィールド倍速変換回路よりもたらされるデジタ
ル信号をアナログ変換するＤ／Ａ変換回路と、このＤ／
Ａ変換回路からのアナログ信号を入力とし、輝度信号並
びにクロマ信号を分離して出力するＹ／Ｃ分離回路とを
具備した点に特徴を有する。
上記構成によると、ＰＡＬ方式テレビジョン信号のコン
ポジット信号をそのままＡ／Ｄ変換し、このコンポジッ
ト信号の状態でフィールド倍速変換を行ない、フィール
ド倍速変換後にＤ／Ａ変換してＹ／Ｃ分離するようにし
ているため、各コンポーネント信号に別けてフィールド
倍速変換するようにした従来のものに比較して大幅にフ
ィールドメモリの量を低減させることが可能になる。
ポジット信号をそのままＡ／Ｄ変換し、このコンポジッ
ト信号の状態でフィールド倍速変換を行ない、フィール
ド倍速変換後にＤ／Ａ変換してＹ／Ｃ分離するようにし
ているため、各コンポーネント信号に別けてフィールド
倍速変換するようにした従来のものに比較して大幅にフ
ィールドメモリの量を低減させることが可能になる。
以下本発明の実施例を第１図に基づいて説明する。
同図において、１１はＰＡＬ方式テレビジョン信号のコ
ンポジット信号を受ける入力端子であり、この入力端子
に印加されたコンポジット信号はＡ／Ｄ変換回路１２に
入力される。このＡ／Ｄ変換回路１２は例えばカラーサ
ブキャリアｒｓｃの４倍のサンプリングクロックで変換
するものであり、その出力はフィールド倍速変換回路１
３に印加される。
ンポジット信号を受ける入力端子であり、この入力端子
に印加されたコンポジット信号はＡ／Ｄ変換回路１２に
入力される。このＡ／Ｄ変換回路１２は例えばカラーサ
ブキャリアｒｓｃの４倍のサンプリングクロックで変換
するものであり、その出力はフィールド倍速変換回路１
３に印加される。
一方入力端子１１に印加されたコンポジット信号の一部
は同期信号分離回路１４にもたらされ、この同期信号分
離回路１４によって垂直同期信号Ｈ１並びに水平同期信
号Ｖが抽出される。前記垂直同期信号Ｈの一部はクロッ
クジェネレータ１５に印加され、このクロックジェネレ
ータ１５によって垂直同期信号Ｈに同期したクロック信
号ＣＬを発生させる。このクロック信号ＣＬ、並びに前
記垂直同期信号Ｈ１水平同期信号■はいずれもメモリコ
ントローラ１６に入力される。
は同期信号分離回路１４にもたらされ、この同期信号分
離回路１４によって垂直同期信号Ｈ１並びに水平同期信
号Ｖが抽出される。前記垂直同期信号Ｈの一部はクロッ
クジェネレータ１５に印加され、このクロックジェネレ
ータ１５によって垂直同期信号Ｈに同期したクロック信
号ＣＬを発生させる。このクロック信号ＣＬ、並びに前
記垂直同期信号Ｈ１水平同期信号■はいずれもメモリコ
ントローラ１６に入力される。
メモリコントローラ１６は前記フィールド倍速変換回路
１３に印加されるデジタル映像信号を記憶するフィール
ドメモリ１７への書き込み及び読み出しを制御するもの
である。すなわちクロック信号によりデジタル変換され
たコンポジット信号を前記メモリ１７へ書き込むと共に
、書き込まれたメモリ１７より書き込み時の２倍の周波
数のクロックで読み出すよう制御される。従ってメモリ
１７に書き込まれたデジタル信号はダブルスキャン用の
２倍速のデジタル信号として変換される。
１３に印加されるデジタル映像信号を記憶するフィール
ドメモリ１７への書き込み及び読み出しを制御するもの
である。すなわちクロック信号によりデジタル変換され
たコンポジット信号を前記メモリ１７へ書き込むと共に
、書き込まれたメモリ１７より書き込み時の２倍の周波
数のクロックで読み出すよう制御される。従ってメモリ
１７に書き込まれたデジタル信号はダブルスキャン用の
２倍速のデジタル信号として変換される。
この倍速のデジタル信号はＤ／Ａ変換回路１８によって
アナログ変換されＹ／Ｃ分離回路１９に印加される。こ
のＹ／Ｃ分離回路１９は周知のとおり、輝度信号Ｙ′と
クロマ信号Ｃ′に分離するものであり、分離されたクロ
マ信号Ｃ′はさらにデモシュレータ２０によってＵ′お
よびＶ′のコンポーネント信号に復調される。
アナログ変換されＹ／Ｃ分離回路１９に印加される。こ
のＹ／Ｃ分離回路１９は周知のとおり、輝度信号Ｙ′と
クロマ信号Ｃ′に分離するものであり、分離されたクロ
マ信号Ｃ′はさらにデモシュレータ２０によってＵ′お
よびＶ′のコンポーネント信号に復調される。
そして前記Ｙ’ 、Ｕ’ 、Ｖ’の各出力は出力端子２
１，２２．２３より出力されるよう構成されている。
１，２２．２３より出力されるよう構成されている。
以上の構成におけるフィールドメモリ１７の１フイール
ドメモリ数について考察すると、この発明においてはＰ
ＡＬコンポジットビデオ信号をそのままＡ／Ｄ変換し、
フィールド倍速処理を成すよう構成されているため、従
来のようにサンプリング周波数ｆ、をカラーサブキャリ
アｆｓｃの４倍すなわち ｆｓ ＝２８３，５ ｘ ４ ｘ ｆ、＋ ＝１１３４
ｆ、Ｉ＝１７．７１９ （ＭＨｚ ） にとると、ｌ走査線当りのサンプル点は１１３４点とな
る。
ドメモリ数について考察すると、この発明においてはＰ
ＡＬコンポジットビデオ信号をそのままＡ／Ｄ変換し、
フィールド倍速処理を成すよう構成されているため、従
来のようにサンプリング周波数ｆ、をカラーサブキャリ
アｆｓｃの４倍すなわち ｆｓ ＝２８３，５ ｘ ４ ｘ ｆ、＋ ＝１１３４
ｆ、Ｉ＝１７．７１９ （ＭＨｚ ） にとると、ｌ走査線当りのサンプル点は１１３４点とな
る。
従って１フィールド当りのサンプル点は１１３４ｘ６２
５／２＝３５４３７５ となり、従来と同様に１サンプル点の分解能を８ｂｉｔ
とすると１フイールドに必要なメモリ数は３５４３７５
ｘ８＝２．８３５Ｍｂｉｔとなる。
５／２＝３５４３７５ となり、従来と同様に１サンプル点の分解能を８ｂｉｔ
とすると１フイールドに必要なメモリ数は３５４３７５
ｘ８＝２．８３５Ｍｂｉｔとなる。
従って本発明によると、１フイールドに必要なフィール
ドメモリ量は従来のものに比較して半分で済むことにな
る。
ドメモリ量は従来のものに比較して半分で済むことにな
る。
以上のとおり、本発明はＰＡＬ方式テレビジョン信号の
コンポジット信号をＡ／Ｄ変換し、このＡ／Ｄ変換され
たデジタル信号を倍速変換処理し、倍速変換されたコン
ポジットデジタル信号をＤ／Ａ変換回路でアナログ信号
に戻した後に輝度信号並びにクロマ信号を分離するよう
にしているので、倍速変換回路において必要なフィール
ドメモリの量を大幅に低減させることが可能である。
コンポジット信号をＡ／Ｄ変換し、このＡ／Ｄ変換され
たデジタル信号を倍速変換処理し、倍速変換されたコン
ポジットデジタル信号をＤ／Ａ変換回路でアナログ信号
に戻した後に輝度信号並びにクロマ信号を分離するよう
にしているので、倍速変換回路において必要なフィール
ドメモリの量を大幅に低減させることが可能である。
従ってこの種のＩＤＴＶにおけるコストを大幅に低減さ
せることが可能である。
せることが可能である。
第１図は本発明の実施例を示したブロック図、第２図は
従来の実施例を示したブロック図である。 １２・・・Ａ／Ｄ変換回路、１３・・・フィールド倍速
処理回路、１４・・・同期信号分離回路、１５・・・ク
ロックジェネレータ、１６・・・メモリコントローラ、
１７・・・フィールドメモリ、１８・・・Ｄ／Ａ変換回
路、１９・・・Ｙ／Ｃ分離回路、２０・・・デモシュレ
ータ。
従来の実施例を示したブロック図である。 １２・・・Ａ／Ｄ変換回路、１３・・・フィールド倍速
処理回路、１４・・・同期信号分離回路、１５・・・ク
ロックジェネレータ、１６・・・メモリコントローラ、
１７・・・フィールドメモリ、１８・・・Ｄ／Ａ変換回
路、１９・・・Ｙ／Ｃ分離回路、２０・・・デモシュレ
ータ。
Claims (1)
- 【特許請求の範囲】 ＰＡＬ方式テレビジョンのコンポジット信号を入力とし
、該コンポジット信号をデジタル変換するＡ／Ｄ変換回
路と、 前記Ａ／Ｄ変換回路によってデジタル変換されたコンポ
ジット信号をメモリに書き込むと共に、書き込まれたメ
モリより書き込み時の倍速のクロックで信号を読み出す
フィールド倍速変換回路と、前記フィールド倍速変換回
路よりもたらされるデジタル信号をアナログ変換するＤ
／Ａ変換回路と、 前記Ｄ／Ａ変換回路からのアナログ信号を入力とし、輝
度信号並びにクロマ信号を分離して出力するＹ／Ｃ分離
回路 とを具備して成るＰＡＬ方式テレビジョン受像機におけ
るフリッカーフリー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26059588A JPH02108389A (ja) | 1988-10-18 | 1988-10-18 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26059588A JPH02108389A (ja) | 1988-10-18 | 1988-10-18 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02108389A true JPH02108389A (ja) | 1990-04-20 |
Family
ID=17350134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26059588A Pending JPH02108389A (ja) | 1988-10-18 | 1988-10-18 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02108389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009065063A (ja) * | 2007-09-07 | 2009-03-26 | Fujitsu Ltd | プリント板の実装構造 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887989A (ja) * | 1981-11-19 | 1983-05-25 | Sony Corp | テレビジヨン受像機 |
| JPS58164392A (ja) * | 1982-03-24 | 1983-09-29 | Sony Corp | 色復調回路 |
| JPS6013637U (ja) * | 1983-07-08 | 1985-01-30 | 株式会社日立製作所 | 直流しや断器 |
| JPS6019385A (ja) * | 1983-07-13 | 1985-01-31 | Toshiba Corp | 色復調回路 |
| JPS6382077A (ja) * | 1986-09-25 | 1988-04-12 | Toshiba Corp | 順次走査変換装置 |
-
1988
- 1988-10-18 JP JP26059588A patent/JPH02108389A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887989A (ja) * | 1981-11-19 | 1983-05-25 | Sony Corp | テレビジヨン受像機 |
| JPS58164392A (ja) * | 1982-03-24 | 1983-09-29 | Sony Corp | 色復調回路 |
| JPS6013637U (ja) * | 1983-07-08 | 1985-01-30 | 株式会社日立製作所 | 直流しや断器 |
| JPS6019385A (ja) * | 1983-07-13 | 1985-01-31 | Toshiba Corp | 色復調回路 |
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Cited By (1)
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|---|---|---|---|---|
| JP2009065063A (ja) * | 2007-09-07 | 2009-03-26 | Fujitsu Ltd | プリント板の実装構造 |
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