JP2696988B2 - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルテレビ受像機或はデジタルビデオテ
ープレコーダに用いて好適なデジタル映像信号処理装置
に関する。
ープレコーダに用いて好適なデジタル映像信号処理装置
に関する。
本発明はデジタルテレビ受像機或はデジタルビデオテ
ープレコーダに用いて好適なデジタル映像信号処理装置
に関し、アナログ映像信号をデジタル映像信号に変換し
て映像信号処理を行なう記憶手段を該映像信号のフィー
ルド相関性を利用してノイズ除去するノイズリダクショ
ン手段と、フィールド周波数を２倍にして面フリッカを
軽減するフリッカリダクション手段に兼用して成る映像
信号処理装置であって、上記フリッカリダクション手段
からのコントロール信号を上記ノイズリダクション手段
の遅延量だけ遅延させる遅延手段を介して記憶手段（2
6）の書き込みを制御してシステムを簡素化し、デジタ
ル映像信号処理回路のコストダウンを図ると共にCRTの
左端に生ずるブランキングを発生させない様に成したも
のである。
ープレコーダに用いて好適なデジタル映像信号処理装置
に関し、アナログ映像信号をデジタル映像信号に変換し
て映像信号処理を行なう記憶手段を該映像信号のフィー
ルド相関性を利用してノイズ除去するノイズリダクショ
ン手段と、フィールド周波数を２倍にして面フリッカを
軽減するフリッカリダクション手段に兼用して成る映像
信号処理装置であって、上記フリッカリダクション手段
からのコントロール信号を上記ノイズリダクション手段
の遅延量だけ遅延させる遅延手段を介して記憶手段（2
6）の書き込みを制御してシステムを簡素化し、デジタ
ル映像信号処理回路のコストダウンを図ると共にCRTの
左端に生ずるブランキングを発生させない様に成したも
のである。
最近のIDTV（Improved Definiton Television）では
映像信号系がデジタル化されて、フレームメモリ或はフ
ィールドメモリ等の大容量記憶手段を用いて高精細、高
画質の再生画像を得ている。第７図はこの様なIDTVの構
成を示す系統図である。同図でアンテナで受信したRF信
号はチューナでベースバンドの映像信号と音声信号に分
離され、NTSC映像信号は入力端子（１）に供給され、こ
のアナログ信号をデジタル処理するためにアナログ−デ
ジタル変換回路（２）でデジタル信号に変換され動き適
応Y/C分離回路（３）に供給して、被写体の動きをデジ
タル信号から抽出し、動画部分ではライン型Y/C分離回
路による処理に、静止画部分ではフレーム型Y/C分離回
路による処理に切換えて分離特性の劣化は補償してい
る。（４）は動き適応Y/C分離処理を行うために用いら
れるフレームメモリである。Y/C分離回路（３）で分離
された輝度信号データＹはデジタル−アナログ変換回路
（６）に供給されてアナログの輝度信号に変換される。
色信号データＣも色復調回路（５）で色復調を行って色
差信号データＲ−Y,B−Ｙは夫々デジタル−アナログ変
換回路（７），（８）でアナログの色差信号データに変
換される。この様にアナログ信号に変換した輝度信号及
び色差信号は再びアナログ−デジタル変換回路（９），
（10），（11）でデジタルデータに変換される。この様
に再びデジタル化を行なうのは動き適応Y/C分離回路
（３）では図示していないがクロマにロックしたクロッ
クを用いなければならないが次段の動き適応順次走査変
換回路（12）ではラインにロックしたクロックを用いな
ければならないためである。
映像信号系がデジタル化されて、フレームメモリ或はフ
ィールドメモリ等の大容量記憶手段を用いて高精細、高
画質の再生画像を得ている。第７図はこの様なIDTVの構
成を示す系統図である。同図でアンテナで受信したRF信
号はチューナでベースバンドの映像信号と音声信号に分
離され、NTSC映像信号は入力端子（１）に供給され、こ
のアナログ信号をデジタル処理するためにアナログ−デ
ジタル変換回路（２）でデジタル信号に変換され動き適
応Y/C分離回路（３）に供給して、被写体の動きをデジ
タル信号から抽出し、動画部分ではライン型Y/C分離回
路による処理に、静止画部分ではフレーム型Y/C分離回
路による処理に切換えて分離特性の劣化は補償してい
る。（４）は動き適応Y/C分離処理を行うために用いら
れるフレームメモリである。Y/C分離回路（３）で分離
された輝度信号データＹはデジタル−アナログ変換回路
（６）に供給されてアナログの輝度信号に変換される。
色信号データＣも色復調回路（５）で色復調を行って色
差信号データＲ−Y,B−Ｙは夫々デジタル−アナログ変
換回路（７），（８）でアナログの色差信号データに変
換される。この様にアナログ信号に変換した輝度信号及
び色差信号は再びアナログ−デジタル変換回路（９），
（10），（11）でデジタルデータに変換される。この様
に再びデジタル化を行なうのは動き適応Y/C分離回路
（３）では図示していないがクロマにロックしたクロッ
クを用いなければならないが次段の動き適応順次走査変
換回路（12）ではラインにロックしたクロックを用いな
ければならないためである。
動き適応順次走査変換回路（12）は走査線数を従来の
NTSC方式に比べて倍にするものであり、又、ライン型走
査線補間処理とフィールド型走査線補間処理は被写体の
動きの有無に応じて相対的な特性を示しているので、こ
の動きの有無によって補間モードを切換える動き適応形
走査線補間を行っている。フレームメモリ（13）はこの
様な動作を行なうための記憶手段である。動き適応順次
走査変換回路（12）の出力はマトリックス回路（14）で
Ｒ（赤）,G（緑）,B（青）に変換されデジタル−アナロ
グ変換回路（15）では走査線数が２倍となされて陰極線
管（CRT）（16）に供給される。勿論このCRT（16）は倍
速走査される高精細ブラウン管であり、このCRT（16）
の偏向コイル（17）には同期偏向系の回路（19）から
fv,2fhの水平垂直偏向信号が供給される。又、アナログ
−デジタル変換回路（２）及び（15）は4fsc（fsc＝サ
ブキャリア）及び8fsc信号が供給されている。
NTSC方式に比べて倍にするものであり、又、ライン型走
査線補間処理とフィールド型走査線補間処理は被写体の
動きの有無に応じて相対的な特性を示しているので、こ
の動きの有無によって補間モードを切換える動き適応形
走査線補間を行っている。フレームメモリ（13）はこの
様な動作を行なうための記憶手段である。動き適応順次
走査変換回路（12）の出力はマトリックス回路（14）で
Ｒ（赤）,G（緑）,B（青）に変換されデジタル−アナロ
グ変換回路（15）では走査線数が２倍となされて陰極線
管（CRT）（16）に供給される。勿論このCRT（16）は倍
速走査される高精細ブラウン管であり、このCRT（16）
の偏向コイル（17）には同期偏向系の回路（19）から
fv,2fhの水平垂直偏向信号が供給される。又、アナログ
−デジタル変換回路（２）及び（15）は4fsc（fsc＝サ
ブキャリア）及び8fsc信号が供給されている。
従来のIDTVの様に映像信号をデジタル的に処理する場
合には、クロック等が異なる動き適応Y/C分離回路
（３）と動き適応順次走査変換回路（12）を用いてY/C
分離処理、順次走査変換処理を行っているが、デジタル
−アナログ変換回路（６），（７），（８）、アナログ
−デジタル変換回路（９），（10），（11）並びに２個
のフレームメモリ（４），（13）を必要とし、映像信号
処理回路をデジタル化するために回路が複雑化するだけ
でなく余分な回路を付加しなければならない不都合があ
った。
合には、クロック等が異なる動き適応Y/C分離回路
（３）と動き適応順次走査変換回路（12）を用いてY/C
分離処理、順次走査変換処理を行っているが、デジタル
−アナログ変換回路（６），（７），（８）、アナログ
−デジタル変換回路（９），（10），（11）並びに２個
のフレームメモリ（４），（13）を必要とし、映像信号
処理回路をデジタル化するために回路が複雑化するだけ
でなく余分な回路を付加しなければならない不都合があ
った。
本発明は叙上の点に鑑みなされたもので、その目的と
するところはフレームメモリ等のデジタル部品を共通化
し、デジタル映像処理回路を簡素化して廉価に構成しよ
うとするものである。
するところはフレームメモリ等のデジタル部品を共通化
し、デジタル映像処理回路を簡素化して廉価に構成しよ
うとするものである。
本発明の映像信号処理装置はその一例が第１図に示さ
れている様にアナログ映像信号をデジタル映像信号に変
換して映像信号処理を行なう記憶手段（26）を該映像信
号のフィールド相関性を利用してノイズ除去するノイズ
リダクション手段（22）と、フィールド周波数を２倍に
して面フリッカを軽減するフリッカリダクション手段
（29）に兼用して成る映像信号処理装置であって、フリ
ッカリダクション手段（29）からのコントロール信号を
ノイズリダクション手段（22）の遅延量だけ遅延させる
遅延手段（44）を介して記憶手段（26）の書き込みを制
御して成るものである。
れている様にアナログ映像信号をデジタル映像信号に変
換して映像信号処理を行なう記憶手段（26）を該映像信
号のフィールド相関性を利用してノイズ除去するノイズ
リダクション手段（22）と、フィールド周波数を２倍に
して面フリッカを軽減するフリッカリダクション手段
（29）に兼用して成る映像信号処理装置であって、フリ
ッカリダクション手段（29）からのコントロール信号を
ノイズリダクション手段（22）の遅延量だけ遅延させる
遅延手段（44）を介して記憶手段（26）の書き込みを制
御して成るものである。
本発明の映像信号処理装置によればフィールドの相関
性を利用してノイズ除去するノイズリダクション手段
と、フィールド周波数を２倍にして面フリッカを軽減す
るフリッカリダクション手段に記憶手段（26）が兼用さ
れて、映像信号処理回路をデジタル化する際のデジタル
部品を少なくすることが出来るので回路構成を簡素化す
ることが出来る。
性を利用してノイズ除去するノイズリダクション手段
と、フィールド周波数を２倍にして面フリッカを軽減す
るフリッカリダクション手段に記憶手段（26）が兼用さ
れて、映像信号処理回路をデジタル化する際のデジタル
部品を少なくすることが出来るので回路構成を簡素化す
ることが出来る。
以下、本発明の映像信号処理装置の一実施例を図面に
ついて説明する。
ついて説明する。
第１図はデジタルテレビジョン受像機、或はデジタル
ビデオテープレコーダの映像信号処理回路をデジタル処
理する場合の輝度信号系を示すもので、ノイズリダクシ
ョン回路のフィールドメモリをフリッカリダクション回
路のフィールドメモリと兼用する構成を示すものであ
る。
ビデオテープレコーダの映像信号処理回路をデジタル処
理する場合の輝度信号系を示すもので、ノイズリダクシ
ョン回路のフィールドメモリをフリッカリダクション回
路のフィールドメモリと兼用する構成を示すものであ
る。
第１図でPAL（Phase Alternation by Line）方式、或
はSECAM（Se'quenticel Couleur a me'moire）方式の様
に垂直周波数が50Hzの50フィールド方式の映像信号はア
ナログ的なY/C分離回路を通して、その輝度信号分Ｙが
入力端子（20）に供給される。このアナログ輝度信号は
アナログデジタル変換回路（21）に供給されてデジタル
輝度データに変換される。このデジタル変換されたデジ
タル輝度データYoはノイズリダクション回路（22）に供
給される。ノイズリダクション回路（22）は巡回型フィ
ルタ構成となされ、１つのフィルタメモリ（26）を用い
て繰り返し加算する様になされている。即ち、デジタル
輝度データYDは１−Ｋ倍（ここでＫは減衰量で０＜Ｋ＜
１）され加算回路（24）を通してフィールドメモリ（2
6）に供給される。次に回路（25）でＫ倍され加算回路
（24）で加算されフィールドメモリ（26）を含む、ルー
プを巡回する。この過程で輝度信号中のノイズ成分を抑
圧する。この抑圧原理は映像信号とノイズでは加算時の
性質が異なり、同一の振幅、周波数位相の信号Siの加算
は加算回路をＭとすれば加算出力Soは So＝Ｍ・Si ……（１） で表せるが、同一の実効値電圧Niのノイズの加算は加算
回路をＭ、加算出力をNoとすれば となり映像信号の加算は加算回路Ｍに比例するが、ノイ
ズは加算回路の平方根に比例するために映像信号とノイ
ズの開きは大きくなりSN比は向上することになる。
はSECAM（Se'quenticel Couleur a me'moire）方式の様
に垂直周波数が50Hzの50フィールド方式の映像信号はア
ナログ的なY/C分離回路を通して、その輝度信号分Ｙが
入力端子（20）に供給される。このアナログ輝度信号は
アナログデジタル変換回路（21）に供給されてデジタル
輝度データに変換される。このデジタル変換されたデジ
タル輝度データYoはノイズリダクション回路（22）に供
給される。ノイズリダクション回路（22）は巡回型フィ
ルタ構成となされ、１つのフィルタメモリ（26）を用い
て繰り返し加算する様になされている。即ち、デジタル
輝度データYDは１−Ｋ倍（ここでＫは減衰量で０＜Ｋ＜
１）され加算回路（24）を通してフィールドメモリ（2
6）に供給される。次に回路（25）でＫ倍され加算回路
（24）で加算されフィールドメモリ（26）を含む、ルー
プを巡回する。この過程で輝度信号中のノイズ成分を抑
圧する。この抑圧原理は映像信号とノイズでは加算時の
性質が異なり、同一の振幅、周波数位相の信号Siの加算
は加算回路をＭとすれば加算出力Soは So＝Ｍ・Si ……（１） で表せるが、同一の実効値電圧Niのノイズの加算は加算
回路をＭ、加算出力をNoとすれば となり映像信号の加算は加算回路Ｍに比例するが、ノイ
ズは加算回路の平方根に比例するために映像信号とノイ
ズの開きは大きくなりSN比は向上することになる。
この様な加算ではフィールド間で同じ静止画で加算す
るＫを増加すればノイズが抑圧されるが動画ではフィー
ルド毎に絵が異なるために違った動画をフィールド加算
するとぼけてみえることになるので動画時はノイズ低減
を行なわないでＫ＝０とし、静止画のみＫ→１とする様
に動き検出回路（28）を設けて動きによって１−Ｋの回
路（23）とＫの回路（25）を制御している。動き検出す
る方法としてはフィールド間の差分をとって制御端子
（27）に供給する様にしている。フィールドメモリ（2
6）では後述するフリッカリダクション回路（29）から
の書き込みコントロール信号VCLR0で書き込み、読み出
しコントロール信号VCLR2で読み出され加算されたデジ
タル輝度データはデジタル−アナログ変換回路（30）を
介して一般にはノイズ低減されて出力される。本例では
このノイズリダクション回路（22）に用いられるフィー
ルドメモリ（26）をフリッカリダクション回路（29）の
フィールドメモリと共用する。このフリッカリダクショ
ン回路（29）を第２図A,B及び第３図A,Bの画像及び走査
線の三次元モデルで説明する。PAL或はSECAM方式では垂
直周波数が第２図A,Bに示す様にｉフィールド（31）と
ｉ＋１フィールド（32）はインタレース走査され、ｉフ
ィールド（31）、ｉ＋１フィールド（32）、ｉ＋２フィ
ールド（33）・・・・間は50Hzで20msであるが、この様
な50フィールド方式のものでは大画面部分においてちら
つきが目立つ問題があるのでフィールド周波数を第３図
A,Bに示す様に２倍の100Hz、10msとして大画面部分のフ
リッカを低減させるためのものである。
るＫを増加すればノイズが抑圧されるが動画ではフィー
ルド毎に絵が異なるために違った動画をフィールド加算
するとぼけてみえることになるので動画時はノイズ低減
を行なわないでＫ＝０とし、静止画のみＫ→１とする様
に動き検出回路（28）を設けて動きによって１−Ｋの回
路（23）とＫの回路（25）を制御している。動き検出す
る方法としてはフィールド間の差分をとって制御端子
（27）に供給する様にしている。フィールドメモリ（2
6）では後述するフリッカリダクション回路（29）から
の書き込みコントロール信号VCLR0で書き込み、読み出
しコントロール信号VCLR2で読み出され加算されたデジ
タル輝度データはデジタル−アナログ変換回路（30）を
介して一般にはノイズ低減されて出力される。本例では
このノイズリダクション回路（22）に用いられるフィー
ルドメモリ（26）をフリッカリダクション回路（29）の
フィールドメモリと共用する。このフリッカリダクショ
ン回路（29）を第２図A,B及び第３図A,Bの画像及び走査
線の三次元モデルで説明する。PAL或はSECAM方式では垂
直周波数が第２図A,Bに示す様にｉフィールド（31）と
ｉ＋１フィールド（32）はインタレース走査され、ｉフ
ィールド（31）、ｉ＋１フィールド（32）、ｉ＋２フィ
ールド（33）・・・・間は50Hzで20msであるが、この様
な50フィールド方式のものでは大画面部分においてちら
つきが目立つ問題があるのでフィールド周波数を第３図
A,Bに示す様に２倍の100Hz、10msとして大画面部分のフ
リッカを低減させるためのものである。
尚、第３図A,Bのｉフィールド（31）の垂直同期信号
間（1v）は313.0H、ｉ′フィールド（31a）の1vは312.5
H、（ｉ＋１）フィールド（32）は312.0H、（ｉ＋
１）′フィールド（32a）は312.5H（ｉ＋２）フィール
ド（33）は313.0は・・・・となる。
間（1v）は313.0H、ｉ′フィールド（31a）の1vは312.5
H、（ｉ＋１）フィールド（32）は312.0H、（ｉ＋
１）′フィールド（32a）は312.5H（ｉ＋２）フィール
ド（33）は313.0は・・・・となる。
第１図で、フリッカリダクション回路（29）からフィ
ールドメモリ（26）に供給されているVCLR0は書き込み
コントロール信号であり、VCLR1は読み出しコントロー
ル信号を示し、この読み出し速度は書き込み速度の２倍
で読み出されるために、フィールドメモリ（26）の２ポ
ートのうちの出力端子（26b）には出力端子（26a）に比
べ２倍のデジタル輝度データ2Yが出力される。この輝度
データはデジタル−アナログ変換回路（30）でアナログ
信号に変換されてRGB変換回路等に供給される。
ールドメモリ（26）に供給されているVCLR0は書き込み
コントロール信号であり、VCLR1は読み出しコントロー
ル信号を示し、この読み出し速度は書き込み速度の２倍
で読み出されるために、フィールドメモリ（26）の２ポ
ートのうちの出力端子（26b）には出力端子（26a）に比
べ２倍のデジタル輝度データ2Yが出力される。この輝度
データはデジタル−アナログ変換回路（30）でアナログ
信号に変換されてRGB変換回路等に供給される。
第１図ではデジタル輝度データ処理について説明した
が、第４図でPAL用のデジタルテレビ受信機の構成を示
す。尚、第１図との対応部分には同一符号を付して重複
説明を省略する。
が、第４図でPAL用のデジタルテレビ受信機の構成を示
す。尚、第１図との対応部分には同一符号を付して重複
説明を省略する。
入力端子（35）にはPAL/SECAM方式のコンポジットビ
デオ信号が入力されてアナログY/C分離回路（36）及び
同期分離回路（41）に供給される。アナログY/C分離回
路（36）では輝度信号Ｙと色差信号Ｒ−Y,B−Ｙに分離
され、輝度信号Ｙはアナログ−デジタル変換回路（21）
に供給されデジタル信号に変換されたのちに第１図で示
したと同様の系を通ってデジタル−アナログ変換回路
（30）に出力されて2Yのアナログ輝度信号をRGB変換回
路（40）に供給する。このデジタル輝度データ処理径路
では４ビット構成のメモリ（26Y），（26Y′）と成され
ている以外は第１図と全く同じ構成である。
デオ信号が入力されてアナログY/C分離回路（36）及び
同期分離回路（41）に供給される。アナログY/C分離回
路（36）では輝度信号Ｙと色差信号Ｒ−Y,B−Ｙに分離
され、輝度信号Ｙはアナログ−デジタル変換回路（21）
に供給されデジタル信号に変換されたのちに第１図で示
したと同様の系を通ってデジタル−アナログ変換回路
（30）に出力されて2Yのアナログ輝度信号をRGB変換回
路（40）に供給する。このデジタル輝度データ処理径路
では４ビット構成のメモリ（26Y），（26Y′）と成され
ている以外は第１図と全く同じ構成である。
アナログY/C分離回路（36）で分離された色差信号Ｒ
−Y,B−Ｙはアナログスイッチ（37）を介してＲ−Y,B−
Y,R−Y,B−Ｙの様にシリアルな色差データとなされ、ア
ナログ−デジタル変換回路（38）でデジタル化され、色
差用のノイズリダクション回路（39）を介してメモリ
（26c），（26c′）に供給される。メモリ（26c），（2
6c′）は４ビット構成で８ビットのシリアルデータをパ
ラレルに４ビット単位でメモリする。メモリ（26c），
（26c′）出力はフリッカリダクション回路（29）に８
ビットで入力され、２倍の色差信号2R−Y,2B−Ｙとして
出力される。このために読み出しコントロール信号V
CLR1は書き込みコントロール信号VCLR0の２倍の速さで
供給しなければならない。
−Y,B−Ｙはアナログスイッチ（37）を介してＲ−Y,B−
Y,R−Y,B−Ｙの様にシリアルな色差データとなされ、ア
ナログ−デジタル変換回路（38）でデジタル化され、色
差用のノイズリダクション回路（39）を介してメモリ
（26c），（26c′）に供給される。メモリ（26c），（2
6c′）は４ビット構成で８ビットのシリアルデータをパ
ラレルに４ビット単位でメモリする。メモリ（26c），
（26c′）出力はフリッカリダクション回路（29）に８
ビットで入力され、２倍の色差信号2R−Y,2B−Ｙとして
出力される。このために読み出しコントロール信号V
CLR1は書き込みコントロール信号VCLR0の２倍の速さで
供給しなければならない。
同期分離回路（41）では垂直同期信号Vsyhと水平同期
信号Hsyhを分離し、Hsyhは水平用のAFC回路（42）に供
給され基準の、例えば28MHzクロックCLKを発生し、フリ
ッカリダクション回路（29）に供給すると共に、メモリ
（26Y），（26Y′），（26c），（26c′）、デジタル−
アナログ変換回路（30）に供給され、フリッカリダクシ
ョン回路（29）はアナログY/C分離回路（36）、アナロ
グスイッチ（37）、アナログ−デジタル変換回路（3
8），（21）、ノイズリダクション回路（22），（3
9）、偏向回路（43）をコントロールしている。
信号Hsyhを分離し、Hsyhは水平用のAFC回路（42）に供
給され基準の、例えば28MHzクロックCLKを発生し、フリ
ッカリダクション回路（29）に供給すると共に、メモリ
（26Y），（26Y′），（26c），（26c′）、デジタル−
アナログ変換回路（30）に供給され、フリッカリダクシ
ョン回路（29）はアナログY/C分離回路（36）、アナロ
グスイッチ（37）、アナログ−デジタル変換回路（3
8），（21）、ノイズリダクション回路（22），（3
9）、偏向回路（43）をコントロールしている。
上述の第１図及び第４図で示す構成でフリッカリダク
ション回路（29）を単体で使ったときと同じタイミング
でメモリを動作させれば書き込みデータがノイズリデュ
ーサ回路を通った分だけ遅延しているのでCRTに表示さ
れる画面の左端にノイズリダクション回路（22），（3
9）の遅延量分のブランキングを発生する。この様な問
題を解決するためにはフリッカリダクション回路を単独
で用いる時より、ノイズリダクション回路の遅延量だけ
書き込みコントロール信号を遅らせてやればよい。この
構成を第５図に示す。
ション回路（29）を単体で使ったときと同じタイミング
でメモリを動作させれば書き込みデータがノイズリデュ
ーサ回路を通った分だけ遅延しているのでCRTに表示さ
れる画面の左端にノイズリダクション回路（22），（3
9）の遅延量分のブランキングを発生する。この様な問
題を解決するためにはフリッカリダクション回路を単独
で用いる時より、ノイズリダクション回路の遅延量だけ
書き込みコントロール信号を遅らせてやればよい。この
構成を第５図に示す。
第５図では簡単のため第１図と同様のデジタル輝度デ
ータを得る場合について説明する。尚、簡単のために動
き検出回路（28）は設けていない。第５図でフリッカリ
ダクション回路（29）から書き込みコントロール信号V
CLR0をノイズリダクション回路（22）の遅延量だけ遅延
させる遅延回路（44）をIC構成のノイズリダクション回
路内に組み込みこの遅延回路（44）を通してVCLR0の書
き込みコントロール信号でフィールドメモリ（26）にノ
イズリダクション用データ及びフリッカリダクション用
データを書き込む、このフィールドメモリ（26）はFIFO
（First−in−First−Out）の様なシリアル２ポート出
力で、ノイズリダクション回路（22）内で加算を行なう
ために用いるフィールドメモリ（26）の読み出しコント
ロール信号VCLR2は書き込みコントロール信号VCLR0′と
同じ読み出し速度でよく、フィールドメモリ（26）の第
１の出力端子（26a）を通して加算演算が行なわれる。
ータを得る場合について説明する。尚、簡単のために動
き検出回路（28）は設けていない。第５図でフリッカリ
ダクション回路（29）から書き込みコントロール信号V
CLR0をノイズリダクション回路（22）の遅延量だけ遅延
させる遅延回路（44）をIC構成のノイズリダクション回
路内に組み込みこの遅延回路（44）を通してVCLR0の書
き込みコントロール信号でフィールドメモリ（26）にノ
イズリダクション用データ及びフリッカリダクション用
データを書き込む、このフィールドメモリ（26）はFIFO
（First−in−First−Out）の様なシリアル２ポート出
力で、ノイズリダクション回路（22）内で加算を行なう
ために用いるフィールドメモリ（26）の読み出しコント
ロール信号VCLR2は書き込みコントロール信号VCLR0′と
同じ読み出し速度でよく、フィールドメモリ（26）の第
１の出力端子（26a）を通して加算演算が行なわれる。
一方フリッカリダクション回路（29）のフィールドメ
モリ（26）として用いる場合には書き込みコントロール
信号VCLR0′の２倍の読み出し速度で読み出す様にフリ
ッカリダクション回路（29）からの読み出しコントロー
ル信号VCLR1が出力されてフィールドメモリ（26）の第
２の出力端子（26b）に2Yの輝度信号が得られる。
モリ（26）として用いる場合には書き込みコントロール
信号VCLR0′の２倍の読み出し速度で読み出す様にフリ
ッカリダクション回路（29）からの読み出しコントロー
ル信号VCLR1が出力されてフィールドメモリ（26）の第
２の出力端子（26b）に2Yの輝度信号が得られる。
この様に遅延回路（44）をノイズリダクション回路
（22）に設け、ノイズリダクション回路（22）で遅延量
だけ書き込みコントロール信号を遅延させたVCLR0′を
用いることで画面の左端にブランキング区間が発生する
のを防止出来る。
（22）に設け、ノイズリダクション回路（22）で遅延量
だけ書き込みコントロール信号を遅延させたVCLR0′を
用いることで画面の左端にブランキング区間が発生する
のを防止出来る。
更にPAL方式でノイズリダクション回路（22）にフィ
ールドメモリを用いたフィールド相関タイプのものでは
垂直同期信号間隔は312.5Hであるため、書き込み又は読
み出しコントロール信号VCLR0又はVCLR1が312H一定又は
313H一定の場合加算位置が順次ずれる問題が生ずるの
で、本例では第６図に示す様に書き込みコントロール信
号VCLR0又はVCLR0′の垂直クリアパルス（31）を313H→
312H→313H→312H・・・・の様に構成させることで比較
位置信号のずれは自動的に補正されることになる。本発
明の映像信号処理用記録装置によれば高価なデジタル用
のフィールドメモリを共通利用出来るだけでなく、A/D,
D/A変換をデジタル映像信号処理回路内で何回も行なう
必要もなく、回路が簡略化されて大幅なコストダウンを
図ることが出来る。
ールドメモリを用いたフィールド相関タイプのものでは
垂直同期信号間隔は312.5Hであるため、書き込み又は読
み出しコントロール信号VCLR0又はVCLR1が312H一定又は
313H一定の場合加算位置が順次ずれる問題が生ずるの
で、本例では第６図に示す様に書き込みコントロール信
号VCLR0又はVCLR0′の垂直クリアパルス（31）を313H→
312H→313H→312H・・・・の様に構成させることで比較
位置信号のずれは自動的に補正されることになる。本発
明の映像信号処理用記録装置によれば高価なデジタル用
のフィールドメモリを共通利用出来るだけでなく、A/D,
D/A変換をデジタル映像信号処理回路内で何回も行なう
必要もなく、回路が簡略化されて大幅なコストダウンを
図ることが出来る。
尚、本発明は叙上の実施例に限定されることなく、本
発明の要旨を逸脱しない範囲で種々の変更が可能である
ことは勿論である。
発明の要旨を逸脱しない範囲で種々の変更が可能である
ことは勿論である。
本発明の映像信号処理装置によれば記憶手段が兼用出
来、全体のシステムを簡略化出来て、大幅なコストダウ
ンを図ることが出来ると共にCRTの画面の左側に生ずる
ブランキングバーを除去することが出来る。
来、全体のシステムを簡略化出来て、大幅なコストダウ
ンを図ることが出来ると共にCRTの画面の左側に生ずる
ブランキングバーを除去することが出来る。
第１図は本発明の映像信号処理装置の原理的構成を示す
系統図、第２図はPAL方式の画像及び走査線の三次元モ
デル図、第３図はフリッカリダクション回路の画像及び
走査線の三次元モデル図、第４図は本発明の映像信号処
理装置の一実施例を示す系統図、第５図はフィールドメ
モリ書き込み方法を示す系統図、第６図は書き込みコン
トロール信号の波形図、第７図は従来のIDTVの系統図で
ある。 （21），（38）はA/D変換器、（22），（39）はノイズ
リダクション回路、（26），（26Y），（26Y′），（26
c），（26c′）はフィールドメモリ、（29）はフリッカ
リダクション回路である。
系統図、第２図はPAL方式の画像及び走査線の三次元モ
デル図、第３図はフリッカリダクション回路の画像及び
走査線の三次元モデル図、第４図は本発明の映像信号処
理装置の一実施例を示す系統図、第５図はフィールドメ
モリ書き込み方法を示す系統図、第６図は書き込みコン
トロール信号の波形図、第７図は従来のIDTVの系統図で
ある。 （21），（38）はA/D変換器、（22），（39）はノイズ
リダクション回路、（26），（26Y），（26Y′），（26
c），（26c′）はフィールドメモリ、（29）はフリッカ
リダクション回路である。
フロントページの続き (72)発明者 徳原 正春 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平２−29177（ＪＰ，Ａ)
Claims (1)
- 【請求項１】アナログ映像信号をデジタル映像信号に変
換して映像信号処理を行なう記憶手段を該映像信号のフ
ィールド相関性を利用してノイズ除去するノイズリダク
ション手段と、フィールド周波数を２倍にして面フリッ
カを軽減するフリッカリダクション手段に兼用して成る
映像信号処理装置であって、 上記フリッカリダクション手段からのコントロール信号
を上記ノイズリダクション手段の遅延量だけ遅延させる
遅延手段を介して上記記憶手段の書き込みを制御して成
ることを特徴とする映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233255A JP2696988B2 (ja) | 1988-09-17 | 1988-09-17 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233255A JP2696988B2 (ja) | 1988-09-17 | 1988-09-17 | 映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281596A JPH0281596A (ja) | 1990-03-22 |
| JP2696988B2 true JP2696988B2 (ja) | 1998-01-14 |
Family
ID=16952207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233255A Expired - Lifetime JP2696988B2 (ja) | 1988-09-17 | 1988-09-17 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2696988B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735747B1 (en) * | 1995-03-31 | 1999-11-03 | THOMSON multimedia | Method and apparatus for motion compensated frame rate upconversion |
| EP0735746B1 (en) * | 1995-03-31 | 1999-09-08 | THOMSON multimedia | Method and apparatus for motion compensated frame rate upconversion |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2614646B2 (ja) * | 1988-07-19 | 1997-05-28 | 日本電気ホームエレクトロニクス株式会社 | テレビジョン映像信号の画質改善回路 |
-
1988
- 1988-09-17 JP JP63233255A patent/JP2696988B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0281596A (ja) | 1990-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |