JPH0744699B2 - Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 - Google Patents
Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路Info
- Publication number
- JPH0744699B2 JPH0744699B2 JP25391988A JP25391988A JPH0744699B2 JP H0744699 B2 JPH0744699 B2 JP H0744699B2 JP 25391988 A JP25391988 A JP 25391988A JP 25391988 A JP25391988 A JP 25391988A JP H0744699 B2 JPH0744699 B2 JP H0744699B2
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- JP
- Japan
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- signal
- circuit
- conversion circuit
- field
- double speed
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPAL方式テレビジョン受像機におけるフリッカ
ーフリー回路に関するものであり、より詳細には、フィ
ールドフリッカーを低減させるためにフィールド倍速化
処理を行なうに際し、フィールドメモリ量を大幅に削減
させると共に、VTR等からの非標準信号に対しても色再
現の安定性が向上できるフリッカーフリー回路に関する
ものである。
ーフリー回路に関するものであり、より詳細には、フィ
ールドフリッカーを低減させるためにフィールド倍速化
処理を行なうに際し、フィールドメモリ量を大幅に削減
させると共に、VTR等からの非標準信号に対しても色再
現の安定性が向上できるフリッカーフリー回路に関する
ものである。
PAL方式テレビジョンの伝送方式は周知のとおり、走査
線が625本（2:1インターレース）であり、又フィールド
周波数は50Hzである。
線が625本（2:1インターレース）であり、又フィールド
周波数は50Hzである。
従ってNTSC方式テレビジョン伝送方式のフィールド周波
数60Hzに比較してそのフィールド周波数が低い。
数60Hzに比較してそのフィールド周波数が低い。
NTSCに対してPALのフィールド周波数がわずかに10Hz低
いにもかかわらず、この差は再生画面にフリッカーを生
じさせ易いということは良く知られており、これがPAL
方式の一つの弱点であると言われている。
いにもかかわらず、この差は再生画面にフリッカーを生
じさせ易いということは良く知られており、これがPAL
方式の一つの弱点であると言われている。
このようなフリッカーを低減させるための具体的な対策
として、フィールド倍速化処理を行なうことが提案され
ている。
として、フィールド倍速化処理を行なうことが提案され
ている。
第２図はフィールド倍速化処理を行なう従来のIDTV（Im
proved Definition TV）の一例を示したブロック図であ
る。
proved Definition TV）の一例を示したブロック図であ
る。
すなわちコンポジットビデオ信号はA/D変換回路１に印
加され、ここでデジタル化される。A/D変換されたデジ
タル信号は輝度信号Ｙおよびクロマ信号Ｃに分離するY/
C分離回路２にもたらされ、ここでＹ信号並びにＣ信号
に分離する。
加され、ここでデジタル化される。A/D変換されたデジ
タル信号は輝度信号Ｙおよびクロマ信号Ｃに分離するY/
C分離回路２にもたらされ、ここでＹ信号並びにＣ信号
に分離する。
前記Ｃ信号はデモジューレータ３によってさらにＵおよ
びＶのコンポーネント信号に復調され、前記Y,U,Vの各
信号はフィールド倍速変換回路４に印加される。このフ
ィールド倍速変換回路４にはコンポジットビデオ信号に
含まれる例えば垂直同期信号に同期するクロックによっ
て前記Y,U,Vの各コンポーネント信号をフィールドメモ
リ５に書き込むと共に、書き込み時の倍の速度で前記メ
モリ５より各Y,U,Vのコンポーネント信号を読み出すも
のであり、従ってフィールド倍速変換回路４より出力さ
れるＹ′,U′,V′の各デジタル信号は実質上フィールド
周波数が倍に変換された状態に成される。
びＶのコンポーネント信号に復調され、前記Y,U,Vの各
信号はフィールド倍速変換回路４に印加される。このフ
ィールド倍速変換回路４にはコンポジットビデオ信号に
含まれる例えば垂直同期信号に同期するクロックによっ
て前記Y,U,Vの各コンポーネント信号をフィールドメモ
リ５に書き込むと共に、書き込み時の倍の速度で前記メ
モリ５より各Y,U,Vのコンポーネント信号を読み出すも
のであり、従ってフィールド倍速変換回路４より出力さ
れるＹ′,U′,V′の各デジタル信号は実質上フィールド
周波数が倍に変換された状態に成される。
これら各Ｙ′,U′,V′の各デジタル信号はそれぞれD/A
変換回路6,7,8によってアナログ変換され、倍速にされ
たＹ′,U′,V′信号として出力される。
変換回路6,7,8によってアナログ変換され、倍速にされ
たＹ′,U′,V′信号として出力される。
上述したフリッカーフリー回路には相当の容量のメモリ
を必要とするという欠点がある。
を必要とするという欠点がある。
すなわち、PAL信号の水平，垂直周波数をそれぞれfH,fV
とすると、fH,fVは fH＝15.625KHz fV＝50Hz であり、走査線数は625本（2:1インターレース）であ
る。
とすると、fH,fVは fH＝15.625KHz fV＝50Hz であり、走査線数は625本（2:1インターレース）であ
る。
又、カラーサブキャリア周波数fscは fsc≒283.5fH である。
ここで、サンプリング周波数fSを、カラーサブキャリア
周波数fSCの４倍、すなわち fS＝283.5×４×fH＝1134fH≒17.719〔MHz〕にとると、
１走査線当りのサンプル点は、上式より1134点となる。
周波数fSCの４倍、すなわち fS＝283.5×４×fH＝1134fH≒17.719〔MHz〕にとると、
１走査線当りのサンプル点は、上式より1134点となる。
すると、１フィールド当りのサンプル点は 1134×625/2＝354375 となり、１サンプル点の分解能を8bitとすると、１フィ
ールド当りのメモリ数は 354375×８＝2.835Mbit となる。この結果がＹ信号として必要な１フィールドメ
モリ数であるが、前記した従来の例によると、U,V信号
用にさらにメモリが必要となる。
ールド当りのメモリ数は 354375×８＝2.835Mbit となる。この結果がＹ信号として必要な１フィールドメ
モリ数であるが、前記した従来の例によると、U,V信号
用にさらにメモリが必要となる。
U,Vの各信号はＹ信号に比べて帯域は狭いため、U,V信号
のサンプリング周波数を、仮にＹ信号のサンプリング周
波数の1/2にとるとすると、U,V信号に必要なメモリ数
は、Ｙ信号の場合の半分になり、U,Vそれぞれ 2.835/2Mbit 必要となる。
のサンプリング周波数を、仮にＹ信号のサンプリング周
波数の1/2にとるとすると、U,V信号に必要なメモリ数
は、Ｙ信号の場合の半分になり、U,Vそれぞれ 2.835/2Mbit 必要となる。
以上のとおり、従来の例によると１フィールドメモリ量
は、サンプリング周波数が17.719〔MHz〕の場合、 Ｙ信号用メモリ…2.835Mbit Ｕ信号用メモリ…2.835/2Mbit Ｖ信号用メモリ…2.835/2Mbit で合計5.670Mbit必要である。
は、サンプリング周波数が17.719〔MHz〕の場合、 Ｙ信号用メモリ…2.835Mbit Ｕ信号用メモリ…2.835/2Mbit Ｖ信号用メモリ…2.835/2Mbit で合計5.670Mbit必要である。
このメモリは現状のところ高価であり、IDTVの全体のコ
ストに占めるメモリの割合は相当大きなものである。
ストに占めるメモリの割合は相当大きなものである。
そこで画質の劣化を生じさせることなく、メモリの削減
技術の開発が必要となっており、本発明はこれを実現さ
せるための具体的な構成を提供することを課題としてい
る。
技術の開発が必要となっており、本発明はこれを実現さ
せるための具体的な構成を提供することを課題としてい
る。
又、上述のようにフィールドメモリを用いてコンポジッ
ト信号を倍速化させた場合、当然クロマ信号も倍速化さ
れるため、従来のPAL色復調回路は共用できないことに
なる。本発明は従来の色復調回路を共用し得るように構
成することで、この種のIDTVにおけるコストの上昇を抑
えることを他の課題とするものである。
ト信号を倍速化させた場合、当然クロマ信号も倍速化さ
れるため、従来のPAL色復調回路は共用できないことに
なる。本発明は従来の色復調回路を共用し得るように構
成することで、この種のIDTVにおけるコストの上昇を抑
えることを他の課題とするものである。
さらに本発明においては、例えばVTR（ビデオテープレ
コーダ）やVD（ビデオディスク）等から得られる非標準
信号に対しても色再現の安定性が向上できる回路を提供
することをその他の課題とするものである。
コーダ）やVD（ビデオディスク）等から得られる非標準
信号に対しても色再現の安定性が向上できる回路を提供
することをその他の課題とするものである。
前記課題を解決するため本発明により成されたフリッカ
ーフリー回路は、PAL方式テレビジョン信号のコンポジ
ット信号を入力とし、該コンポジット信号をデジタル変
換するA/D変換回路と、このA/D変換回路によってデジタ
ル変換されたコンポジット信号をメモリに書き込むと共
に、書き込まれたメモリより書き込み時の倍速のクロッ
クで信号を読み出すフィールド倍速変換回路と、このフ
ィールド倍速変換回路よりもたらされるデジタル信号を
アナログ変換するD/A変換回路と、このD/A変換回路から
のアナログ信号を入力とし、輝度信号並びにクロマ信号
を分離して出力するY/C分離回路と、このY/C分離回路に
よって得られたクロマ信号中のカラーバースト信号にロ
ックし発振出力を発生する発振回路と、前記Y/C分離回
路によって得られたクロマ信号を一方の入力とし、前記
発振回路からの出力を他方の入力として前記クロマ信号
を前記発振回路からの出力によってコンバートダウンさ
せた出力を得るミキサとを具備した点に特徴を有する。
ーフリー回路は、PAL方式テレビジョン信号のコンポジ
ット信号を入力とし、該コンポジット信号をデジタル変
換するA/D変換回路と、このA/D変換回路によってデジタ
ル変換されたコンポジット信号をメモリに書き込むと共
に、書き込まれたメモリより書き込み時の倍速のクロッ
クで信号を読み出すフィールド倍速変換回路と、このフ
ィールド倍速変換回路よりもたらされるデジタル信号を
アナログ変換するD/A変換回路と、このD/A変換回路から
のアナログ信号を入力とし、輝度信号並びにクロマ信号
を分離して出力するY/C分離回路と、このY/C分離回路に
よって得られたクロマ信号中のカラーバースト信号にロ
ックし発振出力を発生する発振回路と、前記Y/C分離回
路によって得られたクロマ信号を一方の入力とし、前記
発振回路からの出力を他方の入力として前記クロマ信号
を前記発振回路からの出力によってコンバートダウンさ
せた出力を得るミキサとを具備した点に特徴を有する。
上記構成によると、PAL方式テレビジョン信号のコンポ
ジット信号をそのままA/D変換し、このコンポジット信
号の状態でフィールド倍速変換を行ない、フィールド倍
速変換後にD/A変換してY/C分離するようにしているた
め、各コンポーネント信号に別けてフィールド倍速変換
するようにした従来のものに比較して大幅にフィールド
メモリの量を低減させることが可能になる。
ジット信号をそのままA/D変換し、このコンポジット信
号の状態でフィールド倍速変換を行ない、フィールド倍
速変換後にD/A変換してY/C分離するようにしているた
め、各コンポーネント信号に別けてフィールド倍速変換
するようにした従来のものに比較して大幅にフィールド
メモリの量を低減させることが可能になる。
又、倍速化処理されたクロマ信号はカラーバースト信号
にロックされた信号との合成でコンバートダウンするよ
う成されているため、従来のPAL方式色復調回路をその
まま利用することができると共に、ビデオ入力が非標準
信号である場合においても色再現の安定性が向上でき
る。
にロックされた信号との合成でコンバートダウンするよ
う成されているため、従来のPAL方式色復調回路をその
まま利用することができると共に、ビデオ入力が非標準
信号である場合においても色再現の安定性が向上でき
る。
以下本発明の実施例を第１図に基づいて説明する。
同図において、11はPAL方式テレビジョン信号のコンポ
ジット信号を受ける入力端子であり、この入力端子に印
加されたコンポジット信号はA/D変換回路12に入力され
る。このA/D変換回路12は例えばカラーサブキャリアfSC
の４倍のサンプリングクロックで変換するものであり、
その出力はフィールド倍速変換回路13に印加される。
ジット信号を受ける入力端子であり、この入力端子に印
加されたコンポジット信号はA/D変換回路12に入力され
る。このA/D変換回路12は例えばカラーサブキャリアfSC
の４倍のサンプリングクロックで変換するものであり、
その出力はフィールド倍速変換回路13に印加される。
一方入力端子11に印加されたコンポジット信号の一部は
同期信号分離回路14にもたらされ、この同期信号分離回
路14によって垂直同期信号Ｈ、並びに水平同期信号Ｖが
抽出される。前記垂直同期信号Ｈの一部はクロックジェ
ネレータ15に印加され、このクロックジェネレータ15に
よって垂直同期信号Ｈに同期したクロック信号CLを発生
させる。このクロック信号CL、並びに前記垂直同期信号
Ｈ、水平同期信号Ｖはいずれもメモリコントローラ16に
入力される。
同期信号分離回路14にもたらされ、この同期信号分離回
路14によって垂直同期信号Ｈ、並びに水平同期信号Ｖが
抽出される。前記垂直同期信号Ｈの一部はクロックジェ
ネレータ15に印加され、このクロックジェネレータ15に
よって垂直同期信号Ｈに同期したクロック信号CLを発生
させる。このクロック信号CL、並びに前記垂直同期信号
Ｈ、水平同期信号Ｖはいずれもメモリコントローラ16に
入力される。
メモリコントローラ16は前記フィールド倍速変換回路13
に印加されるデジタル映像信号を記憶するフィールドメ
モリ17への書き込み及び読み出しを制御するものであ
る。すなわちクロック信号によりデジタル変換されたコ
ンポジット信号を前記メモリ17へ書き込むと共に、書き
込まれたメモリ17より書き込み時の２倍の周波数のクロ
ックで読み出すよう制御される。従ってメモリ17に書き
込まれたデジタル信号はダブルスキャン用の２倍速のデ
ジタル信号として変換される。
に印加されるデジタル映像信号を記憶するフィールドメ
モリ17への書き込み及び読み出しを制御するものであ
る。すなわちクロック信号によりデジタル変換されたコ
ンポジット信号を前記メモリ17へ書き込むと共に、書き
込まれたメモリ17より書き込み時の２倍の周波数のクロ
ックで読み出すよう制御される。従ってメモリ17に書き
込まれたデジタル信号はダブルスキャン用の２倍速のデ
ジタル信号として変換される。
この倍速のデジタル信はD/A変換回路18によってアナロ
グ変換されY/C分離回路19に印加される。このY/C分離回
路19は周知のとおり、輝度信号Ｙ′とクロマ信号Ｃ′に
分離するものであり、分離されたクロマ信号Ｃ′はミキ
サ20の一方の入力端に印加される。又このミキサ20の他
方の入力端にはAPC（Automatic Phase Control）回路21
からの発振出力が印加され、クロマ信号Ｃ′はAPC回路2
1からの信号によってコンバートダウンされる。
グ変換されY/C分離回路19に印加される。このY/C分離回
路19は周知のとおり、輝度信号Ｙ′とクロマ信号Ｃ′に
分離するものであり、分離されたクロマ信号Ｃ′はミキ
サ20の一方の入力端に印加される。又このミキサ20の他
方の入力端にはAPC（Automatic Phase Control）回路21
からの発振出力が印加され、クロマ信号Ｃ′はAPC回路2
1からの信号によってコンバートダウンされる。
すなわち、倍速化された8.86MHzの色副搬送波を有する
クロマ信号Ｃ′はミキサ20によって4.43MHzの色副搬送
波を有するクロマ信号Ｃに変換される。
クロマ信号Ｃ′はミキサ20によって4.43MHzの色副搬送
波を有するクロマ信号Ｃに変換される。
前記APC回路21はクロマ信号Ｃのカラーバーストを通過
させるバーストゲート回路22と、バーストゲート回路22
からのカラーバーストと基準発振器23からの出力の位相
を比較し、両者の位相差に基づいた直流出力を発生させ
る位相差検出器24と、この位相差検出器24からの直流出
力を平滑するローパスフィルタ25と、このローパスフィ
ルタ25からの直流出力の大小に応じて発振周波数を変化
させる電圧制御発振器26より構成されている。
させるバーストゲート回路22と、バーストゲート回路22
からのカラーバーストと基準発振器23からの出力の位相
を比較し、両者の位相差に基づいた直流出力を発生させ
る位相差検出器24と、この位相差検出器24からの直流出
力を平滑するローパスフィルタ25と、このローパスフィ
ルタ25からの直流出力の大小に応じて発振周波数を変化
させる電圧制御発振器26より構成されている。
以上のAPC回路21の構成によってカラーバーストに位相
ロックした4.43MHzの色副搬送波を有するクロマ信号Ｃ
をもたらすことができる。
ロックした4.43MHzの色副搬送波を有するクロマ信号Ｃ
をもたらすことができる。
このクロマ信号ＣはU/V分離回路27に印加され、ここで
ＵおよびＶの各コンポーネント信号に分離され、さらに
デモジュレータ28によってＲ−ＹおよびＢ−Ｙの色差信
号に復調される。
ＵおよびＶの各コンポーネント信号に分離され、さらに
デモジュレータ28によってＲ−ＹおよびＢ−Ｙの色差信
号に復調される。
そして前記Ｙ′,R−Y,B−Ｙの各信号は、それぞれ出力
端子29,30,31にもたらされる。
端子29,30,31にもたらされる。
以上の構成におけるフィールドメモリ17の１フィールド
メモリ数について考察すると、この発明においてはPAL
コンポジットビデオ信号をそのままA/D変換し、フィー
ルド倍速処理を成すよう構成されているため、従来のよ
うにサンプリング周波数fSをカラーサブキャリアfSCの
４倍、すなわち fS＝283.5×４×fH＝1134fH≒17.719〔MHz〕 にとると、１走査線当りのサンプル点は1134点となる。
メモリ数について考察すると、この発明においてはPAL
コンポジットビデオ信号をそのままA/D変換し、フィー
ルド倍速処理を成すよう構成されているため、従来のよ
うにサンプリング周波数fSをカラーサブキャリアfSCの
４倍、すなわち fS＝283.5×４×fH＝1134fH≒17.719〔MHz〕 にとると、１走査線当りのサンプル点は1134点となる。
従って１フィールド当りのサンプル点は 1134×625/2＝354375 となり、従来と同様に１サンプル点の分解能を8bitとす
ると１フィールドに必要なメモリ数は 354375×８＝2.835Mbit となる。
ると１フィールドに必要なメモリ数は 354375×８＝2.835Mbit となる。
従って本発明によると、１フィールドに必要なフィール
ドメモリ量は従来のものに比較して半分で済むことにな
る。
ドメモリ量は従来のものに比較して半分で済むことにな
る。
又、Y/C分離回路19によって分離されたクロマ信号Ｃ′
はミキサ20によってAPC回路21の出力と混合され、4.43M
Hzの色副搬送波にコンバートダウンされるため、従来の
PAL色復調回路を構成する集積回路等をそのまま利用す
ることができる。
はミキサ20によってAPC回路21の出力と混合され、4.43M
Hzの色副搬送波にコンバートダウンされるため、従来の
PAL色復調回路を構成する集積回路等をそのまま利用す
ることができる。
さらに4.43MHzの副搬送波を有するクロマ信号Ｃはカラ
ーバースト信号にロックするため、VTR等から得られる
非標準信号に対しての色再現も安定する。
ーバースト信号にロックするため、VTR等から得られる
非標準信号に対しての色再現も安定する。
〔効 果〕 以上のとおり、本発明はPAL方式テレビジョン信号のコ
ンポジット信号をA/D変換し、このA/D変換されたデジタ
ル信号を倍速変換処理し、倍速変換されたコンポジット
デジタル信号をD/A変換回路でアナログ信号に戻した後
に輝度信号並びにクロマ信号を分離するようにしている
ので、倍速変換回路において必要なフィールドメモリの
量を大幅に低減させることが可能である。
ンポジット信号をA/D変換し、このA/D変換されたデジタ
ル信号を倍速変換処理し、倍速変換されたコンポジット
デジタル信号をD/A変換回路でアナログ信号に戻した後
に輝度信号並びにクロマ信号を分離するようにしている
ので、倍速変換回路において必要なフィールドメモリの
量を大幅に低減させることが可能である。
加えてY/C分離回路より得られたクロマ信号はカラーバ
ースト信号にロックするAPC回路より得られるローカル
信号より、コンバートダウンするため、従来のPAL色復
調回路をそのまま利用でき、さらに非標準信号に対して
の色再現性も安定させることが出来る等の効果が得られ
る。
ースト信号にロックするAPC回路より得られるローカル
信号より、コンバートダウンするため、従来のPAL色復
調回路をそのまま利用でき、さらに非標準信号に対して
の色再現性も安定させることが出来る等の効果が得られ
る。
第１図は本発明の実施例を示したブロック図、 第２図は従来の実施例を示したブロック図である。 12……A/D変換回路、13……フィールド倍速処理回路、1
4……同期信号分離回路、15……クロックジェネレー
タ、16……メモリコントローラ、17……フィールドメモ
リ、18……D/A変換回路、19……Y/C分離回路、20……ミ
キサ、21……APC回路、22……バーストゲート回路、23
……基準発振器、24……位相差検出器、25……ローパス
フィルタ、26……電圧制御発振器、27……U/V分離回
路、28……デモジュレータ。
4……同期信号分離回路、15……クロックジェネレー
タ、16……メモリコントローラ、17……フィールドメモ
リ、18……D/A変換回路、19……Y/C分離回路、20……ミ
キサ、21……APC回路、22……バーストゲート回路、23
……基準発振器、24……位相差検出器、25……ローパス
フィルタ、26……電圧制御発振器、27……U/V分離回
路、28……デモジュレータ。
Claims (1)
- 【請求項１】PAL方式テレビジョンのコンポジット信号
を入力とし、該コンポジット信号をデジタル変換するA/
D変換回路と、 前記A/D変換回路によってデジタル変換されたコンポジ
ット信号をメモリに書き込むと共に、書き込まれたメモ
リより書き込み時の倍速のクロックで信号を読み出すフ
ィールド倍速変換回路と、 前記フィールド倍速変換回路よりもたらされるデジタル
信号をアナログ変換するD/A変換回路と、 前記D/A変換回路からのアナログ信号を入力とし、輝度
信号並びにクロマ信号を分離して出力するY/C分離回路
と、 前記Y/C分離回路によって得られたクロマ信号中のカラ
ーバースト信号にロックした発振出力を発生する発振回
路と、 前記Y/C分離回路によって得られたクロマ信号を一方の
入力とし、前記発振回路からの出力を他方の入力として
前記クロマ信号を該発振回路からの出力によってコンバ
ートダウンさせた出力を得るミキサ とを具備して成るPAL方式テレビジョン受像機における
フリッカーフリー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25391988A JPH0744699B2 (ja) | 1988-10-11 | 1988-10-11 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25391988A JPH0744699B2 (ja) | 1988-10-11 | 1988-10-11 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02101890A JPH02101890A (ja) | 1990-04-13 |
| JPH0744699B2 true JPH0744699B2 (ja) | 1995-05-15 |
Family
ID=17257853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25391988A Expired - Lifetime JPH0744699B2 (ja) | 1988-10-11 | 1988-10-11 | Ｐａｌ方式テレビジョン受像機におけるフリッカーフリー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744699B2 (ja) |
-
1988
- 1988-10-11 JP JP25391988A patent/JPH0744699B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02101890A (ja) | 1990-04-13 |
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